KR20050021943A - 높은 ｋ 값의 게이트 유전체를 갖는 반도체 장치를제조하는 선택적 에칭 공정 - Google Patents
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Abstract
반도체 장치를 제조하는 방법이 설명되었다. 본 방법은 기판 상에 높은 k값의 유전층을 형성하는 단계와, 높은 k값의 유전층의 제1부분이 높은 k값의 유전층의 제2부분에 대해 선택적으로 제거될 수 있는 것을 보장해 주기 위해 상기 높은 k값의 유전층의 제1부분을 변경하는 단계를 포함한다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것인데, 더 특정하게는 높은 k 값의 게이트 유전층들을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
높은 k 값의 게이트 유전층들을 에칭하기 위한 종래의 공정들은 이방성 플라즈마 에칭 및 등방성 웨트 에칭 기술들을 적용하였다. 건식 에칭 공정들은, 이들이 유전층을 에칭하는 것보다 상당하게 빠른 속도로 기판을 에칭한다면 높은 k 값의 게이트 유전층의 하부에 있는 기판들을 손상시킬 수 있다. 웨트 에칭 공정들이 하부에 깔린 기판에 선택적으로 하여 유전층을 에칭할 수 있기는 하지만, 이런 공정들은 유전층이 게이트 전극 하부에 위치한 경우에 유전층을 에칭할 수 있는데, 이는 이 구조를 약화시키거나 리프트(liff)시킬 수 있다.
따라서, 높은 k값의 게이트 유전체를 포함하는 반도체 장치를 제조하는 향상된 공정이 필요하다. 하부에 있는 기판에 선택적으로 및 게이트 전극이 커버하는 막 부분에 선택적으로 하여 높은 k값을 갖는 막의 노출된 부분을 에칭하는 공정이 필요하다.
반도체 장치를 제조하는 방법이 도면을 참조해 기술된다. 도면에 도시된 특징들은 치수들이 꼭 맞추어져 있는 것은 아니다. 본 방법은 기판 상에 높은 k값의 유전층을 형성하고, 높은 k값의 유전층의 제 1 부분이 높은 k값의 유전층의 제2 부분에 대해 선택적으로 제거될 수 있는 것을 보장해 주기 위해 높은 k값의 유전체 층의 제1 부분을 변경하는 것을 포함한다. 이하의 설명에서, 본 발명을 철저히 설명하기 위해 다수의 상세 사항들이 제시된다. 그러나, 당업자에게는, 본 발명이 여기 명시적으로 설명된 방식 이외의 여러 방식으로 실행될 수 있음이 명백할 것이다. 따라서, 본 발명은 이하에 개시된 특정 사항들에만 제한되는 것은 아니다.
본 발명의 방법에서, 높은 k 값의 유전층이 기판 위에 형성된다. 기판은 벌크 실리콘 또는 실리콘-온-인설레이터(silicon-on-insulator) 구조를 포함할 수 있다. 대안으로, 기판은 게르마늄, 인듐 안티모나이드, 납 텔루라이드, 비소화 인듐(indium arsenide), 인화 인듐(indium phosphide), 비소화 갈륨, 또는 갈륨 안티모나이드 등의 그밖의 재료들 -이들은 실리콘과 결합될 수도 있고 결합되지 않을 수도 있음- 을 포함할 수 있다. 기판이 그로부터 형성될 수 있는 재료들에 대한 몇몇 예들이 여기 설명되기는 하지만, 반도체 기판이 건조될 수 있는 기초로서 기능할 수 있는 임의의 재료는 본 발명의 사상 및 범위 내에 포함되는 것이다.
높은 k 값의 게이트 유전층은 실리콘 이산화물의 유전 상수 값보다 더 큰 유전 상수 값을 갖는 재료를 포함할 수 있다. 양호하게는, 높은 k값의 게이트 유전층은 실리콘 이산화물의 유전 상수보다 적어도 약 두배인 유전 상수, 즉 약 8보다 더 큰 유전 상수를 갖는다. 높은 k값의 게이트 유전층을 형성하는 재료들에는, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 티타늄 산화물, 탄탈륨 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 및 납 스칸디움 탄탈륨 산화물이 포함된다. 특정하게는, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 및 알루미늄 산화물이 양호하다. 높은 k값의 유전층을 형성하는 데에 사용될 수 있는 재료들에 대한 몇몇 예들이 여기 기술되었지만, 이 층은, 당업자에게 명백하듯이, 그밖의 재료로부터 만들어질 수 있다.
높은 k 값의 유전층은 종래의 퇴적법, 예로 종래의 화학 증착법(CVD), 저압 CVD, 또는 물리적 증착법(PVD) 처리와 같은 종래의 퇴적 방법을 이용하여 기판 상에 형성될 수 있다. 양호하게는, 종래의 원자층 CVD 처리가 사용된다. 이런 처리에서, 금속 산화물 프리커서(precursor)(예로, 금속 염화물) 및 스팀(steam)이 선택된 흐름율로 CVD 반응기 내로 공급될 수 있고, 이 반응기는 이후 선택된 온도 및 압력 하에서 작동되어 기판과 높은 k값의 유전층 사이에서 원자적 평활 계면을 생성한다. 이 CVD 반응기는 소정 두께를 갖는 층을 형성하는 데에 충분한만큼 오래 작동해야만 한다. 대부분의 응용예에서, 높은 k값의 유전층은 약 40 옹스트롬의 두께보다 작아야만 하고, 더 양호하게는 약 5 옹스트롬에서 약 20 옹스트롬 사이의 두께, 즉 약 5 모노레이어(monolayer)보다 작거나 그에 동등한 두께를 가져야만 한다.
퇴적될 때, 높은 k값의 유전층은 바람직하지 않은 불순물들, 예로 여분의 염화물을 포함할 수 있는데, 이는 이 층이 폴리실리콘과 잘 맞지 않게 만든다. 이 층은 그 표면 상에 희생층을 퇴적하고, 이후 희생층이 높은 k값의 유전층에 초기에 존재했던 불순물의 상당한 양을 흡수한 후에 희생층을 제거함으로써 순화될 수 있다. 대안으로, 높은 k값의 유전층은 이를 금속층으로 환원시키고, 이후 금속층을 재산화시킴으로써 순화될 수 있다. 높은 k값의 게이트 유전층의 산소 함량을, 예로 웨트 또는 건식 산화 처리를 통해서 중가시키는 것이 바람직할 것이다. 폴리실리콘 기재 게이트 전극과의 양립성을 보장해 주기 위해, 높은 k값의 유전층이 그외의 방식으로, 예를 들어, 질소를 이것에 첨가함으로써 변경될 수 있거나, 또는 중간층들이 이 막과 게이트 전극 사이에 배치될 수 있다.
높은 k값의 유전층이 기판 상에 형성된 후에, 게이트 전극이 이 층 위에 형성될 수 있다. 양호한 실시예에서, 게이트 전극은 폴리실리콘을 포함한다. 이런 게이트 전극은 초기에 유전층(101) 및 기판(100) 상에 폴리실리콘층(102)을 퇴적하여 도1의 구조를 만듦으로써 형성될 수 있다. 폴리실리콘층(102)은 종래의 방법을 사용하여 퇴적될 수 있고, 양호하게는 약 500 옹스트롬과 약 4,000 옹스트롬 사이의 두께를 갖는다. 폴리실리콘층(102)은 이후 에칭될 수 있어서 높은 k값의 게이트유전층(101)의 제1 부분(103)을 노출시켜서 도1b의 구조를 생성한다.
폴리실리콘층(102)을 에칭한 후에, 노출된 제1 영역(103)은 제거되어야만 한다. 그러나, 제1 부분(103)을 에칭하기 전에, 본 발명의 방법은 제1 부분(103)이 높은 k값을 갖는 게이트 유전층(101)의 제2 부분에 대해 선택적으로 제거될 수 있도록 보장해 주기 위해 도1c에 도시된 대로 제1 부분(103)을 변경시킨다. 높은 k값의 게이트 유전층(101)의 제1 부분(103)은 불순물을 이 유전층의 그 부분에 첨가함으로써 변경될 수 있다. 양호한 실시예에서, 불순물은, 할로겐 분자로 실시될 수 있거나 또는 할로겐화물(halide)을 형성하기 위해 수소와 결합될 수 있는 할로겐을 포함한다.
플라즈마 인핸스먼트형 화학 증착(PECVD) 처리가 높은 k값의 게이트 유전층(101)의 제1 부분(103)에 불순물을 첨가하기 위해 사용될 수 있다. 이런 PECVD 처리에서, 할로겐 또는 할로겐화물 가스(또는 이런 가스들의 조합)는 플라즈마를 때리기 전에 반응기 내로 공급될 수 있다. 반응기는, 높은 k값의 게이트 유전층(101)의 제1 부분(103)을 변경시켜서 이 제1 부분(103)이 그밖의 재료들에 대해 선택적으로 제거될 수 있도록 보장해주는 데에 충분한 시간동안 적합 조건(예로 온도, 압력, 무선 주파수, 및 전력) 하에서 작동되어야만 한다. 양호한 실시예에서, 저압 PECVD 처리, 예로 약 200와트 이하에서 이뤄지는 처리가 사용된다.
특히 양호한 실시예에서는, 수소 브로마이드(HBr) 및 염소(Cl2 )가스가 적합한 흐름율로 반응기 내로 공급되어 이런 가스들로부터 생성된 플라즈마가 소망 방식으로 높은 k값의 게이트 유전층(101)의 제1 부분(103)을 변경하도록 보장해 준다. 약 50과 약 100와트 사이에서 (양호하게는 약 100와트) 웨이퍼 바이어스가 충분한 시간 동안 가해질 수 있어서 제1 부분(103)의 소망 변형을 완료한다. 약 1분 이하 동안 및 아마도 5초 정도의 짧게 지속되는 플라즈마 노출이 이 변경을 야기하는 데에 적합할 것이다.
높은 k값의 유전층(101)의 제1 부분(103)을 변경시키는 처리들에 대한 몇몇예들이 여기 설명되었지만, 당업자에게 명백한 것처럼, 그외의 처리들이 사용될 수 있다. 따라서, 제1 부분(103)을 변경하기 위해 사용된 본 처리는 이상 기술한 것에만 제한되지는 않는다. 본 발명의 방법은, 제1 부분(103)이 높은 k값의 게이트 유전층(101)의 제2 부분(104)에 선택적으로 하여 제거될 수 있는 것을 보장해주기 위해 높은 k값의 유전층(101)의 제1 부분(103)에 불순물을 첨가하는 임의의 적합한 웨트 또는 건식 화학 처리를 사용하는 것을 상정한다.
제1 부분(103)이 변경된 후에 이는 제거된다. 첨가된 불순물의 존재는 제1 부분(103)이 제거되도록, 즉 제2 부분(104)에 대해 선택적으로 에칭되도록 하여 주어서, 도1d에 도시된 구조를 생성하게 된다. 양호한 실시예에서, 제1 부분(103)은 이를 비교적 강한 산, 예로, 할로겐화물 기재 산(예로 하이드로브로믹 또는 하이드로클로릭 산) 또는 인산에 노출시킴으로써 제거된다.
할로겐화물 기재 산이 사용되었을 때, 산은 양호하게는 체적당 약 0.5%와 약 10%사이의 HBr 또는 HCL을 함유하고, 더 양호하게는 체적당 약 5%의 이것들을 함유한다. 이런 산을 사용하는 에칭 공정이 실온 부근에서 일어나고, 약 5 및 약 30분 사이에서 지속되나, 소망되는 경우에는 더 장시간의 노출이 사용될 수 있다. 인산이 사용되었을 때, 이 산은 양호하게는 체적당 약 75%에서 약 95%의 H3PO4 를 함유한다. 이런 산을 사용하는 에칭 공정은 양호하게는 약 140℃에서 약 180℃ 사이에서 이뤄지고, 더 양호하게는 약 160 ℃에서 이뤄진다. 이런 산이 사용될 때, 노출 단계가 약 30초에서 약 5분 사이에서 지속되어야만 하고, 더 양호하게는 20옹스트롬 두께의 막에 대해서 약 1분 동안 지속되어야 한다.
제2 부분(104)에 대해 제1 부분(103)을 선택적으로 제거하는 공정들의 몇몇예들이 여기 설명되었지만, 그밖의 공정들이 당업자에게 명백하듯이, 사용될 수 있다. 따라서 제1 부분(103)을 에칭하는 데에 사용되는 공정은 이상 설명한 것에만 제한되지는 않는다. 본 발명의 방법은, 높은 k값의 게이트 유전층(101)의 제1 부분(103)을 높은 k값의 게이트 유전층(101)의 제2 부분(104)에 선택적으로 하여 제거하는 임의의 적합한 처리를 사용하는 것을 상정한다.
반도체 장치를 완성하는 데에 일반적으로 사용되는 추가의 단계들이 당업자에게 공지되어 있기 때문에, 이 단계들은 더 자세히 설명되지는 않는다. 게이트 전극이 양호하게는 폴리실리콘을 포함하지만, 이는 대안으로 높은 k값의 게이트 유전체들로 사용될 수 있는 여러 금속들로부터 형성될 수 있다. 부가적으로, 게이트전극은 폴리실리콘과 하나 또는 그 이상의 금속 또는 반도체 재료들의 조합을 포함할 수 있다.
이상 설명한 대로, 인접 구조들이 이 공정에 의해 영향받지 않게 하면서 높은 k값의 게이트 유전층(101)의 제1 부분(103)을 비등방적으로 변경하는 것은 차순의 웨트 에칭 공정이 그 하부에 있는 기판 또는 결합(adjoin)된 제2 부분으로 상당한 정도로 에칭해 들어가지 않도록 보장해 줄 것이다. 그 결과, 이 공정이 높은 k값의 유전층을 에칭하는 데에 사용될 때, 하부에 있는 기판은 어떤 의미있는 정도의 손상도 입지 않을 것이며, 게이트 전극도 상당한 정도로 리프트되거나 언더컷트(under-cut)되지 않을 것이다.
이상 설명한 실시예들은 높은 k값의 게이트 유전층(101)의 제1 부분이 이층의 제2 부분에 대해 선택적으로 제거되도록 할 수 있게 하여 주는 공정의 예들이지만, 본 발명은 이런 특정 실시예들에만 제한되지는 않는다. 본 발명은 높은 k값의 게이트 유전층의 일부를 변환시켜서 선택적인 제거를 이룸으로써 유전층 에칭이 그 하부에 있는 기판에 상당한 정도로 손상을 주거나 게이트 전극을 언더컷트하지 않도록 하는 것을 보장해 주기 위한 그밖의 공정들도 상정하고 있다.
이상 설명한 것들이 본 발명의 방법에서 사용될 수 있는 어떤 단계들 및 재료들을 특정하고 있기는 하지만, 당업자는 많은 변형들 및 대체물들이 이뤄질 수 있음을 알 것이다. 따라서, 모든 이런 변형들, 이형들, 대체물들 및 추가물이 청구범위에 의해 정의된 본 발명의 사상 및 범위 내에 있는 것으로 간주되어야만 한다.
높은 k값의 유전층을 에칭하는 반도체 공정에 있어서, 하부에 있는 기판이 어떤 의미있는 정도의 손상을 입지 않으며 게이트 전극도 상당한 정도로 리프트되거나 언더컷트되지 않는 향상된 공정이 제공되었다.
도1a 내지 도1d는 본 발명의 방법 실시예를 수행할 때 형성될 수 있는 구조들의 단면들을 나타내는 도면들임.
Claims (20)
- 반도체 장치를 제조하는 방법에 있어서,높은 k값의 게이트 유전층을 기판 위에 형성하는 단계와,상기 높은 k값의 게이트 유전층의 제1 부분이 상기 높은 k값의 게이트 유전층의 제2 부분에 대해 선택적으로 제거될 수 있는 것을 보장해 주기 위해 상기 높은 k값의 게이트 유전층의 제1 부분을 변경하는 단계를 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 높은 k값의 게이트 유전층의 제1 부분은 원자층 화학 증착법에 의해 형성되고, 약 5 옹스트롬과 약 40 옹스트롬 사이의 두께로 형성되고, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 티타늄 산화물, 탄탈륨 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 및 납 스칸디움 탄탈륨 산화물을 포함하는 반도체 장치 제조 방법.
- 제2항에 있어서, 상기 높은 k값의 게이트 유전층의 제2 부분에 선택적으로 하여 상기 높은 k값의 게이트 유전층의 제1 부분을 제거하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 높은 k값의 게이트 유전층의 제1 부분은 상기 높은 k값의 게이트 유전층의 제1 부분에 불순물을 첨가함으로써 변경되는 반도체 장치 제조 방법.
- 제4항에 있어서, 상기 불순물은 할로겐을 포함하는 반도체 장치 제조 방법.
- 제4항에 있어서, 상기 불순물은 할로겐화물(halide)을 포함하는 반도체 장치 제조 방법.
- 제4항에 있어서, 플라즈마 인핸스먼트형 화학 증착법 공정이 상기 불순물을 첨가하는 데에 사용되는 반도체 장치 제조 방법.
- 제3항에 있어서, 상기 높은 k값의 게이트 유전층의 제1 부분은 상기 높은 k값의 게이트 유전층의 제1 부분을 산에 노출시킴으로써 상기 높은 k값의 게이트 유전층의 제2 부분에 대해 선택적으로 제거되는 반도체 장치 제조 방법.
- 제8항에 있어서, 상기 산은 할로겐화물 기재 산을 포함하는 반도체 장치 제조 방법.
- 제8항에 있어서, 상기 산은 인산을 포함하는 반도체 장치 제조 방법.
- 반도체 장치 제조 방법에 있어서,기판 상에 높은 k값의 게이트 유전층을 형성하는 단계와,상기 높은 k값의 게이트 유전층 상에 게이트 전극을 형성하는 단계와,상기 높은 k값의 게이트 유전층의 제1 부분을 노출시키기 위해 상기 게이트 전극을 에칭하는 단계와,불순물들을 상기 높은 k값의 게이트 유전층의 제1 부분에 첨가하는 단계와,상기 높은 k값의 게이트 유전층의 제2 부분에 선택적으로 하여 상기 높은 k값의 게이트 유전층의 제1 부분을 제거하는 단계를 포함하는 반도체 장치 제조 방법.
- 제11항에 있어서, 상기 게이트 전극은 폴리실리콘을 포함하는 반도체 장치 제조 방법.
- 제11항에 있어서, 상기 게이트 전극은 금속 게이트 전극인 반도체 장치 제조 방법.
- 제11항에 있어서, 저압 플라즈마 인핸스먼트형 화학 증착법 공정은 할로겐과 할로겐화물의 혼합물을 포함하는 불순물들을 첨가하는 데에 사용되는 반도체 장치 제조 방법.
- 제11항에 있어서, 상기 높은 k값의 게이트 유전층의 제1 부분은 상기 높은 k값의 게이트 유전층의 제1 부분을 할로겐화물 기재 산과 인산으로 구성된 그룹으로부터 선택된 산에 노출시킴으로써 상기 높은 k값의 게이트 유전층의 제2 부분에 선택적으로 하여 제거되는 반도체 장치 제조 방법.
- 반도체 장치 제조 방법에 있어서,기판 상에 높은 k값의 게이트 유전층을 형성하는 단계와,상기 높은 k값의 게이트 유전층 상에 폴리실리콘 기재 게이트 전극을 형성하는 단계와,상기 높은 k값의 게이트 유전층의 제1 부분을 노출시키기 위해 상기 폴리실리콘 기재 게이트 전극을 에칭하는 단계와,불순물들을 상기 높은 k값의 게이트 유전층의 제1 부분에 첨가하기 위해 플라즈마 인핸스먼트형 화학 증착 처리를 가하는 단계와,상기 높은 k값의 게이트 유전층의 제1 부분을 할로겐화물 기재 산과 인산으로 구성된 그룹으로부터 선택된 산에 노출시키는 단계를 포함하는 반도체 장치 제조 방법.
- 제16항에 있어서, 상기 플라즈마 인핸스먼트형 화학 증착 처리는 약 200와트 이하에서 실행되고, 상기 불순물들은 할로겐과 할로겐화물의 혼합물을 포함하는 반도체 장치 제조 방법.
- 제17항에 있어서, 상기 산은 하이드로브로믹(hydrobromic) 산 또는 하이드로클로릭(hydrochloric) 산을 포함하고, 상기 불순물들은 수소 브로마이드(bromide)와 클로라인(chlorine)으로 된 혼합물을 포함하는 반도체 장치 제조 방법.
- 제17항에 있어서, 상기 플라즈마 인핸스먼트형 화학 증착 공정은 약 1분 이하의 동안에 실행되는 반도체 장치 제조 방법.
- 제18항에 있어서, 상기 높은 k값의 게이트 유전층의 제1 부분은 약 5분 내지 약 30분 동안에 실온 부근에서 상기 산에 노출되는 반도체 장치 제조 방법.
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