KR20050018638A - 컨택 홀 제조의 모니터링 - Google Patents

컨택 홀 제조의 모니터링

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KR20050018638A
KR20050018638A KR10-2004-7012076A KR20047012076A KR20050018638A KR 20050018638 A KR20050018638 A KR 20050018638A KR 20047012076 A KR20047012076 A KR 20047012076A KR 20050018638 A KR20050018638 A KR 20050018638A
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어플라이드 머티리얼즈 이스라엘 리미티드
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Abstract

제조를 테스트하기 위한 방법은 웨이퍼 상의 테스트 영역의 사전 정의된 테스트 패턴에 배열되는 컨택 개구 어레이를 포함하는 컨택 개구를 비전도층을 통해 기판까지 에칭한 후, 반도체 기판 및 기판 상에 형성되는 비전도층을 구비하는 웨이퍼를 수용하는 단계를 포함한다. 전자 빔은 테스트 영역을 조사하도록 지향되고, 전자 빔에 응답하여 기판을 통해 흐르는 표본 전류가 측정된다. 표본 전류는 컨택 개구의 치수를 산정하기 위해 분석된다.

Description

컨택 홀 제조의 모니터링{MONITORING OF CONTACT HOLE PRODUCTION}
본 발명은 반도체 장치 제조 및 공정 제어에 관한 것으로, 특히 반도체 웨이퍼에서 제조되는 컨택 홀의 모니터링에 관한 것이다.
컨택 홀 제조는 반도체 장치 제조에서의 공통 과정이다. 일반적으로 컨택 홀은 산화층과 같은 오버라잉 (overlying) 비전도층을 통해 반도체 또는 금속층으로의 전기적 접속을 이루기 위해 이용된다. 컨택 홀을 제조하기 위해, 포토레지스트층이 웨이퍼 표면 상에 증착된다. 포토레지스트는 자외 복사에 노출되며, 컨택 홀 위치에 개구를 갖는 "마스크" 를 웨이퍼 위에 형성하기 위해 경화되고 현상된다. 그 후, 웨이퍼는, 비전도층을 통해 반도체층 아래로 컨택 홀을 형성하기 위해, 에칭 스테이션으로 전달된다. 그 후, 포토레지스트 마스크가 제거되고, 컨택 홀이 금속으로 충전된다. 유사한 공정이 반도체 표면의 트렌치 (trenches) 또는 비어 (vias) 를 제조하는데 이용된다.
일정한 장치 성능을 확보하기 위해, 깊이, 너비 및 컨택 개구 바닥면의 청결이 주의 깊게 제어되어야 한다. (본 특허출원의 문맥 및 청구범위에서, 용어 "컨택 개구" 는, 2 개의 컨택 홀, 비어 및 트렌치를 포함하는, 전술한 종류의 모든 구조를 지칭한다.) 컨택 개구 치수의 편차는 컨택 저항의 변동을 일으킬 수 있다. 만일 이 변동이 너무 크면, 장치 성능에 영향을 끼치고 공정량의 손실을 일으킬 수 있다. 그러므로, 제조 공정은, 컨택 개구 형성에서의 편차 발생 즉시 이를 검출하고 교정 조치를 취하여 공정에서 고가의 웨이퍼 손실을 피하기 위해, 주위 깊게 모니터링되고 제어되어야 한다.
이 기술분야에서 컨택 홀을 점검하기 위해 주사전자현미경 (Scanning Electric Microscope: SEM) 을 사용하는 것이 공지되어 있다. 반도체 장치 구조의 미시 분석에서의 SEM 의 원리 및 그 사용은 , 예를 들어, 야코비 등이 저술한 Microanalysis of Solid (Plenum 출판사, 뉴욕, 1994) 의 2 장에 기술되어 있다. 일반적으로 컨택 홀은 너비에 비해 훨씬 긴 깊이를 가지므로, 특수 고종횡비 (High Aspect Ratio: HAR) 이미징 모드가 사용된다. 유전층을 통해 반도체 아래에 이르는 개방 홀은 이미지가 밝게 보이고, 반면에 반도체층에 완전히 노출되지 않은 폐쇄 홀은 희미하게 보인다.
SEM 을 사용하는 HAR 기술을 구현하기에는 많은 시간과 비용이 소비된다. 또한, 이들은 컨택 홀 폐쇄를 초래할 수 있는 상이한 종류의 장애 (예를 들어, 홀 바닥의 퇴적에 상반되는 것으로서의 홀의 언더-에칭 (under-etching)) 을 분간하지 못한다. 또한, HAR 이미징 기술은 통상적으로 포토레지스트 마스크가 웨이퍼 표면으로부터 세정된 후에만 이용될 수 있다. 그 결과, 만일 점검시에 컨택 홀이 언더에칭된 것이 발견되면 에칭 공정을 지속할 수 없다.
컨택 홀 점검을 위한 또 다른 방법이 2001년도 3월에 야마다 등이 저술한 Microelectronics-Reliability 의 455쪽 내지 459쪽 41:3 의 "An In-Line Process Monitoring Method Using Electron Beam Induced Substrate Current" 에 기술되어 있다. 표본 전류로도 알려진 전자빔 시스템의 보상 전류가 표본 (즉, 웨이퍼) 을 통해 주요 전자로부터 접지로 흐르는 흡수 전류로서 정의된다. 즉, 표본 전류는 주요 빔 전류와 2차 전자 및 후방산란 전자로 인한 표본의 총 전자량과의 차이와 등가이다. 제 1 전자빔의 에너지가 표본의 양 또는 음의 충전 도메인에 있느냐에 따라서, 표본 전류는 양일 수도 있고 음일 수도 있다. 야마다 등은 전자빔을 실리콘 기판 위에 놓이는 SiO2 표면층의 단일 홀 및 홀 그룹으로 지향시키고 그 결과 발생되는 보상 전류를 측정하였다. 그들은 보상 전류가 홀 직경 뿐만 아니라 홀 바닥 산화물 두께를 표시하는 우수한 지표라는 것을 발견하였다.
도 1a 는, 본 발명의 바람직한 실시형태에 따른, 테스트 패턴이 형성된 반도체 웨이퍼의 개략적인 평면도이다.
도 1b 는 1B-1B 선을 따른 도 1a 의 테스트 패턴의 개략적인 단면도이며;
도 2a 내지 도 2f 는 상이한 공정 조건 하에서 웨이퍼로 에칭된 컨택 홀을 도시한, 반도체 웨이퍼 영역의 개략적 단면도이다.
도 3 은 본 발명의 바람직한 실시형태에 따른 컨택 홀 테스트용 장치를 개략적으로 도시한 블록도이다.
도 4 는 본 발명의 바람직한 실시형태에 따른 컨택 홀 스테이션을 포함하는 클러스터 툴의 개략적인 평면도이다.
도 5 는 본 발명의 바람직한 실시형태에 따른 컨택 홀 제조 및 테스트하기 위한 방법을 개략적으로 도시한 흐름도이다.
본 발명의 몇몇 태양의 목적은 컨택 개구의 제조를 모니터링하는 향상된 방법 및 시스템을 제공하는 것이다.
본 발명의 바람직한 실시형태에서, 테스트 패턴이 컨택 개구의 제조를 모니터링하기 위한 목적으로 반도체 웨이퍼 상에 형성된다. 테스트 패턴은, 웨이퍼 상에 제조되는 초소형 전자장치에 사용되는 컨택 홀 및 비어스와 유사한 치수 및 기타 특성을 갖는 컨택 개구 (홀 및/또는 트렌치) 어레이를 포함한다. 바람직하게는, 테스트 패턴은 스크라이브 라인과 같은 웨이퍼의 비기능 영역에 위치된다. 선택적으로, 이 종류의 다중 테스트 패턴은 동일한 타입 및 사이즈, 또는 상이한 타입 및 사이즈를 포함하며, 웨이퍼 상의 상이한 위치에 형성된다.
테스트 패턴의 개구는 기능적 홀 및/또는 트렌치와 동시에 동일한 공정을 이용하여 웨이퍼로 에칭된다. 에칭이 완료된 것으로 생각되면, 웨이퍼는 테스트 패턴에 전자 빔을 지향시키고 발생된 표본 전류를 측정함으로써 점검된다. 표본 전류의 크기는 예상되는 개구 사이즈 및 사용되는 공정 파라미터에 대한 소정의 교정 기준에 비교된다. 기준으로부터 측정된 전류 편차는 홀이 적합하게 에칭되지 않았음을 표시하여, 교정 조치가 취해진다. 바람직하게는, 표본 전류 측정은 에칭 공정에 사용되는 포토레지스트 마스크가 웨이퍼로부터 제거되기 이전에 이루어진다. 따라서, 만일 표본 전류가 컨택 개구가 충분히 깊게, 또는 충분히 넓게 에칭되지 않았음을 표시하면, 에칭 공정은 적합한 홀 사이즈에 도달할 때까지 계속될 수 있다.
다중 개구를 갖는 연장된 테스트 패턴의 사용은, 공지된 홀의 모니터링 시스템으로서의 대형의 고해상도 SEM 을 이용하는 대신에, 상대적으로 저해상도의 간단한 전자 빔 공급원을 이용하여 본 발명을 실현시킬 수 있게 한다. 그 결과, 동일 챔버 또는 인접 챔버의 에쳐 (etcher) 를 사용하여 본 발명을 구현하는 테스트 프로브와 결합하는 것이 실용적으로되어, 홀 에칭 및 컨택 홀 테스트가 웨이퍼를 주변 공기로 제거함 없이 신속하고 편리하게 함께 수행될 수 있다. 본 발명의 몇몇 바람직한 실시형태에서, 에칭 챔버 및 홀의 모니터링 테스트 챔버는 클러스터 툴에서 2 개의 스테이션으로서 구현된다. 실제 제조 과정에 있어서 이 방식의 일체화되는 컨택 홀 계측은 퀄러티 제어 피드백 루프를 짧게하여, 공정 결함이 발생하면, 보다 신속히 검출될 수 있으며, 수율 손실을 감소시킨다.
그러므로, 본 발명의 바람직한 실시형태에 따르면, 제조를 테스트하는 방법으로서,
비전도층을 통해 기판까지 컨택 개구를 에칭한 후, 반도체 기판 및 기판 상에 형성되는 비전도층을 구비하는 웨이퍼를 수용하는 단계로서, 컨택 개구는 웨이퍼 상의 테스트 영역의 사전 정의된 테스트 패턴에 배열되는 컨택 개구 어레이를 포함하는 단계;
전자빔을 테스트 영역으로 지향시키는 단계;
전자빔에 응답하여 기판을 통해 흐르는 표본 전류를 측정하는 단계; 및
컨택 개구의 치수를 결정하기 위해 표본 전류를 분석하는 단계를 포함하는 테스트 방법이 제조된다.
일반적으로, 컨택 개구는 컨택 홀, 비어스 또는 트렌치를 포함한다.
선택적으로, 2차 전자 신호가 표본 전류와 함께 측정 및 분석된다.
바람직하게는, 테스트 패턴의 사이즈는 10㎛ ×10㎛ 이상이며 100 개 이상의 컨택 개구를 포함한다. 가장 바람직하게는, 전자빔을 지향시키는 단계는 전자빔의 초점을 테스트 패턴 사이즈와 대략 동일한 영역에 맞추는 단계를 포함한다.
바람직한 실시형태에서, 웨이퍼를 수용하는 단계는, 컨택 개구 에칭에 이용된 비전도층을 덮는 포토레지스트층을 갖는 웨이퍼를 수용하는 단계를 포함하고, 표본 전류를 측정하는 단계는, 포토레지스트층 제거 전에 테스트 영역을 조사하면서 표본 전류를 결정하는 단계를 포함한다. 바람직하게는, 컨택 홀의 치수가 소정의 범위 이하인 것으로 그 표본 전류가 나타내면, 치수를 증가시키기 위해 포토레지스트를 이용하여 비전도층의 추가적 에칭이 수행된다.
일반적으로, 컨택 개구 어레이에 포함되지 않는 몇개 이상의 컨택 개구는 상기 웨이퍼 상의 복수의 초소형 전자회로에 속하고, 초소형 전자회로는 스크라이브 라인에 의해 분리되며, 테스트 영역은 그 스크라이브 라인 중 하나에 위치된다.
바람직하게는, 테스트 영역은 웨이퍼 상의 상이한 위치의 복수의 그러한 테스트 영역 중 하나이고, 전자빔을 지향시키는 단계는 테스트 영역 중 2 개 이상의 영역 각각을 순차적으로 조사하기 위해 전자빔 및 웨이퍼 중의 적어도 하나를 위치시키는 단계를 포함한다.
바람직한 실시형태에서, 전자빔을 지향시키는 단계는, 표본 전류를 측정하는 동안, 테스트 영역을 예비대전하기 위해 예비대전 기간 동안에 전자빔을 동작시키는 단계, 및 예비대전 기간 후의 테스트 기간 동안에 전자빔을 동작시키면서 표본 전류를 측정하는 단계를 포함한다. 바람직하게는, 예비대전 기간 동안에 전자빔을 동작시키는 단계는 음전하를 상기 테스트 영역 표면에 인가하는 단계를 포함하며, 한편, 컨택 개구의 기저 및 유전체 재료 사이의 대조를 뚜렷이 하기위해 전자 빔의 에너지를 세팅하는 단계 외에도, 테스트 기간 동안에 전자 빔을 동작시키는 단계는 안정된 측정을 위해 안정된 상태로 작업하기 위해 충분히 낮은 전자 빔 전류를 세팅하는 단계를 포함한다.
추가적인 바람직한 실시형태에서, 표본 전류를 측정하는 단계는 테스트 영역에 인접한 웨이퍼에 고정되는 전도성 컨택 패드를 접촉하는 단계 및 상기 컨택 패드를 통해 흐르는 전류를 측정하는 단계를 포함한다. 다른 실시형태에서, 전자빔을 지향시키는 단계는 테스트 영역을 조사하면서 전자빔을 펄싱하는 단계를 포함하고, 표본 전류를 측정하는 단계는 웨이퍼와의 용량성 결합에 의해 전류를 측정하는 단계를 포함한다.
바람직하게는, 표본 전류를 분석하는 단계는 상기 컨택 개구의 깊이와 너비 중 하나 이상을 산정하는 단계를 포함한다.
바람직한 실시형태에서, 표본 전류를 분석하는 단계는 컨택 개구 내의 잔류물을 검출하는 단계를 포함하고, 잔류물을 제거하기 위해 전자빔으로 웨이퍼를 조사하는 단계를 포함한다.
또한, 본 발명의 바람직한 실시형태에 따르면, 초소형 전자장치를 제조하는 방법으로서,
웨이퍼 상의 비전도층을 통해 상기 비전도체층이 형성되는 반도체 기판까지 컨택 개구를 에칭하는 단계로서 컨택 개구는 웨이퍼 상의 테스트 영역의 사전 정의된 테스트 패턴에 배열되는 컨택 개구 어레이를 포함하는 단계;
상기 테스트 영역을 조사하기 위해 전자빔을 지향시키는 단계;
상기 전자빔에 응답하여 상기 기판을 통해 흐르는 표본 전류를 측정하는 단계; 및
상기 컨택 개구의 치수를 산정하기 위해 포본 전류를 분석하는 단계를 포함하는 제조 방법이 제공된다.
또한, 본 발명의 바람직한 실시형태에 따르면, 컨택 개구를 비전도층을 통해 기판까지 에칭한 후, 반도체 기판 및 상기 기판 상에 형성되는 비전도층을 구비하는 웨이퍼의 제조를 테스트하는 장치로서,
사전 정의된 테스트 패턴에 배열되는 컨택 개구 어레이를 구비하는 웨이퍼 상의 테스트 영역을 조사하기 위해 전자빔을 지향시키도록 구성되는 전자빔 공급원;
상기 전자빔에 응답하여 상기 기판을 통해 흐르는 표본 전류를 측정하기 위해 결합되는 전류 측정 장치; 및
측정된 표본 전류에 응답하여 상기 컨택 개구의 치수를 산정하도록 구성 제어기를 포함하는 제조 테스트 장치가 제공된다.
선택적으로, 또한, 2차 전자 검출기는 전자 빔 조사의 결과로서 웨이퍼로부터 방출되는 전자들로 인한 신호를 측정하도록 결합된다.
또한, 본 발명의 바람직한 실시형태에 따르면,
반도체 기판; 및
기판 상에 형성되며, 기판까지 에칭된 복수의 컨택 개구를 갖는 비전도층을 포함하고, 컨택 개구는 웨이퍼 테스트 영역의 사전 정의된 테스트 패턴에서 배열되는 컨택 개구 어레이를 포함하는 반도체 웨이퍼가 제공된다.
또한, 본 발명의 바람직한 실시형태에 따르면, 초소형 전자장치를 제조하기 위한 클러스터 툴로서,
반도체 기판 및 기판 상에 형성되는 비전도층을 구비하는 웨이퍼를 에칭하여, 비전도층을 통해 기판까지 웨이퍼의 사전 정의된 테스트 영역에 배열되는 컨택 개구 어레이를 포함하는 컨택 개구를 제조하도록 구성되는, 에칭 스테이션;
웨이퍼 상의 테스트 영역을 조사하기 위해 전자빔을 지향시키도록 구성되는 전자빔 공급원, 및 전자빔에 응답하여 기판을 통해 흐르는 표본 전류를 측정하기 위해 결합되는 전류 측정 장치를 포함하는 테스팅 스테이션; 및
측정된 표본 전류에 기초하여 컨택 개구의 치수를 산정하고, 산정된 치수에 대응하여 에칭 툴의 동작 파라미터를 조절하도록 구성되는 제어기를 포함하는 클러스터 툴이 제공된다.
바람직하게는, 웨이퍼를 진공으로 유지하면서 에칭 툴로부터 테스팅 툴로 전달하도록 구성되는 로봇을 포함한다.
보다 바람직하게는, 만일 표본 전류가 컨택 홀의 치수가 소정의 범위 이하임을 표시하면, 제어기는, 치수를 증가시키기 위해 비전도층을 상기 웨이퍼를 상기 에칭 스테이션으로 복귀시켜 추가적으로 에칭하도록 구성된다.
본 발명은 그 바람직한 실시형태의 첨부된 상세한 설명으로부터 보다 완전히 이해될 것이다.
본 발명의 바람직한 실시형태에 따른 반도체 웨이퍼 (20) 및 그 위에 형성되는 테스트 패턴 (22) 의 세부사항을 개략적으로 도시한 도 1a 및 도 1b 를 참조하여 설명한다. 도 1a 는 인세트 (inset) 에 확대되어 도시된 테스트 패턴을 갖는 웨이퍼의 평면도이다. 도 1b 는 도 1a 의 1B-1B 선을 따른 테스트 패턴의 확대 단면도이다. 도 1a 에는 단지 하나의 테스트 패턴 (22) 만이 도시되었지만, 복수의 테스트 패턴이 웨이퍼 (20) 표면 위에 분배될 수 있다. 바람직하게, 테스트 패턴은 웨이퍼 (20) 상의 인접 다이들 사이의 스크라이브 라인 (scribe line) (24) 에 위치되어, 웨이퍼의 유용한 공간의 손실을 최소화한다.
바람직하게 테스트 패턴 (22) 은 홀 어레이 (26) 를 포함한다. 일반적으로, 홀은 100 nm 의 직경을 갖도록 설계되며 대략 0.5 ㎛ 내지 1 ㎛ 의 간격을 두고 위치된다. 일반적으로 전체 테스트 패턴은 10 ×10 ㎛ 이상의 영역을 덮고, 가장 바람직하게는 대략 30 ×30 ㎛ 를 덮는다. 그러나, 홀 및 패턴의 이들 치수 및 간격은 예시를 위해 인용되었으며 다른 치수 및 간격이 마찬가지로 이용될 수 있다. 홀 (26) 의 치수 및 제조 방법은 웨이퍼 (20) 컨택 홀의 치수 및 제조 방법에 가능한한 근접하게 된다. 모든 홀 (26) 은 동일한 치수를 가지며 도시되었지만, 상이한 크기 및 형태의 홀이 웨이퍼 (20) 상의 동일한 테스트 패턴 위치에서 또는 상이한 위치에 적합하게 이용될 수 있다. 바람직하게, 테스트 패턴은 많은 수의 홀을 포함하고, 가장 바람직하게는, 후술하는 바와 같이 웨이퍼 (20) 가 테스트될 때에 강한 표본 전류를 제공하기 위해, 100 개 이상의 홀을 포함한다. 또한, 테스트 패턴은 트렌치 또는 비어와 같은 다른 종류의 컨택 개구를 포함할 수 있다.
일반적인 응용에서, 비전도 산화층이 실리콘 기판층 (28) 위에 형성되고, 포토레지스트 (32) 가 산화층 상에 증착된다. 패턴 (22) 이 테스트될 웨이퍼 상의 기능적 회로 형성물인 홀 (26) 은 재료 증착, 포토리소그래피 (photolithography) 및 에칭과 동일한 공정에 의해 형성된다. 홀 (26) 내에서, 기판층 (26) 은 웨이퍼의 기능적 영역에 컨택 홀 에칭에 의해 노출되는 것과 동일한 범위로 노출된다. 패턴 (22) 이 전자빔에 의해 조사될 (irradiated) 때 발생되는 표본 전류 측정은 홀 내에서 층(28) 이 노출되는 범위를 표시한다. 이러한 측정을 원할히 수행하기 위해, 전도 컨택 패드 (conductive contact pad) (33) 가 패턴 (22) 아래의 웨이퍼 (20) 하측에 형성될 수 있다. 표본 전류 측정에 이용되는 장치 및 방법은 도 3 내지 도 5 에 도시되어 있으며 이를 참조하여 설명한다.
도 2a 내지 도 2f 는, 상이한 공정 조건 하에서의 홀 (26) 형성을 도시하는, 반도체 웨이퍼 영역을 도시한 개략적인 단면도이다. 이들 도면에 도시된 예시적인 응용에서, 홀 (26) 은 향상된 전도성을 위해 TiSi2 를 포함하는 기판층 (28) 영역 (34) 으로의 컨택을 제공하게 된다. 일반적으로, 영역 (34) 은, 이 기술분야에 공지된 방법에 의한 층 (28) 내에서 형성되는, 게이트 구조의 일부이다. 일반적으로, 산화층 (30) 은, 실리콘 기판과 유리 사이에 Si3N4 의 추가가 가능한, 비도핑 실리콘 유리 (Undoped Silicon Glass: USG) 또는 붕소 인 실리콘 유리 (Boron Phosphorus Silicon Glass: BPSG), 또는 로우-k (low-k) 유전체와 같은 재료를 포함한다. 그러나, 이들 도면에 도시된 구조는 단지 예시의 목적으로 도시되었으며, 홀 (26) 이 기타 구조 내부 또는 부근에 구성될 수 있다.
도 2a 는 완전-에칭된 (perfectly-etched) , 개방 홀, 즉, 층 (28) 을 원하는 만큼 정확히 노출하는 컨택 홀을 도시하고 있다. 나머지 도면들은 여러 공정 결함의 결과를 도시하고 있다. 도 2b 에서, 홀 (26) 은, 일반적으로, 예를 들어, 에칭 공정에서의 문제 또는 산화층 (30) 균일성에서의 문제로 인해 언더에칭 (underetching) 되었다. 결과적으로, 홀 (26) 내에 노출되는 층 (28) 영역이 예정 보다 작게 된다. 이러한 경우, 홀 (26) 영역이 전자빔에 의해 조사될 때 발생되는 표본 전류가 도 2a 의 경우에 발생되는 기준 전류 보다 작을 것이다. 층 (28) 과 컨택하기 위해 홀이 충전되는 경우, 컨택 저항이 예정 보다 높아질 수 있다.
도 2c 에서는, 에칭 공정 강도가 너무 높거나 또는 장기간 계속되어서, 홀 (26) 의 오버에칭 (overetching) 을 초래하였다. 이러한 경우, 일반적으로 표본 전류는 도 2 의 경우에서 보다 클 것이다. 오버에칭은 영역 (34) 및 기타 구조에 해로운 영향을 끼칠 수 있으며, 또한, 홀 (26) 밑면에 오염 물질 증착을 초래할 수 있다.
도 2d 는 일반적으로 어떤 심각한 공정 결함으로 인해 홀 (26) 이 층 (28) 에 도달하지 못한 채로 멈춘 심한 언더에칭의 경우를 도시하고 있다. 이러한 종류의 폐쇄 컨택 홀에 있어서, 측정된 표본 전류는 매우 낮을 것이고, 홀이 금속으로 충전되면 컨택 저항이 매우 높을 것이다.
마지막으로, 도 2e 에서, 홀 (26) 은 적합하게 에칭되었지만, 감광수지 중합체 잔류물과 같은 오염물질이 홀 바닥에 증착된다. 일반적으로, 이 오염물질은 측정된 표본 전류의 감소를 초래한다. 잔류물이 제거되지 않으면, 홀 (26) 이 금속으로 충전되는 경우 높은 컨택 저항을 초래할 수 있다.
도 3 은 본 발명의 바람직한 실시형태에 따른 컨택 홀 점검용 스테이션 (40) 을 개략적으로 도시한 블록도이다. 스테이션 (40) 은 점검 동안 웨이퍼 (20) 가 놓여지는 모션 스테이지 (44) 를 구비하는 챔버 (42) 를 포함한다. 전류계 (48) 가 웨이퍼에서 발생되는 표본 전류를 측정하는 동안에 전자총 (46) 은 웨이퍼 (20) 로 전자빔을 지향시킨다. 전류계는, 선택적으로 컨택 패드 (33) 에 의해, 기판층 (28) 과의 전기적 결합으로 웨이퍼 (20) 하측에 전기적으로 결합된다. 총 (46) 에 의해 제조되는 전자빔은 패턴 (22) 너비와 거의 같은, 즉, 전술한 바와 같이, 일반적으로 대략 10 내지 30 ㎛ 인 직경을 갖는다. 바람직하게, 총의 전자 에너지는 가변적이고, 가장 바람직하게는 500 eV 와 5000 eV 사이에서 변하여, 웨이퍼 (20) 재료의 양 및 음의 충전 도메인 양쪽 모두를 감당한다. (양의 충전 도메인은 표면측으로부터의 2차 전자 및 후방산란 전자의 총산출량이 주요 전자빔 전류 보다 큰 전자 에너지의 범위이고, 반대로, 음의 충전 도메인은 총산출량이 주요 빔 전류 보다 작은 범위이다. 이 기술분야에 공지된 이들 현상은 전술한 야코비 등의 저서 38 쪽 내지 39 쪽에 기술되어 있다.) 이 목적에 적합한 전자총으로는, 예를 들어, 독일 타우누스슈타인 소재의 Omicron Nano Technology 사에서 제조하는 EKF 1000 소형-스폿 전자원 (small-spot electron source) 이 있다. 이 총은 일반적인 SEM 시스템에서 사용되는 고해상 전자빔 장치 보다 상당히 소형이고 저렴하다.
스테이지 (44) 는 테스트 패턴 (22) 이 총 (46) 의 빔에 적합하게 위치되도록 웨이퍼 (20) 를 위치시킨다. 대략 ±5㎛ 의 해상도를 결정하는 패턴 및 전자빔의 주어진 대량 특성 사이즈 (30㎛) 는 거의 충분하다. 간략성 및 공간효율을 위해, 바람직하게, 스테이지 (44) 는 R-세타 (병진/회전) 스테이지를 포함한다. 선택적으로 또는 추가적으로, 그 스테이지는 X-Y 병진을 제공할 수 있거나, 총 (46) 이 웨이퍼 (20) 상에 병진되거나, 또는 전자빔 그 자체가 편향될 수 있다. 테스트 패턴이 복수의 위치에서 웨이퍼 (20) 상에 제공되는 경우, 스테이지 (44) 는 이들 여러 테스트 패턴이 전자빔에 의해 연속해서 조사되도록 웨이퍼를 위치시킨다 (또는 전자총이 병진되거나 그 빔이 편향될 수 있다). 컨택 홀 균일성이 전체 웨이퍼 상에서 유지되는 것을 확보하기 위해, 표본 전류가 각 패턴 위치에서 특정된다. 선택적으로 또는 추가적으로, 만일 웨이퍼 상의 상이한 테스트 패턴이 상이한 사이즈 또는 컨택 개구 형태를 테스트하게 설계되면, 바람직하게, 표본 전류는 각 패턴 타입에 대해 측정된다. 선택적으로, 이 기술분야에 공지된 바와 같이, 웨이퍼 (20) 로부터 방출되는 2차 전자의 전류는 2차 전자 검출기 (49) 를 이용하여 동시에 측정된다.
총 (46) 및 스테이지 (44) 의 위치 및 동작은 총 제어 유닛 (52) 및 스테이지 제어 유닛 (54) 을 통해 메인 제어기 (50) 에 의해 제어된다. 일반적으로, 위치 및 조정 목적용으로 웨이퍼 상에 테스트 패턴을 위치시키기 위해, 저해상 광학 현미경 (OM/PAL) 에 기초하는 사전조정 유닛이 OM/PAL 제어 유닛 (58) 을 통해 제어기 (50) 에 의해 사용된다. 이 목적에 적합한 현미경은, 예를 들어, 뉴욕 페어포트 소재의 Optem 에서 제조한다. 동작 동안, 진공 제어 유닛 (62) 을 통해, 역시 제어기 (50) 에 의해 제어되고 모니터링되는 진공 펌프 (60) 에 의해, 챔버 (42) 에서 진공이 유지된다. 로봇 (64) 은 웨이퍼를 챔버 (42) 로 삽입하고 챔버로부터 제거한다. 제어기 (50) 는 로봇 제어 유닛 (66) 을 통해 로봇과 통신한다. 바람직하게, 로봇 (64) 은, 도 4 의 아래에 나타낸 바와 같이, 웨이퍼를 클러스터 툴의 다른 스테이션으로 부터 전달하는데 이용된다.
테스트 패턴 (22) 을 조사하기 위해 스테이지 (44) 를 위치시키고 총 (46) 을 발사한 후, 제어기 (50) 는 전류기 (48) 에 의해 측정된 표본 전류를 수신한다. 제어기는 측정된 전류를, 예상된 홀 사이즈, 재료, 에칭 조건 및 다른 적용 가능한 공정 파라미터에 대해 정해진 기준과 비교한다. 만일 제어기가, 측정된 전류가 소정의 기준 허용 범위 밖이라고 결정하면, 바람직하게, 공정을 차단하고 사용자 워크스테이션 (68) 을 통해 시스템 운영자에게 보고한다. 운영자는 테스트 결과를 평가하고 필요한 교정 조치를 취한다. 이 조치는 (도 2b 또는 도 2d 에 도시된 바와 같이) 컨택 홀이 언더에칭된 경우 추가적 에칭 수행을 포함할 수 있으며 또는 홀 바닥에 증착될 수 있는 중합체 (도 2e) 제거를 포함할 수 있다. 후자의 경우, 전자총 (46) 을 이용하여, 고밀도 전자빔 노출에 의해 중합체막을 제거할 수 있다. 따라서, 스테이션 (40) 은 결함 검출 외에도 공정 교정용으로 사용될 수 있다.
도 4 는 본 발명의 바람직한 실시형태에 따른 테스트 스테이션 (40) 이 일체화되는 클러스터 툴 (70) 의 개략적인 평면도이다. 이 일체화는 스테이션 (40) 구성요소, 특히 전자총 (46) 의 소형화 및 간략성에 의해 가능하게 된다. 전술한 바와 같이, 컨택 홀 평가를 위해 웨이퍼 (20) 상의 테스트 패턴 (22) 의 사용은 사용될 작고, 간단한 그러한 총을 가능하게 한다. 본 기술과는 달리, HAR 이미징 방법과 같은 공지된 컨택 홀 방법이 단일 컨택 홀 상에 개별적으로 수행된다. 일반적으로, SEM 에서 사용되는 크고 복잡한 전자빔 시스템이 클러스터 툴의 일체화에 적합하다.
도 4 에 나타낸 실시형태에서, 테스트 패턴 (22) 을 포함하는 회로 형성물을 형성하기 위해, 포토레지스트 (30) 가 산화층 (30) 상에 증착되고 포토리소그래피에 의해 노출된 후 로봇 (64) 은 웨이퍼 (20) 를 수용한다. 툴 (70) 의 내부가 비워지므로, 로봇 (64) 은 웨이퍼를 주변 공기에 노출시키지 않고 챔버들 사이에서 전달할 수 있다. 일반적으로, 우선 웨이퍼가 세정 스테이션 (72) 에서 세정되고, 에칭 스테이션 (74) 에 삽입된다. 이 스테이지에서, 홀 (26) 은 층 (30) 을 통해, 바람직하게, 플라즈마 에칭 공정에 의해 형성된다. 앞선 스텝은 공지된 것이고 단지 예시의 목적으로 설명되었다. 툴 (70) 의 다른 배열이 유사하게 이용될 수 있다.
웨이퍼 (20) 에서 홀 (26) 을 에칭한 후, 웨이퍼는 테스트 스테이션 (40) 으로 통과된다. 이 포인트에서, (에칭된 홀을 제외한) 웨이퍼는 여전히 노출된 포토레지스트층에 의해 덮여 있다. 스테이션 (40) 에서, 웨이퍼 (20) 로부터의 표본 전류가 측정되고, 전술한 바와 같이, 그 결과는 제어기 (50) 에 의해 산정된다. 만일 표본 전류가 적용 가능한 기준의 소정의 허용 범위 내에 존재하면, 웨이퍼의 컨택 홀은 수용 가능한 것으로 여겨진다. 그 후, 잔여 포토레지스트의 제거를 위해 로봇 (64) 은 웨이퍼 (20) 를 플라즈마 애싱 스테이션 (plasma ashing station) (78) 으로 이동시킨다. 원한다면, 챔버 (40) 에서의 컨택 홀 테스트는 애싱 스테이지 이후 반복될 수 있다. 다른 한편, 만일 스테이션 (40) 에서 측정되는 표본 전류가 너무 낮으면, 홀이 언더에칭되었음을 의미하며, 로봇 (64) 은 추가적인 에칭을 위해 웨이퍼를 에칭 스테이션 (74) 으로 복귀하도록 지시받을 수 있고, 스테이션 (40) 에서 다시 테스트된다.
도 5 는 본 발명의 바람직한 실시형태에 따른 컨택 홀 테스트를 위한 방법을 개략적으로 도시한 흐름도이다. 전술한 바와 같이, 에칭 스텝 (80) 에서, 우선 웨이퍼 (20) 는 홀 (26) 을 제조하기 위해 에칭되고, 스텝 (82) 에서, 테스트 스테이션 (40) 의 챔버 (42) 로 전달된다. 위치 스텝 (84) 에서, 스테이지 (44) 는 전자총 (46) 의 빔에서 테스트 패턴 (22) 을 위치시키기 위해 동작된다.
바람직하게, 패턴 (22) 으로부터의 표본 전류는 안정된 상태에서 측정된다. 이 목적을 위해, 예비대전 스텝 (86) 에서, 우선 패턴 (22) 의 영역이 총 (46) 으로부터의 빔에 의해 예비대전된다. 바람직하게, 웨이퍼 표면은 음의 충전 도메인의 에너지, 즉, 웨이퍼로부터의 후방산란 전자 및 2차 전자의 총산출량이 주요 전자빔 전류 보다 작은 에너지에서 전자총을 동작시킴으로써 음으로 예비대전된다. 전술한 바와 같이, 포토레지스트에 있어서, 일반적으로, 이 조건은 전자빔에너지의 모든 값에 대해 유지된다. SiO2 에 대해서, 높은 빔 에너지, 바람직하게 2 keV 이상의 에너지가 음의 충전을 제공하기 위해 이용될 수 있다. 웨이퍼 표면의 음의 예비대전은 홀 (26) 로 하여금 패러데이 컵으로서 기능하도록 하여서, 상대적으로 적은 전자들이 홀로부터 이탈한다.
예비대전 스텝 후, 전류 측정 스텝 (88) 에서, 전자총을 발사하는 동안 표본 전류가 측정된다. 스텝 (88) 에서 사용되는 전자빔 에너지 및 강도는 스텝 (86) 에서 웨이퍼를 예비대전 하는데 사용되는 에너지 및 강도와 동일할 수도 있고 상이할 수도 있다. 바람직하게는, 측정 안정화를 위해, 스텝 (88) 에서 사용되는 빔 전류는 웨이퍼 예비대전에 사용되는 빔 전류 보다 작다. 추가적으로 또는 선택적으로, 우수한 개방 홀과 폐쇄 또는 언더에칭된 홀 사이의 최선의 대조를 위해, 스텝 (88) 에서의 빔 에너지는 기판층 (28) 의 양의 충전 도메인에서 결정된다. 이 에너지 선택은 기판층 (28) 과 유전 재료 사이의 최선의 표본 전류 대조를 제공하고, 따라서, 컨택 홀 바닥에서 잔여 유전 재료에 대한 감도를 증가시킨다. 만일 (예를 들어, 웨이퍼와의 열악한 전기적 컨택으로 인해) 기판층 (28) 과 접지 사이에 우수한 저항 컨택이 없으면, 전자빔은 펄스될 수 있고, 표본 전류는 용량결합에 의해 측정된다. 다른 경우, 전류는 대략 홀 사이즈에 비례한다. 전류는 홀 내의 층 (28) 을 덮으며 잔존하는 에칭되지 않은 유전 재료 또는 잔여 물질 범위까지 감소된다. 선택적으로, 상이한 전자빔 에너지의 수는 산출 곡선 상의 상이한 포인트의 수에서 표본 전류를 테스트 하는데 이용될 수 있다. 또한, 전술한 바와 같이, 추가적 옵션으로서, 표본 전류 측정을 보충하는 추가적인 정보를 제공하기 위해, 총 2차 전자 산출량이 검출기 (49) 를 이용하여 측정될 수 있다.
표본 전류 측정 후, 전류 비교 스텝 (90) 에서, 제어기 (50) 는 측정이 이 테스트 패턴에 대한 기준 전류의 특정 범위 내제 존재하는지를 확인한다. 바람직하게, 기준 전류는 적합한 교정 절차를 이용하여 앞서 결정되고, 제어기 메모리에 저장된다. 전술한 바와 같이, 수용 가능한 전류 범위는, 특히, 홀 사이즈, 웨이퍼층 조성 및 다른 공정 파라미터에 의존한다. 만일 전류가 특정 범위 내에 존재하면, 프로그램 검사 스텝 (92) 에서, 제어기 (50) 는 이 웨이퍼 상에 테스트할 추가적 패턴이 있는지를 결정하기 위해 테스트 프로그램을 검사한다. 만일 있다면, 스텝 (84) 에서, 제어기는 후속 영역을 선택하고 그에 따라 웨이퍼를 재위치시킨다. 그 후, 스텝 (86 내지 90) 이 반복된다.
측정된 표본 전류가 스텝 (90) 에서 범위 외에 존재한다고 결정되면, 결함 보고 스텝 (94) 에서, 제어기 (50) 는 워크스테이션 (68) 에 편차를 보고한다. 그 후, 전술한 바와 같이, 시스템 (70) 의 운영자는 교정 조치를 취한다. 이 조치는 후속 웨이퍼의 컨택 홀이 적합하게 에칭되도록, 예를 들어, 추가적 웨이퍼 (20) 에칭, 문제의 원인 및 성질을 결정하기 위한 진단 테스트, 및/또는 공정 파라미터 조절을 포함할 수 있다. 전술한 바와 같이, 만일 중합체막이 컨택 홀 바닥에서 발견되면, 전자총 (46) 이 막을 제거하기 위해 사용될 수 있다.
전술한 바람직한 실시형태는 특히 컨택 홀의 모니터링에 대해서 설명하였지만, 본 발명의 이론은 반도체 웨이퍼 제조 공정에서의 기타 형상 수치 (특히 중요한 수치) 의 측정 및 모니터링과 같은 다른 퀄러티 제어 작업에 적용될 수 있다. 본 발명의 방법은 이러한 형성물의 너비 및 형성물을 구성하는 층의 두께 양쪽 모두의 표시를 제공한다. 전술한 실시형태에서와 같이, 이들 방법은 금속 증착 이전 뿐만 아니라 컨택, 상호접속, 및 차단, 단락회로 및 다른 결함에 대한 금속 라인을 점검하기 위해 금속 증착 후에도 채택될 수 있다.
따라서, 전술한 바람직한 실시형태는 예시의 목적으로 인용되었으며, 본 발명은 전술한 바에 한정되지 않는다. 오히려, 본 발명의 범위는 종래에는 개시되지 않았던 전술한 설명에 따라서 이 기술분야의 당업자가 생각할 수 있는 변형 및 수정 뿐만 아니라, 전술한 다양한 특징들의 결합을 포함한다.

Claims (46)

  1. 비전도층을 통해 기판까지 컨택 개구를 에칭한 후, 반도체 기판 및 상기 기판 상에 형성되는 비전도층을 구비하는 웨이퍼를 수용하는 단계로서, 상기 컨택 개구는 웨이퍼 상의 테스트 영역의 사전 정의된 테스트 패턴에 배열되는 컨택 개구 어레이를 포함하는 단계;
    전자빔을 테스트 영역으로 지향시키는 단계;
    전자빔에 응답하여 기판을 통해 흐르는 표본 전류를 측정하는 단계; 및
    컨택 개구의 치수를 결정하기 위해 표본 전류를 분석하는 단계를 포함하는, 제조 테스트 방법.
  2. 제 1 항에 있어서,
    컨택 개구는 컨택 홀을 포함하는, 제조 테스트 방법.
  3. 제 1 항에 있어서,
    컨택 개구는 트렌치를 포함하는, 제조 테스트 방법.
  4. 제 1 항에 있어서,
    테스트 패턴의 사이즈는 10㎛ ×10㎛ 이상인, 제조 테스트 방법.
  5. 제 4 항에 있어서,
    테스트 패턴은 100 개 이상의 컨택 개구를 포함하는, 제조 테스트 방법.
  6. 제 4 항에 있어서,
    전자빔을 지향시키는 단계는 전자빔을 테스트 패턴 사이즈와 대략 동일한 영역에 포커싱하는 단계를 포함하는. 제조 테스트 방법.
  7. 제 1 항에 있어서,
    상기 웨이퍼를 수용하는 단계는, 컨택 개구 에칭에 이용된 비전도층을 덮는 포토레지스트층을 갖는 웨이퍼를 수용하는 단계를 포함하고,
    상기 표본 전류를 측정하는 단계는, 포토레지스트층 제거 전에 테스트 영역을 조사하면서 표본 전류를 결정하는 단계를 포함하는, 제조 테스트 방법.
  8. 제 7 항에 있어서,
    컨택 홀의 치수가 소정의 범위 이하인 것으로 그 표본 전류가 나타내면, 치수를 증가시키기 위해 포토레지스트층를 이용하여 비전도층을 추가적으로 에칭하는 단계를 포함하는, 제조 테스트 방법.
  9. 제 1 항에 있어서,
    상기 컨택 개구 어레이에 포함되지 않는 몇개 이상의 컨택 개구는 상기 웨이퍼 상의 복수의 초소형 전자회로에 속하고, 상기 초소형 전자회로는 스크라이브 라인에 의해 분리되며, 상기 테스트 영역은 상기 스크라이브 라인 중 하나에 위치되는, 제조 테스트 방법.
  10. 제 1 항에 있어서,
    테스트 영역은 웨이퍼 상의 상이한 위치에 있는 복수의 그러한 테스트 영역 중 하나이고, 상기 전자빔을 지향시키는 단계는 테스트 영역 중 2 개 이상의 영역 각각을 순차적으로 조사하기 위해 전자빔 및 웨이퍼 중의 적어도 하나를 위치시키는 단계를 포함하는, 제조 테스트 방법.
  11. 제 1 항에 있어서,
    상기 전자빔을 지향시키는 단계는, 상기 표본 전류를 측정하는 동안, 상기 테스트 영역을 예비대전하기 위해 예비대전 기간 동안에 상기 전자빔을 동작시키는 단계, 및 상기 예비대전 기간 후의 테스트 기간 동안에 상기 전자빔을 동작시키면서 상기 표본 전류를 측정하는 단계를 포함하는, 제조 테스트 방법.
  12. 제 11 항에 있어서,
    상기 예비대전 기간 동안 전자빔을 동작시키는 단계는 음전하를 상기 테스트 영역 표면에 인가하는 단계를 포함하는, 제조 테스트 방법.
  13. 제 12 항에 있어서,
    상기 테스트 기간 동안에 전자빔을 동작시키는 단계는, 기판의 양의 충전 도메인에 전자빔 에너지를 세팅하는 단계를 포함하는, 제조 테스트 방법.
  14. 제 1 항에 있어서,
    상기 표본 전류를 측정하는 단계는, 상기 테스트 영역에 인접한 웨이퍼에 고정되는 전도성 컨택 패드를 접촉하는 단계, 및 상기 컨택 패드를 통해 흐르는 전류를 측정하는 단계를 포함하는, 제조 테스트 방법.
  15. 제 1 항에 있어서,
    상기 전자빔을 지향시키는 단계는 상기 테스트 영역을 조사하면서 전자빔을 펄싱하는 단계를 포함하고, 상기 표본 전류를 측정하는 단계는 웨이퍼와의 용량성 결합에 의해 전류를 측정하는 단계를 포함하는, 제조 테스트 방법.
  16. 제 1 항에 있어서,
    상기 표본 전류를 분석하는 단계는 상기 컨택 개구의 깊이와 너비 중 하나 이상을 산정하는 단계를 포함하는, 제조 테스트 방법.
  17. 제 1 항에 있어서,
    전자빔에 응답하여 상기 기판으로부터 방출되는 2차 전자 전류를 측정하는 단계, 및 상기 표본 전류와 함께 상기 2차 전자 전류를 분석하는 단계를 포함하는, 제조 테스트 방법.
  18. 제 1 항에 있어서,
    상기 표본 전류를 분석하는 단계는 컨택 개구 내의 잔류물을 검출하는 단계를 포함하고, 상기 잔류물을 제거하기 위해 전자빔으로 웨이퍼를 조사하는 단계를 포함하는, 제조 테스트 방법.
  19. 초소형 전자장치를 제조하는 방법으로서,
    웨이퍼 상의 비전도층을 통해 비전도체층이 형성되는 반도체 기판까지 컨택 개구를 에칭하는 단계로서, 상기 컨택 개구는 웨이퍼 상의 테스트 영역의 사전 정의된 테스트 패턴에 배열되는 컨택 개구 어레이를 포함하는 단계;
    상기 테스트 영역을 조사하기 위해 전자빔을 지향시키는 단계;
    상기 전자빔에 응답하여 상기 기판을 통해 흐르는 표본 전류를 측정하는 단계; 및
    상기 컨택 개구의 치수를 산정하기 위해 표본 전류를 분석하는 단계를 포함하는, 초소형 전자장치의 제조방법.
  20. 비전도층을 통해 기판까지 컨택 개구를 에칭한 후, 반도체 기판 및 상기 기판 상에 형성되는 비전도층을 구비하는 웨이퍼의 제조를 테스트하는 장치로서,
    사전 정의된 테스트 패턴에 배열되는 컨택 개구 어레이를 구비하는 웨이퍼 상의 테스트 영역을 조사하기 위해, 전자빔을 지향시키도록 구성되는 전자빔 공급원;
    상기 전자빔에 응답하여 상기 기판을 통해 흐르는 표본 전류를 측정하도록 결합되는 전류 측정 장치; 및
    측정된 표본 전류에 응답하여 상기 컨택 개구의 치수를 산정하도록 구성 제어기를 포함하는, 웨이퍼 제조 테스트 장치.
  21. 제 20 항에 있어서,
    상기 컨택 개구는 컨택 홀을 포함하는, 웨이퍼 제조 테스트 장치.
  22. 제 20 항에 있어서,
    상기 컨택 개구는 트렌치를 포함하는, 웨이퍼 제조 테스트 장치.
  23. 제 20 항에 있어서,
    상기 테스트 패턴의 사이즈는 10㎛×10㎛ 이상인, 웨이퍼 제조 테스트 장치.
  24. 제 23 항에 있어서,
    상기 테스트 패턴은 100 개 이상의 상기 컨택 개구를 포함하는, 웨이퍼 제조 테스트 장치.
  25. 제 23 항에 있어서,
    상기 전자빔 공급원은 전자 빔을 상기 테스트 패턴 사이즈와 대략 동일한 영역에 포커싱하도록 구성되는, 웨이퍼 제조 테스트 장치.
  26. 제 20 항에 있어서,
    상기 전류 측정 장치는, 웨이퍼로부터 포토레지스트층을 제거하기 전에, 전자빔이 상기 웨이퍼 상의 비전도층을 덮는, 컨택 개구 에칭에 이용되었던 포토레지스트층을 조사하는 동안에 표본 전류를 측정하도록 구성되는, 웨이퍼 제조 테스트 장치.
  27. 제 20 항에 있어서,
    상기 테스트 영역은 웨이퍼 상의 상이한 위치에 있는 복수의 그러한 테스트 영역 중 하나이고, 전자빔을 테스트 영역들 중 2 개 이상의 영역을 각각 순차적으로 조사하기 위해 전자빔 공급원과 웨이퍼 중 적어도 하나 이상을 위치시키도록 구성되는 포지셔닝 스테이지를 포함하는, 웨이퍼 제조 테스트 장치.
  28. 제 20 항에 있어서,
    상기 전자빔 공급원은 상기 테스트 영역을 예비대전하기 위해 예비대전 기간 동안 제 1 빔 에너지에서 동작하고, 상기 예비대전 기간 후의 테스트 기간 동안 제 2 빔 에너지에서 동작하도록 구성되며, 그 동안 상기 전류 측정 장치는 상기 표본 전류를 측정하는, 웨이퍼 제조 테스트 장치.
  29. 제 28 항에 있어서,
    상기 예비대전 기간 동안, 상기 전자빔이 음전하를 상기 테스트 영역 표면에 인가하는, 웨이퍼 제조 테스트 장치.
  30. 제 29 항에 있어서,
    상기 제 2 빔 에너지는 상기 기판의 양의 충전 도메인에 존재하도록 선택되는, 웨이퍼 제조 테스트 장치.
  31. 제 20 항에 있어서,
    상기 전류 측정 장치는 상기 테스트 영역에 인접한 상기 웨이퍼에 고정되는 전도성 컨택 패드를 접촉하도록 결합되어, 상기 컨택 패드를 통해 흐르는 전류를 측정하는, 웨이퍼 제조 테스트 장치.
  32. 제 20 항에 있어서,
    상기 전자빔 공급원은 펄스 공급원을 포함하고, 상기 전류 측정 장치는 상기 웨이퍼와의 용량성 커플링에 의해 전류를 측정하는, 웨이퍼 제조 테스트 장치.
  33. 제 20 항에 있어서,
    상기 제어기는 측정된 표본 전류에 응답하여 컨택 개구의 깊이와 너비 중 하나 이상을 산정하도록 구성되는, 웨이퍼 제조 테스트 장치.
  34. 제 20 항에 있어서,
    상기 전자빔에 응답하여 상기 기판으로부터 방출되는 2차 전자 전류를 측정하도록 구성되는 2차 전자 검출기를 포함하고, 상기 제어기는 상기 표본 전류와 함께 2차 전자 전류를 분석하도록 더 구성되는, 웨이퍼 제조 테스트 장치.
  35. 제 20 항에 있어서,
    상기 제어기는 상기 표본 전류에 기초하여 컨택 개구 내의 잔여물을 검출하도록 더 구성되고, 상기 전자빔 공급원은 상기 잔여물을 제거하기 위해 전자빔을 사용하여 웨이퍼를 조사하도록 구성되는, 웨이퍼 제조 테스트 장치.
  36. 반도체 기판; 및
    상기 기판 상에 형성되며, 상기 기판까지 에칭된 복수의 컨택 개구를 갖는 비전도층을 구비하되,
    상기 컨택 개구는 웨이퍼 테스트 영역의 사전 정의된 테스트 패턴에서 배열되는 컨택 개구 어레이를 구비하는, 반도체 웨이퍼.
  37. 제 36 항에 있어서,
    상기 컨택 개구 어레이에 포함되지 않는 몇개 이상의 컨택 개구는 상기 웨이퍼 상의 복수의 초소형 전자회로에 속하고, 상기 초소형 전자회로는 스크라이브 라인에 의해 분리되며, 상기 테스트 영역은 상기 스크라이브 라인 중 하나에 위치되는, 반도체 웨이퍼.
  38. 제 36 항에 있어서,
    상기 컨택 개구는 컨택 홀을 포함하는, 반도체 웨이퍼.
  39. 제 36 항에 있어서,
    상기 컨택 개구는 트렌치를 포함하는, 반도체 웨이퍼.
  40. 제 36 항에 있어서,
    상기 테스트 패턴의 사이즈는 10㎛×10㎛ 이상인, 반도체 웨이퍼.
  41. 제 36 항에 있어서,
    상기 테스트 패턴은 100 개 이상의 상기 컨택 개구를 포함하는, 반도체 웨이퍼.
  42. 제 36 항에 있어서,
    상기 웨이퍼에서 발생되는 표본 전류를 수용하기 위해, 상기 테스트 영역에 인접한 상기 기판에 고정되는 전도성 컨택 패드를 포함하는, 반도체 웨이퍼.
  43. 초소형 전자장치를 제조하기 위한 클러스터 툴로서,
    반도체 기판 및 기판 상에 형성되는 비전도층을 구비하는 웨이퍼를 에칭하여, 상기 비전도층을 통해 상기 기판까지 상기 웨이퍼의 사전 정의된 테스트 영역에 배열되는 컨택 개구 어레이를 포함하는 컨택 개구를 제조하도록 구성되는, 에칭 스테이션;
    상기 웨이퍼 상의 테스트 영역을 조사하기 위해 전자빔을 지향시키도록 구성되는 전자빔 공급원, 및 상기 전자빔에 응답하여 상기 기판을 통해 흐르는 표본 전류를 측정하기 위해 결합되는 전류 측정 장치를 구비하는 테스팅 스테이션; 및
    측정된 표본 전류에 기초하여 상기 컨택 개구의 치수를 산정하고, 그 산정된 치수에 대응하여 에칭 툴의 동작 파라미터를 조절하도록 구성되는 제어기를 포함하는, 클러스터 툴.
  44. 제 43 항에 있어서,
    상기 웨이퍼를 진공으로 유지하면서 상기 에칭 툴로부터 상기 테스팅 툴로 이송하도록 구성되는 로봇을 포함하는, 클러스터 툴.
  45. 제 43 항에 있어서,
    컨택 홀의 치수가 소정의 범위 이하인 것으로 그 표본 전류가 나타내면, 상기 제어기는 치수를 증가시키기 위해 비전도층을 상기 웨이퍼를 상기 에칭 스테이션으로 복귀시켜 추가적으로 에칭하도록 구성되는, 클러스터 툴.
  46. 제 43 항에 있어서,
    상기 제어기는 상기 표본 전류에 기초하여 상기 컨택 개구 내의 잔류물을 검출하도록 더 구성되고, 상기 전자빔 공급원은 상기 잔류물을 제거하기 위해 전자 빔으로 상기 웨이퍼를 조사하도록 구성되는, 클러스터 툴.
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