KR20050009165A - 질화물 반도체 레이저 소자 및 그 제조 방법 - Google Patents

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Abstract

접촉 저항이 저감된 대향 전극 구조의 질화물 반도체 소자, 및 그 제조 방법을 제공하는 것을 본 발명의 목적으로 한다. 제1 주면과 제2 주면을 갖는 질화물 반도체 기판과, 이 질화물 반도체 기판의 제1 주면 위에 적층된 질화물 반도체층과, 이 질화물 반도체층에 형성된 릿지 형상의 스트라이프와, 상기 릿지 형상의 스트라이프 길이 방향에 대하여 수직인 방향으로 광 도파로를 구성하는 공진면을 갖는 질화물 반도체 레이저 소자에 있어서, 상기 질화물 반도체 기판에는, 결정 성장면이 (0001)면으로 이루어지는 제1 영역과, 적어도 제1 영역과는 상이한 결정 성장면을 갖는 제2 영역을 구비하고 있고, 상기 제2 주면의 제2 영역에는 오목부홈을 형성하고 있다. 상기 질화물 반도체 기판의 제1 주면의 상부에 릿지 형상의 스트라이프를 갖는다.

Description

질화물 반도체 레이저 소자 및 그 제조 방법{NITRIDE SEMICONDUCTOR LASER DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 질화물 반도체(InaAlbGa1-a-bN, 0≤a, 0≤b, a+b≤1)로 이루어지는 질화물 레이저 소자에 관한 것으로, 특히 벽개(cleavage)에 의한 공진면의 형성을 재현성 높게 행하여, 수명 특성 및 양산성에 우수한 질화물 반도체 레이저 소자에 관한 것이다.
최근, 질화물 반도체 레이저 소자는, 소형, 경량, 고신뢰성 및 고출력화가 기대되고 있고, DVD 등의 광 디스크 용도의 광원이나 의료기기 등의 광원으로서 이용되고 있다. 이러한 질화물 반도체 레이저 소자에 관한 여러가지 연구 개발이 행하여지고 있다.
예를 들면, 실용 가능한 레이저 소자로서, 사파이어 기판의 상부에, 선택 성장된 GaN로 이루어지는 질화물 반도체 기판의 위에, 레이저 소자 구조를 형성하는 질화물 반도체층을 복수 적층하고, 사파이어 기판을 제거하고, 벽개에 의해 공진면을 형성하는 것에 의해, 실온에서의 연속 발진 1만 시간 초과가 가능하게 하는 질화물 반도체 레이저 소자의 보고가 있다(비특허 문헌1 참조). 이 질화물 반도체 레이저 소자는, p-GaN로 이루어지는 p측 컨택트층으로부터 p-Al0.14Ga0.86N/GaN의 초격자 구조로 이루어지는 p측 클래드층까지 부분적으로 에칭하여 형성된 릿지 형상의 스트라이프를 갖고, 이 스트라이프 상부에 p 전극이 형성되고, 벽개에 의해 공진면을 형성하여 이루어지는 소자이다.
<비특허 문헌1>
Jpn.J.Appl.Phys.Vol.37(1998) pp.L309-L312, Part2, No.3B, 15 March 1998
그러나, 상기에 설명하는 레이저 소자로서는 재현성 높게 벽개할 수 없는 것이나, 수명 특성이 좋지 않은, 즉 열의 방산이 충분하지 않기 때문에 열화한다고 생각되는 결점이 웨이퍼 내에서 다수, 발생하는 경우가 있다. 이 원인으로서는, 가령, 질화물 반도체 레이저와는 상이한 재료로 이루어지는 이종 기판을 제거했다고 해도, 질화물 반도체 기판과, 그 위에 성장시키는 질화물 반도체와는 벽개면이 완전하게 일치하지 않기 때문에, 공진면을 벽개에 의해 형성할 때의 충격에 의해, 릿지 형상의 스트라이프의 최상층에 깍임이나 분쇄가 발생한다고 생각된다. 상기 릿지의 폭은 질화물 반도체 레이저 소자의 칩 사이즈와 비교하여 작기 때문에 그릿지에 손상이 집중하기 쉽고, 또한 벽개 시에는 깍임 등이 보이지 않더라도, 레이저 장치로서 발진시킴으로써 릿지의 열화가 진행하여, 장시간의 연속 발진을 할 수 없다는 문제가 있었다.
또한, p 전극과 n 전극을 웨이퍼의 동일면 위에 형성하면, 칩 사이즈가 커지지만, n 전극을 질화물 반도체 기판의 이면측에 형성한 대향 전극 구조의 레이저 소자라고 하면 칩 사이즈를 작게 할 수가 있어, 웨이퍼 내에서의 칩의 형성 수가 대폭 증가한다. 그러나, 아직까지 기판의 이면측에 양호한 오믹 특성을 나타내는 n 전극을 형성하는 질화물 반도체 레이저 소자는 실용화되어 있지 않다.
따라서, 본 발명의 목적은, 공진면을 벽개에 의해 형성해도 릿지의 깍임 등이 발생하지 않는, 신뢰성이 높고 수명 특성이 양호한 질화물 반도체 레이저 소자를 제공하는 것이다.
도 1은 본 발명의 일 실시 형태에 따른 질화물 반도체 레이저 소자의 일부분을 도시하는 모식적 사시도.
도 2는 본 발명의 일 실시 형태에 따른 질화물 반도체 레이저 소자의 모식적 사시도.
도 3은 본 발명의 일 실시 형태에 따른 질화물 반도체 기판의 모식적 단면도.
도 4는 본 발명의 일 실시 형태에 따른 웨이퍼의 상면도.
도 5는 본 발명의 일 실시 형태에 따른 질화물 반도체 레이저 소자의 단부면 사진.
도 6은 비교 실험에 있어서의 질화물 반도체 레이저 소자의 단부면 사진.
도 7의 (a)∼도 7의 (e)는 본 발명의 일 실시 형태에 따른 질화물 반도체 레이저 소자의 제조 공정도.
도 8은 본 발명의 제조 공정에 의해 얻어지는 질화물 반도체 레이저 소자의 모식적 사시도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 질화물 반도체 기판
200 : 질화물 반도체층
300 : 절연성의 보호막
301 : p 전극
302 : 보호막
303 : p 패드 전극
401 : n 전극
즉, 본 발명의 목적은, 하기 (1)∼(5)의 구성에 의해 달성할 수 있다.
(1) 제1 주면과 제2 주면을 갖는 질화물 반도체 기판과, 이 질화물 반도체 기판의 제1 주면 위에 적층된 질화물 반도체층과, 이 질화물 반도체층에 형성된 릿지 형상의 스트라이프를 갖고, 상기 릿지 형상의 스트라이프 길이 방향에 대하여 수직인 방향으로 광 도파로를 구성하는 공진면을 갖는 질화물 반도체 레이저 소자로서,
상기 질화물 반도체 기판에는, 결정 성장면이 (0001)면으로 이루어지는 제1 영역과, 적어도 제1 영역과는 상이한 결정 성장면을 갖는 제2 영역을 구비하고 있고, 상기 제1 주면 및/또는 제2 주면의 제2 영역에는 오목부홈을 형성하고 있는 것을 특징으로 하는 질화물 반도체 레이저 소자.
(2) 상기 질화물 반도체 기판의 제1 주면의 상부에 릿지 형상의 스트라이프를 갖는 것을 특징으로 하는 상기 (1)에 기재된 질화물 반도체 레이저 소자.
(3) 상기 제1 영역과 제2 영역은 교대로 스트라이프 형성되어 있는 것을 특징으로 하는 (1) 또는 (2)에 기재된 질화물 반도체 레이저 소자.
(4) 상기 질화물 반도체 기판의 결정 성장면을 구형(矩形)으로 하고, 그 질화물 반도체 기판의 제2 주면에 형성되는 상기 오목부홈은, 상기 구형을 형성하는 네 구석 중에서 적어도 일 개소에 형성되어 있는 것을 특징으로 하는 상기 (1)에 기재된 질화물 반도체 레이저 소자.
(5) 상기 제1 영역은, 제2 영역보다 전위가 적은 것을 특징으로 하는 (1)에 기재된 질화물 반도체 레이저 소자.
또한 본 발명의 목적은, 하기 (6)∼(7)의 구성에 의해 달성할 수 있다.
(6) 제1 주면과 제2 주면을 갖는 질화물 반도체 기판과, 이 질화물 반도체 기판의 제1 주면 위에 적층된 질화물 반도체층과, 이 질화물 반도체층에 형성된 릿지 형상의 스트라이프를 갖고, 상기 릿지 형상의 스트라이프 길이 방향에 대하여 수직인 방향으로 공진면을 갖는 질화물 반도체 레이저 소자로서,
상기 질화물 반도체 기판의 제2 주면에는, 결정 성장면이 (000-1)면으로 이루어지는 제1 영역과, 적어도 제1 영역과는 상이한 결정 성장면을 갖는 제2 영역을 구비하고 있고, 상기 제2 주면에는 전극을 형성하고 있는 것을 특징으로 하는 질화물 반도체 레이저 소자.
(7) 상기 제2 주면의 상기 제2 영역은, 결정 성장면이 (0001)면으로 이루어지는 영역을 갖는 것을 특징으로 하는 (6)에 기재된 질화물 반도체 레이저 소자.
(8) 상기 질화물 반도체 기판의 제1 주면과 제2 주면은 서로 대향하고, 상기 제1 주면에서의 제1 영역의 하부에는 제2 주면에서의 제1 영역이 있는 것을 특징으로 하는 (1) 또는 (6)에 기재된 질화물 반도체 레이저 소자.
즉, 본 발명은, 질화물 반도체 기판을 이용하여, 해당 기판에 발생하는 응력이나 왜곡을 해소하기 위해서 부분적으로 결정 성장면을 상이한 면으로 하고 있다. 구체적으로는 상기 질화물 반도체 기판 내에는 제1 주면과 제2 주면을 갖고, 해당 제1 주면을 (0001)면으로 하고, 또한 제2 주면을 (0001)면과는 상이한 결정 성장면으로 한다. 제2 주면은 (000-1)면이나 (11-20)면, (10-15)면, (10-14)면, (11-24)면 등이다. 또한 제2 주면에는 적어도 2 이상의 서로 다른 결정 성장면을 갖고, 제1 영역을 (000-1)면이라고 하면, 제2 영역은 (0001)면 등이 된다.
이러한 질화물 반도체 기판이면, 제1 영역 내에는 해당 제1 영역 내에서 발생한 응력이나 왜곡으로부터만 영향을 받고, 인접하는 제2 영역 내에서 발생한 응력이나 왜곡으로부터의 영향은 받지 않는다. 그 때문에, 제1 영역의 상부에 릿지 형상의 스트라이프를 갖는 질화물 반도체 레이저 소자는, 릿지 내에 부가된 이러한 응력을 억제하고 있어, 벽개 시에 있어서의 손상에 견디는 것이 가능하다.
상기 제1 영역과 제2 영역은 교대로 스트라이프 형성되어 있으면, 질화물 반도체 기판 내에 응력을 완화시키는 작용을 하기 때문에, 해당 기판 위에 응력 완화층을 형성하지 않고 질화물 반도체 소자를 막두께 5㎛ 이상으로 적층하는 것이 가능하게 된다. 제1 영역은 폭 100㎛ 이상이고, 제2 영역은 폭 1㎛ 이상으로 한다. 제1 영역은 적어도 (0001)면을 갖고, 제2 영역은 (000-1)면인 것이 응력 완화에는 바람직하다. 여기서, 제1 영역은 (0001)면 외에 (11-20)면 등을 갖는 것이어도 된다.
또한, 오목부홈을 질화물 반도체 기판의 표면 및/또는 이면에 형성함으로써, FFP(Far Field Pattern)의 리플 발생을 억제하는 효과를 갖는다. 그 때문에 레이저광의 빔 형상이 개선되어, 광 디스크나 광 픽업 등의 용도를 실현할 수 있다. 또한, 오목부홈을 질화물 반도체 기판의 이면에 형성함으로써, 상기 기판의 이면에 형성한 n 전극의 박리 방지 효과가 있다.
릿지 형상의 스트라이프를 갖는 질화물 반도체 레이저 소자의 특성은, 질화물 반도체의 결정성에 의존한다. 특히, 릿지 부분은 질화물 반도체의 결정성에 현저하게 영향을 받는다. 예를 들면, 질화물 반도체의 벽개 시에 릿지 부분에 깨짐 등이 존재하면, 연속 발진 시에 그 깨짐으로부터의 열화가 급속히 진행하여, 장시간의 연속 발진이 가능한 레이저 소자를 실현하는 것은 곤란하다. 본 발명은, 각 영역 내에서만 응력을 갖고 있기 때문에, 벽개 시에는, 벽개 방향과는 상이한 방향으로 질화물 반도체 결정이 깨어지는 것을 억제할 수 있다. 또 제2 주면 내에 오목부홈을 형성함으로써, 해당 제2 주면에 n 전극을 형성하는 것이 용이하게 된다. 또한 오목부홈을 형성함으로써, 공진면에 단부면 보호막이나 미러를 형성하는 것이 용이하게 된다.
또한, 상기 질화물 반도체란, Ⅲ족 원소인 B, Ga, Al, In 등과 질소와의 화합물인 GaN, AlN, 그 외에 3원이나 4원의 혼정 화합물이다. 더욱, n형 불순물이나 p형 불순물을 도핑한 것을 포함한다. 해당 질화물 반도체의 결정 구조를 GaN을 일례로서 설명한다. 상기 질화물 반도체 기판의 표면에 오프각을 형성하거나, 에칭 등으로 연삭함으로써 해당 표면에 새롭게 노출한 면을 형성해도 된다.
상기 오프각이 0.02° 이상 90° 이하인 것을 특징으로 한다.
상기 질화물 반도체 기판은, 2축 결정법에 의한 (0002) 회절 X선 로킹커브의 반값 폭(Full Width at Half Maximun)이 2분 이하, 바람직하게는 1분 이하인 것을 특징으로 한다. 그 이유로서는, 관통 전위 등이 적은 저결함인 질화물 반도체를 기판으로 하고, 그 기판 위에 활성층 또는 발광층을 갖는 질화물 반도체를 성장시킴으로써 고출력 레이저 소자나 고휘도 LED 등을 실현할 수 있기 때문이다.
상기 질화물 반도체 기판의 제2 주면에는 전극이 형성되어 있는 것이 바람직하다. 이 전극은, 적어도 Ti, Ni, Au, Pt, Al, Pd, W, Rh, Ag, Mo, V, Hf로 이루어지는 군 중에서 선택되는 적어도 1개를 갖는다. 또한 해당 전극은 n 전극인 것이 바람직하다. 해당 전극은 다층 구조이고, 질화물 반도체와 접하는 제1 층은 Ti, W, Mo, V, Hf로 이루어지는 군 중에서 선택되는 적어도 1개이다. 대향 전극 구조의 질화물 반도체 소자에 있어서는, 질화물 반도체 내에서는 세로 방향으로만 전류가 흐르기 때문에, 대전류를 투입하는 것이 가능하게 되지만, 질화물 반도체와 전극과의 계면에서의 열화나 오믹 특성 등이 새로운 과제로 된다. 그래서, 본 발명에서는, 전극을 다층 구조로 하여 질화물 반도체의 (000-1)면 및/또는 (000-1)면이외와의 오믹 특성 등에 우수한 전극으로서 상기 Ti, W, Mo, V, Hf 등을 이용한다. 또한 그러한 구성에 의해 다층 구조의 최상층은 Pt 또는 Au 이기 때문에 전극으로부터의 방열성을 향상시키는 것이 가능하게 되어 바람직하다.
또한 본 발명의 목적은, 하기 (9), (10)의 구성에 의해 달성할 수 있다.
(9) 제1 주면과 제2 주면을 갖는 질화물 반도체 기판과, 이 질화물 반도체 기판의 제1 주면 위에 적층된 질화물 반도체층과, 이 질화물 반도체층에 형성된 릿지 형상의 스트라이프를 갖고, 상기 릿지 형상의 스트라이프 길이 방향에 대하여 수직인 방향으로 공진면을 갖는 질화물 반도체 레이저 소자의 제조 방법으로서, 상기 질화물 반도체 기판을 바 형상으로 분할하는 공정은, 상기 제1 주면, 및/또는 제2 주면에 오목부홈을 형성하는 공정과, 브레이킹 공정을 구비하는 것을 특징으로 하는 질화물 반도체 레이저 소자의 제조 방법.
(10) 상기 오목부홈은, 포인트 스크라이빙, 레이저 스크라이빙, RIE 중에서 선택되는 방법을 이용하여 형성되는 것을 특징으로 하는 (9)에 기재된 질화물 반도체 레이저 소자의 제조 방법.
본 발명의 질화물 반도체 레이저 소자는, 제1 주면과 제2 주면을 갖는 질화물 반도체 기판과, 이 질화물 반도체 기판의 제1 주면 위에 적층된 질화물 반도체층과, 이 질화물 반도체층에 형성된 릿지 형상의 스트라이프를 갖고, 상기 릿지 형상의 스트라이프 길이 방향에 대하여 수직인 방향으로 공진면을 갖는 질화물 반도체 레이저 소자로서, 상기 질화물 반도체 기판에는, 결정 성장면이 (0001)면으로 이루어지는 제1 영역과, 적어도 제1 영역과는 상이한 결정 성장면을 갖는 제2 영역을 구비하고 있고, 상기 제1 주면, 및/또는 제2 주면의 제2 영역에는 오목부홈을 형성하고 있다. 상기 공진면에서 광 도파로를 구성하고 있다. 제1 주면과 제2 주면을 갖는 질화물 반도체 기판에 있어서, 제1 주면을 질화물 반도체층을 적층하는 성장면이라고 하면, 제2 주면은 전극, 바람직하게는 n 전극을 형성하는 면이 된다. 또한 제1 주면과 제2 주면은 서로 대향하고 있고, 예를 들면 제1 주면에서의 제1 영역은 제2 주면에서의 제1 영역과 거의 대향한 위치에 있다. 이것은 제2 영역에 대해서도 마찬가지이다.
또한 상기 질화물 반도체 기판(101)의 제1 주면의 상부에는 릿지 형상의 스트라이프를 갖는다. 해당 릿지 형상의 스트라이프는, 광 도파로를 형성한다. 또한 상기 제1 주면에서, 제1 영역의 상부에 릿지 형상의 스트라이프를 갖는 것이 바람직하다. 여기서 릿지 형상의 스트라이프 측면에는 절연막(300)을 구비함으로써 광 가둠 효과나 전류 누설 방지 효과를 발휘한다. 또한 릿지 형상의 스트라이프의 최상층에는 p 전극(301)을 갖는다. 또한 p 전극에 전기적으로 접속하여 형성된 p 패드 전극(303)을 갖는다.
상기 질화물 반도체 기판은 제2 주면측에 n 전극(401)을 형성함으로써 대향 전극 구조의 질화물 반도체 레이저 소자를 실현할 수 있다. 해당 질화물 반도체 기판의 제1 영역은 전위 밀도(dislocation density)가 1×106/㎠ 이하, 바람직하게는 1×105/㎠ 이하이다. 이 저전위 영역의 상부에 릿지를 형성하여 광 도파로로 함으로써 수명 특성을 향상시킬 수 있다.
상기 질화물 반도체 기판의 제2 주면에는 n 전극과의 접촉면에 요철 형상을 형성할 수도 있다. 또한, 해당 요철 형상을 테이퍼 형상으로 함으로써 요철 단차 측면인 경사면을 노출시킬 수 있다. 상기 경사면이란 예를 들면 (000-1)면 이외의 면을 의미하기 때문에 그 면 지수 등은 1면에 지정되지 않고, (10-15), (10-14), (11-24)면 등이어도 된다. 또한 요철 형상의 깊이도 특별히 지정되지 않는다. 또한, (000-1)면 이외의 경사면의 총면적은, n 극성을 나타내는 면에서의 표면적의 0.5% 이상인 것이 바람직하다. 상기 0.5% 미만이면, 접촉 저항이 높게 되어 오믹 특성을 나타내지 않는다.
상기 질화물 반도체 기판에는 제1 영역, 그 밖의 결정 성장면으로서 제2 영역을 갖고, 제1 영역에 대하여 제2 영역은 극성이 반전하여 있는 것이 바람직하다. 이는 질화물 반도체 기판에 발생하는 응력을 완화할 수 있기 때문이다. 예를 들면, 제1 영역을 (0001)면이라고 하면, 제2 영역은 (000-1)면으로 된다. 따라서, 상기 질화물 반도체 기판에 있어서, 제1 주면과 제2 면이 대향면을 형성하고 있으면, 제1 주면에서의 제1 영역은 (0001)면이고, 극성이 반전되어 있는 제2 영역은 (000-1)면으로 되거나, 또는 제2 주면에서의 제1 영역은 (000-1)면이고, 제2 영역은 (0001)면으로 된다.
상기 질화물 반도체 기판에 있어서, 제1 영역과 제2 영역은 교대로 스트라이프 형성되어 있는 것이 바람직하다. 제1 영역이 (0001)면이고, 제2 영역을 (000-1)면이라고 하면, 제1 주면 위에 있어서 극성이 서로 다른 영역이 존재한다. 이러한 기판의 표면을 웨트 에칭, 드라이 에칭, 또는 CMP(chemical mechanicalpolishing) 처리를 실시함으로써, 면 위에 요철을 형성할 수 있다. 그 이유는, 각 극성에 따라서 에칭 레이트가 서로 다르기 때문이다. 이것은 제1 주면이더라도, 제2 주면이더라도 마찬가지이다. 상기 질화물 반도체 기판의 제1 주면과 제2 면이 대향면을 형성하고 있으면, 제1 면과는 반대로, 제2 주면에서의 제1 영역은 (000-1)면이고, 제2 영역은 (0001)면으로 된다. 이러한 구성의 질화물 반도체 기판의 제2 주면측부터 에칭을 행하면, 에칭 레이트의 차이 때문에, 제2 영역을 볼록부, 제1 영역을 오목부로 하는 요철이 형성된다.
또한 상기 제1 영역과 제2 영역은 교대로 스트라이프 형성되어 있으면, 질화물 반도체 기판 내에 응력을 완화시키는 작용을 한다고 생각된다. 제1 영역과 제2 영역은 극성이 서로 다르기 때문에, 동일면에서 균일하게 응력이 발생하는 것은 아니고, 각 영역 내에서 응력이 분단되어 있다. 그 때문에, 해당 기판 위에 적층된 질화물 반도체층에 응력 완화층을 형성하지 않고 질화물 반도체 소자를 막두께 5㎛ 이상으로 성장하는 것이 가능하게 된다. 질화물 반도체 레이저 소자에 있어서의 릿지 형상의 스트라이프는 (0001)면 위에 형성되는 것이 바람직하고, 상기 기판의 제1 주면 위에 질화물 반도체 레이저 소자를 형성하기 위해서는, 해당 제1 주면에서의 (0001)면의 스트라이프 폭은 50㎛ 이상으로 한다. 또한 해당 제1 주면에서의 제1 영역을 (0001)면, 제2 영역을 (000-1)면으로 하면, 상기 제1 영역의 스트라이프 폭은 100㎛ 이상, 바람직하게는 200㎛ 이상, 보다 바람직하게는 300㎛ 이상으로 한다. 또한 제2 영역의 스트라이프 폭은 1㎛ 이상 40㎛ 이하, 바람직하게는 10㎛ 이상 30㎛ 이하로 한다. 이것은 질화물 반도체 기판의 사이즈에 의해서 한정되는것이 아니다. 또한 질화물 반도체 기판의 외주 형상은 특별히 한정되지 않고, 웨이퍼 형상이거나, 구(矩)형상 등이어도 된다.
또한, 상기 질화물 반도체 기판에 있어서 상기 제1 영역과 제2 영역이 상기 범위의 스트라이프 폭으로 교대로 형성되어 있고, 또한 스트라이프 폭의 비(제1 영역/ 제2 영역)를 5 이상, 더 바람직하게는 10 이상으로 한다. 이에 따라 질화물 반도체 레이저 소자의 공진면을 벽개로 형성하는 경우에도, 벽개를 용이하게 재현성 양호하게 행할 수 있고, 또한 공진면을 크랙의 발생을 억제한 경면으로 할 수 있다.
상기 질화물 반도체 기판의 막두께는 50㎛ 이상 500㎛ 이하이고, 바람직하게는 200㎛ 이하이고, 더 바람직하게는 50㎛ 이상 150㎛ 이하로 한다. 이 범위이면, 질화물 반도체 레이저 소자를 형성한 후의 벽개를 양호한 재현성으로 행할 수 있다. 또 질화물 반도체 기판의 막두께가 50㎛ 미만이면, 디바이스 공정에서의 핸들링이 곤란하게 된다.
상기 질화물 반도체 기판에서, Si, O, Ge, C 등의 불순물 농도(캐리어 농도)는 1×1018㎝-3이상으로 한다. 바람직하게는 5×1018㎝-3이상 5×1020㎝-3이하이다. 이 범위의 불순물 농도(캐리어 농도)가 있으면, 제2 주면에 형성하는 전극이 오믹성을 나타낸다.
상기 질화물 반도체 기판은, 예를 들면 헬라이드 기상 성장법(이하, HVPE(Halide Vapor Phase Epitaxy) 법)에 의해 사파이어나 SiC, GaAs 등의 이종 기판 위에 질화물 반도체를 100㎛ 이상으로 후막 성장시키고, 그 후 이종 기판을 제거함으로써 형성한다. 여기서, 이종 기판을 제거한 면은 질화물 반도체의 (000-1)면이고, (000-1)면 이외의 경사면은 드라이 에칭이나 웨트 에칭, 케미컬 메카니컬 폴리시(이하, CMP라고 함)에 의해서 형성된다. 또한, 상기 질화물 반도체의 2축 결정법에 의한 (0002) 회절 X선 로킹커브의 반값 폭이 3분 이내, 더 바람직하게는 2분 이내인 결정성의 질화물 반도체라고 하면, 이종 기판을 제거하는 공정에서도, 질화물 반도체에 손상을 주기 어려워, 100㎛ 이상의 질화물 반도체를 양호한 결정성을 유지한 채로 얻을 수 있다. 그 후, 상기 질화물 반도체의 (0001)면 위에 신규한 질화물 반도체 소자를 제작한다.
상기 질화물 반도체 기판은, GaN, 또는 AlaGa1-aN(0.01≤a≤0.5)으로 나타내는 버퍼층을 개재하여 이종 기판 위에 형성되는 것이 바람직하다. 이것은 결정성을 향상시키기 위해서이다. 해당 버퍼층의 성장 온도로서는, 800℃ 이하의 저온 성장으로 한다. 이에 의해, 질화물 반도체 상의 전위나 피트의 발생을 저감시킬 수 있다. 유기 금속 기상 성장법(이하, MOCVD 법)으로 상기 이종 기판 위에 버퍼층을 성장시킨 후, 또한 ELO(Epitaxial Lateral Overgrowth)법에 의해 AlxGa1-xN(0≤X≤1)층을 성장시켜도 된다. 이 ELO 법이란, 질화물 반도체를 가로 방향 성장시킴으로써 관통 전위를 구부리고, 또는 해당 관통 전위끼리 수속시키는 것에 의해, 표면 상의 관통 전위를 저감시키고 결정성을 향상시키는 것이다. 질화물 반도체 기판 내에 제1 영역과 제2 영역을 형성하기 위해서는 상기 구성을 조합하는 것이 바람직하다.
질화물 반도체 레이저 소자의 웨이퍼 상태부터 칩화까지의 각 공정을 도 7, 도 8에 의해서 이하에 설명하지만, 본 발명은 이하에 한정되는 것은 아니다.
[실시 형태1]
(제1 공정)
우선, 질화물 반도체 기판(101)을 준비한다(도 7의 (a)). 질화물 반도체가 사파이어, GaAs 등의 이종 기판 위에 버퍼층을 개재하여 성장된다. 그 후, 상기 이종 기판을 연마, 전자파 조사(엑시머 레이저 조사 등), 또는 CMP 등에 의해 제거함으로써 질화물 반도체 기판(101)을 얻는다. 해당 질화물 반도체의 이종 기판의 제거면에는 n 극성을 나타내는 면이 노출된다. 이 n 극성면에는, 이종 기판을 연마나 엑시머 레이저 조사에 의해 제거함으로써 손상층이 형성되지만, CMP이나 드라이 에칭에 의해 이 손상층은 제거할 수 있다. 이 처리에 의해 손상층의 제거 외에, 질화물 반도체층의 두께, 면거칠기의 조정을 할 수 있다. 여기서 얻어지는 질화물 반도체 기판(101)은 막두께 0.2∼10 mm의 제1 주면과 제2 주면을 갖는다.
상기 이종 기판으로서는, 질화물 반도체를 에피택셜 성장시킬 수 있는 기판이면 되고, 크기나 두께 등은 특별히 한정되지 않는다. 이 이종 기판으로서는, C면, A면 중 어느 하나를 주면으로 하는 사파이어나 첨정석(MgAl2O4)과 같은 절연성 기판, 또한 탄화 규소(6H, 4H, 3C), 실리콘, ZnS, ZnO, GaAs, 다이아몬드, 및 질화물 반도체와 격자 접합하는 니오븀산리튬, 갈륨산네오디뮴 등의 산화물 기판을 들수 있다. 또한, 디바이스 가공을 할 수 있는 정도의 후막(수십 ㎛ 이상)이면 GaN, AlN 등 질화물 반도체 기판을 이용하는 것도 가능하다.
(제2 공정)
상기 질화물 반도체 기판(101) 상에 질화물 반도체층(200)을 성장시킨다(도 7의 (b)). 본 실시 형태에서는, 질화물 반도체층(200)은 상기 질화물 반도체 기판(101)의 제1 주면 위에 성장시키는 것으로 한다. 질화물 반도체층은 In을 함유하는 활성층을 갖는 분리 광 가둠형(SCH; separate confinement heterostructure) 구조를 형성한다. 활성층보다 대역 갭이 큰 광 가이드층으로 활성층의 양 사이드가 샌드위치되어 광 도파로를 구성하고 있다.
상기 질화물 반도체층(200)의 일 실시 형태로서는, 버퍼층(201), n측 컨택트층(202)으로서 n형 불순물 도핑 AlxGa1-xN(0≤x≤1), 크랙 방지층(203)으로서 n형 불순물 도핑 InGaN, n측 클래드층(204)으로서 n형 불순물 도핑 AlxGa1-xN(0≤x≤1)과 비도핑 AlxGa1-xN(0≤x≤1)으로 이루어지는 초격자 구조, n측 광 가이드층(205)으로서 AlxGa1-xN(0≤x≤1)를 n측 층으로서 성장시킨다. 상기 n측 클래드층(204)은 n형 불순물 도핑 AlxGa1-xN(0≤x≤1)으로 이루어지는 단일층으로 해도 된다. 상기 버퍼층(201), n측 컨택트층(202), 크랙 방지층(203)은 생략 가능하다. 상기 활성층으로서는, InxAlyGa1-x-yN(0<x≤1, 0≤y<1, 0<x+y≤1)으로 표현된다. Al 함유량을 높게 함으로써 자외 대역의 발광이 가능하게 된다. 또 장파장측의 발광도 가능하고 360㎚∼580 ㎚까지가 발광 가능하게 된다. 또, 활성층(206)을 양자 웰 구조로 형성하면 발광 효율이 향상된다. 이 양자 웰 구조는 단일 양자 웰 구조 또는 다중 양자 웰 구조이다. 발광층으로 되는 웰층에는 In을 포함하지만, 장벽층은 In을 포함하지 않아도 된다. 여기서, 웰층의 조성은 In의 혼정이 0<x≤0.5이다. 다음으로, p측 전자가둠층(207)으로서 p형 불순물 도핑 AlxGa1-xN(0≤x≤1), p측 광 가이드층(208)으로서 AlxGa1-xN(0≤x≤1), p측 클래드층(209)으로서 p형 불순물 도핑 AlxGa1-xN(0≤x≤1)과 비도핑 AlxGa1-xN(0≤x≤1)으로 이루어지는 초격자 구조로 이루어지는 p측 층을 성장시킴으로써 질화물 반도체층이 이루어진다.
여기서, 상기 n측 컨택트층(202)은 단일층, 또는 다층이다. 다층으로 성장시키기 위해서는, 초격자 구조로서는 제1 층인 AlxGa1-xN(0≤x≤1)와 제2 층인 AlyGa1-yN(0≤y≤1)와의 적층 구조로 한다. 또한, 제2 층은 도핑되지 않아도 된다. 상기 질화물 반도체 기판(101)을 n형 불순물 도핑하면, 상기 n측 컨택트층은 생략 가능하다.
상기 n형 불순물로서는 Si, Ge, Sn, S, O, Ti, Zr, Cd 등을 들 수 있고, 또한 p형 불순물로서는 Mg 외에 Be, Zn, Mn, Ca, Sr 등을 들 수 있다. 불순물의 농도는 5×1016/㎤ 이상 1×1021/㎤ 이하의 범위에서 도핑되는 것이 바람직하다. 불순물의 농도는 1×1021/㎤보다도 많으면, 질화물 반도체층의 결정성이 나쁘게 되어, 반대로 출력이 저하하는 경향이 있다.
이것은 변조 도핑인 경우도 마찬가지이다. 상기 질화물 반도체층은 유기 금속 화학 기상 성장(MOCVD)법이나, 헬라이드 기상 에피택셜 성장(HVPE)법, 분자선 에피택시(MBE)법 등의 기상 성장법을 이용하여 성장시킨다.
(제3 공정)
다음으로, 광 도파로 영역을 구성하기 위해서 릿지 형상의 스트라이프를 형성한다(도 7의 (c)). 상기 질화물 반도체층(200)의 최상층인 p측 컨택트층(210)의 표면에 SiO2로 이루어지는 보호막을 형성하고, RIE(반응성 이온 에칭)을 이용하여 에칭함으로써 릿지가 형성된다. 릿지의 스트라이프 폭은 1.0㎛∼50.0㎛으로 한다. 싱글 스폿의 레이저광으로 하는 경우, 릿지의 스트라이프 폭은 1.0㎛∼2.0㎛으로 하는 것이 바람직하다. 또한, 본 발명에서는 전류는 세로 방향으로 흐르기 때문에, 대전류를 투입하는 것이 가능하게 된다. 그래서 릿지 폭을 10㎛ 이상으로 할 수 있기 때문에, 150㎽ 이상의 출력이 가능하게 된다. 릿지 스트라이프의 높이(에칭의 깊이)는, p측 광 가이드층(208)을 노출하는 범위이면 된다. 대전류를 흘림으로써 릿지 이하에서는 전류가 급격히 가로 방향으로 넓어진다. 그 때문에, 릿지를 형성하기 위한 에칭 깊이는 p측 광 가이드층(208)까지 있는 것이 바람직하다.
릿지를 형성하는 에칭 수단으로서는, 웨트 에칭이나 드라이 에칭 등이 이용되지만, 제어가 용이한 드라이 에칭이 바람직하게 이용된다. 예를 들면 RIE(반응성 이온 에칭)와 같은 드라이 에칭을 이용할 수 있고, 이 경우, 질화물 반도체를 에칭하기 위해서는 다른 Ⅲ-V 족 화합물 반도체에서 자주 이용되고 있는 Cl2, CCl4,SiCl4와 같은 염소계의 가스나 화합물이 이용된다.
다음으로, 릿지 스트라이프 형성 후, 매립막(300)을 릿지의 양 사이드에 형성한다. 상기 매립막의 재료는 SiO2, 그 외에 Ti, Zr, V, Nb, Hf, Ta 등의 산화물이다. 그 후, 릿지 최상면인 p측 컨택트층(210) 상에 p 전극(301)을 형성한다. p 전극은 예를 들면 Ni/Au이다.
또한, 본 발명에 있어서, 상기한 바와 같은 폭이 좁은 릿지 형상의 스트라이프를 갖는 경우, p 전극 상에 형성되는 p 패드 전극(303)으로서는, 특별히 한정되지 않지만, 바람직하게는, 스트라이프 길이와 동일한 길이로, 보호막(302)과의 밀착성이 양호한 재료를 이용한다. 벽개 시의 p 패드 전극, p 전극의 박리를 방지할 수 있다.
(제4 공정)
다음으로, 상기 질화물 반도체 기판(1)의 이면인 (000-1)면에 단차를 형성하는 것에 의해 (000-1)면 이외의 경사면을 노출한다. 상기 질화물 반도체 기판(1)의 이면이란 제2 주면이다. 우선 (000-1)면에 RIE 등의 드라이 에칭으로 요철 단차를 형성한다. 여기서, 단차는 계면 단차 높이가 0.1㎛ 이상이고, 단차 형상은 테이퍼 형상이나 역테이퍼 형상이다. 또한, 상기 단차의 평면 형상의 패턴은 스트라이프형, 격자형, 섬 형상, 원 형상이나 다각 형상, 빗 형상, 메쉬 형상 중에서 선택되는 볼록부 및/또는 오목부를 갖는다. 예를 들면, 원 형상의 볼록부를 형성하면, 해당 원 형상 볼록부의 직경 폭은 5㎛ 이상으로 한다. 또한, 오목부홈부의폭은 적어도 3㎛ 이상이면 전극의 박리 등이 없어져서 바람직하다. (000-1)면 이외의 경사면을 노출하기 위해서는, 오프각을 0.2°∼90°의 범위에서 형성해도 된다. 여기서, 상기 질화물 반도체 기판(1)의 제2 주면에 형성하는 요철 단차는 생략해도 된다.
상기 질화물 반도체 기판에는 제1 주면, 해당 제1 주면에 대향한 제2 주면을 갖고, 결정 성장면이 서로 다른 제1 영역과 제2 영역을 갖는다. 제2 주면에서의 제1 영역을 (000-1)면으로 하면, 제2 영역은 (000-1)면 이외의 경사면으로서, (0001)면 등이다. 본 발명은, 릿지 형상의 스트라이프를 갖는 질화물 반도체 레이저 소자이기 때문에, 상기 제1 영역과 제2 영역은 교대로 스트라이프 형성되어 있는 것이 바람직하다. 단일 결정 성장면 위에 릿지 형상의 스트라이프를 형성함으로써 공진면에 걸리는 전위를 적게 할 수 있다. 또한 단차의 발생이 억제된 벽개면이 얻어지기 때문에, 신뢰성이 높은 질화물 반도체 레이저 소자로 할 수 있다.
그 후, 상기 질화물 반도체 기판(1)의 이면에 n 전극(401)을 CVD나 스퍼터, 증착 등으로 형성한다. n 전극의 막두께로서는 10000Å 이하, 바람직하게는 6000Å 이하로 한다. n 전극을 다층 구조로 하는 경우에는, 제1 층을 Ti 또는 Mo라고 하면, 해당 제1 층의 막두께는 100Å 이하로 한다. 또한 제1 층을 W라고 하면, 300Å 이하로 하는 것이 양호한 오믹 특성을 얻을 수 있어서 바람직하다. 그 외에는 제1 층을 V로 할 수도 있다. 상기 질화물 반도체 기판의 제2 주면에 형성하는 e 전극을 다층 구조로 하는 경우에는, 제1 층을 V라고 하면, 내열성이 향상되기 때문에 바람직하다. 여기서, V의 막두께는 50Å 이상 300Å 이하, 바람직하게는 70Å 이상 200Å으로 함으로써 양호한 오믹 특성을 얻을 수 있다.
상기 n 전극이 Ti/Al 이면, 해당 n 전극의 총 막두께는 10000Å 이하이고, 예를 들면 막두께는 100Å/5000Å으로 된다. 또한 n 전극으로서는 질화물 반도체측부터 Ti/Pt/Au의 순으로 적층하면, 막두께는 60Å/1000Å/3000Å이다. 그 밖의 n 전극으로서는 질화물 반도체측부터 Ti/Mo/Pt/Au의 순으로 하면, 이들 층의 두께는 예를 들면 Ti(60Å)/Mo(1000Å)/Pt(1000Å)/Au(3000Å)으로 된다. n 전극이 Ti/Hf/Pt/Au이면, 이들 층의 두께는 예를 들면 Ti(60Å)/Hf(60Å)/Pt(1000Å)/Au(3000Å)으로 되고, Ti/Mo/Ti/Pt/Au이면, Ti(60Å)/Mo(5000Å)/Ti(500Å)/Pt(1000Å)/Au(2100Å)의 순으로 적층할 수 있다. 또는 W/Pt/Au, W/Al/W/Au 등이면 상기 특성을 나타낸다. 그 밖의 n 전극으로서는, 질화물 반도체측부터 Hf/Al, Ti/W/Pt/Au, Ti/Pd/Pt/Au, Pd/Pt/Au, Ti/W/Ti/Pt/Au, Mo/Pt/Au, Mo/Ti/Pt/Au, W/Pt/Au, V/Pt/Au, V/Mo/Pt/Au, V/W/Pt/Au, Cr/Pt/Au, Cr/Mo/Pt/Au, Cr/W/Pt/Au 등이 있다. 또한 n 전극을 형성한 후, 300℃ 이상에서 어닐링해도 된다.
상기 n 전극은, 스크라이빙 라인 상 및/또는 벽개선을 제외하는 범위에 패턴을 붙이고 형성해도 된다. 또한 메탈라이즈 전극(생략 가능)도 n 전극과 마찬가지의 패턴 형상으로 n 전극 상에 형성되면, 스크라이빙하기 쉽게 되어 벽개성이 향상한다. 메탈라이즈 전극으로서는 Ti-Pt-Au-(Au/Sn), Ti-Pt-Au-(Au/Si), Ti-Pt-Au-(Au/Ge), Ti-Pt-Au-In, Au/Sn, In, Au/Si, Au/Ge 등을 이용할 수 있다.
(제5 공정)
상기 질화물 반도체 레이저 소자는 n 전극을 형성 후, 스트라이프 형상의 전극에 수직인 방향이고, 질화물 반도체 기판의 m면 (1-100)으로 제1 주면측, 및/또는 제2 주면측으로부터 스크라이빙에 의해 바 형상으로 분할한다. 상기 n 전극은, 질화물 반도체 기판의 제2 주면에 부분적, 또는 전면에 형성되어 있으면 되고, 릿지 형상의 스트라이프의 바로 아래인 제1 영역뿐만아니라 제2 영역에 형성되어 있어도 된다.
이하, 상기 질화물 반도체 레이저 소자를 바 형상으로 분할하는 공정을 설명한다. 제1 공정으로서는, 제1 영역(504)과 제2 영역(502)이 교대로 스트라이프 형상으로 형성된 질화물 반도체 기판에 있어서, 스트라이프 형상으로 연장된 제2 영역에 대하여 수직 방향으로 제1 주면측, 및/또는 제2 주면측으로부터 오목부홈(501)을 형성한다(도 4). 도 4는 웨이퍼를 상면에서 본 도면이다.
여기서 제1 영역(504)은 제2 영역(502) 사이에 형성되어 있으면 되고, 제1 영역 내에 그 밖의 영역으로서 제3 영역(503)을 구비하여도 된다. 제1 영역 내에 결정 성장면이 서로 다른 제3 영역을 더 형성함으로써 질화물 반도체 기판에 발생하는 응력이 보다 완화되게 된다. 구체적으로는, 제3 영역은 제1 영역에 대하여 0.1° 이상 25° 이하의 오프각이 형성된 면이다. 해당 제3 영역에도 제2 영역에 형성되는 오목부홈과 동일 조건에서 오목부홈을 형성해도 된다.
상기 오목부홈은, 제2 영역의 스트라이프 폭 방향으로는, 적어도 제2 영역 내이고, 해당 제2 영역의 스트라이프 폭에 대하여 1/2 이상의 폭으로 형성된다. 구체적으로는 20㎛ 이상 200㎛ 이하이다. 또한 오목부홈은, 제2 영역의 스트라이프의 길이 방향으로는 2㎛ 이상의 폭으로 형성되는 것이 바람직하다. 오목부홈의 깊이는 0.5㎛ 이상 50㎛ 이하, 바람직하게는 0.5㎛ 이상 10㎛ 이하로 한다. 오목부홈을 형성하는 방법으로서는, 다이아몬드 포인트를 이용하는 포인트 스크라이빙, 그 외에는 레이저 스크라이빙, 또는 원하는 패턴 형상을 한 마스킹을 이용하는 RIE 등이 있다. 다음에 제2 공정에서, 오목부홈을 형성한 후, 질화물 반도체 소자를 블레이드 브레이킹, 롤러 브레이킹, 또는 프레스 브레이킹에 의해서 바 형상으로 분할한다. 바 형상으로 분할하는 공정과, 오목부홈을 형성하는 공정은 전후로 행해도 되지만, 오목부홈을 형성한 후, 바 형상으로 분할하는 것이 공진면을 경면으로서 용이하게 형성할 수 있기 때문에 바람직하다. 그 경우에는 제2 공정인 브레이킹은, 오목부홈을 형성한 주면과는 대향한 주면측부터 행하는 것이 바람직하다. 오목부홈은 광 도파로의 단부면의 상부, 또는 하부에서 좌우에 위치하고 있으면 된다(도 7의 (e)).
질화물 반도체 레이저 소자를 칩화한 후의 형상은 구 형상이고, 해당 구 형상의 공진면의 폭은 500㎛ 이하, 바람직하게는 400㎛ 이하로 한다. 상기 레이저 소자를 구 형상으로 한 후에도 오목부홈을 갖는다. 여기서 오목부홈은 공진면 방향으로 10㎛ 이상, 바람직하게는 20㎛ 이상으로 하고, 깊이 방향으로 0.5㎛ 이상 50㎛ 이하로 한다. 이에 따라 FFP의 리플을 억제할 수 있다.
또한, 해당 오목부홈을 벽개 보조홈이라고 하면, 용이하게 바 형상으로 벽개할 수 있다. 또한, 해당 오목부홈을 벽개 보조홈이라고 하면, 공진면에 생기는 손상양을 광 도파로 영역에는 존재하지 않은 정도로 저감시킬 수 있다(도 5). 상기오목부홈을 갖지 않고서 벽개를 행할때 다수의 손상이 존재한다(도 6).
여기서 공진면에 반사 미러를 형성할 수도 있다. 또한 바 형상의 웨이퍼를 전극의 스트라이프 방향으로 더 분할하여 질화물 반도체 레이저 소자를 칩화한다(도 8). 이 질화물 반도체 레이저 소자의 도파로 방향의 단부면은, 질화물 반도체 기판의 제1 영역, 및 제2 영역에서 형성하는 것이 바람직하다. 이에 따라 상기 제1 영역에는 칩화를 행하기 위한 손상이 전파하지 않아서, 높은 수율로 칩화가 가능하게 된다. 이상에 의해 얻어지는 질화물 반도체 레이저 소자는 긴 수명 등의 특성을 갖는다.
[실시 형태2]
상기 질화물 반도체 소자는 전류 협착층이 형성되어 있는 구조이어도 된다. 질화물 반도체 기판(1) 상에 상기 n측 컨택트층(202), 크랙 방지층(203), n측 클래드층(204), n측 광 가이드층(205)을 형성한 후, 폭 0.5∼3.0㎛의 스트라이프 형상 개구부를 갖는 두께 3000Å 이하의 전류 협착층을 형성한다. 다음으로, 상기 전류 협착층의 개구부에 노출한 n측 광 가이드층 상에 양자 웰 구조를 한 상기 활성층(206)을 형성한다. 다음으로, 상기 p측 전자가둠층(207), p측 광 가이드층(208), p측 클래드층(209), p측 컨택트층(210)을 형성한다. 상기 전류 협착층은 i형의 질화물 반도체, 그 외에 SiO2, Al2O3와 같은 절연성의 재료로 형성할 수 있다.
상기 전류 협착층은 n측 광 가이드층을 성장 후에 형성하는 것에 한하지 않는다. n측 질화물 반도체층이나 p측 질화물 반도체층의 형성 후, 그 표면에 상기전류 협착층을 성장시킨 후, 전류 협착층에 폭 0.3∼20㎛, 바람직하게는 폭 0.5∼3.0㎛의 스트라이프 폭으로 개구부를 형성한다. 그 후, 질화물 반도체층을 재성장시킨다. 여기서, 전류 협착층은, 질화물 반도체층의 재성장이 가능한 막두께 0.01㎛∼5㎛으로 한다. 그 밖의 공정은 실시 형태1과 마찬가지로 한다.
이하의 본 발명의 일 실시 형태에 따른 예를 설명한다. 그러나 본 발명은 이것에 한정되지 않는다.
[예1]
C 면을 주면으로 하는 사파이어로 이루어지는 이종 기판을 MOVPE 반응 용기 내에 세트하고, 온도를 500℃로 하여, 트리메틸갈륨(TMG), 암모니아(NH3)를 이용하여, GaN로 이루어지는 버퍼층을 200Å의 막두께로 성장시킨다. 버퍼층 성장 후, 온도를 1050℃로 하여, 동일하게 GaN로 이루어지는 기초층을 4㎛의 막두께로 성장시킨다. 이 기초층은 보호막을 부분적으로 표면에 형성하고, 다음에 질화물 반도체 기판의 선택 성장을 행하기 위한 기초층으로서 작용한다.
기초층의 성장 후, 웨이퍼를 반응 용기로부터 추출하여, 이 기초층의 표면에, 스트라이프 형상의 포토마스크를 형성하고, 스트라이프 폭 10∼300㎛, 스트라이프 간격(창부)5∼300㎛의 SiO2로 이루어지는 보호층을 형성한다.
(질화물 반도체 기판)
보호막 형성 후, 웨이퍼를 재차 MOVPE의 반응 용기 내에 세트하고, 온도를 1050℃로 하여, TMG, 암모니아를 이용하여, GaN로 이루어지는 질화물 반도체를 20㎛의 막두께로 성장시킨다. 이 질화물 반도체 기판은 보호층의 상부에서 가로 방향으로 성장된 것이기 때문에, 결정 결함 밀도가 106/㎠ 이하로 기초층에 비교하여 2자릿수 이상 적어진다. 그 후, 웨이퍼를 HVPE(헬라이드 기상 성장법) 장치에 이송하고, 원료로서 Ga 메탈, HCl 가스, 및 암모니아를 이용하여, GaN로 이루어지는 질화물 반도체를 400㎛의 막두께로 성장시킨다. 이와 같이 MOVPE 법에 의해 보호층의 위에 질화물 반도체를 성장시킨 후, HVPE 법으로 100㎛ 이상의 GaN 두꺼운 막을 성장시키면 결정 결함은 한자릿수 이상 더 적어진다. 여기서, 이종 기판 등을 연마, CMP 등에 의해 박리하여 GaN(400㎛)를 질화물 반도체 기판으로 한다. 여기서 해당 기판에는 저전위인 제1 영역과 고전위인 제2 영역이 존재한다. 제1 영역(21)은 (0001)면이고 스트라이프 폭을 100㎛ 이상으로 한다. 광 도파로는 해당 제1 영역(21)의 상부에 형성한다. 또한 제2 영역(22)은 (000-1)면이고 스트라이프 폭을 100㎛ 이상으로 한다. 제1 영역(21)과 제2 영역(22)은 스트라이프 형상으로 교대로 형성되어 있다(도 3).
(n측 컨택트층(202))
다음으로, 암모니아와 TMG, 불순물 가스로서 실란 가스를 이용하여, 질화물 반도체 기판(1)의 위에, 1050℃에서 Si를 3×1018/㎤ 도핑한 GaN로 이루어지는 n측 컨택트층(5)을 4㎛의 막두께로 성장시킨다. 또, 이 n측 컨택트층은 질화물 반도체 기판에 n형의 불순물이 도핑(함유)되어 있으면 생략 가능하다.
(크랙 방지층(203))
다음으로, TMG, TMI(트리메틸 인듐), 암모니아를 이용하고, 온도를 800℃로 하여 In0.06Ga0.94N으로 이루어지는 크랙 방지층을 0.15㎛의 막두께로 성장시킨다. 또, 이 크랙 방지층은 생략 가능하다.
(n측 클래드층(204))
계속해서, 1050℃에서 TMA(트리메틸 알루미늄), TMG, 암모니아를 이용하여, 도핑되지 않은 Al0.16Ga0.84N으로 이루어지는 층을 25Å의 막두께로 성장시키고, 계속해서 TMA를 멈추고, 실란 가스를 흘려, Si를 1×1019/㎤ 도핑한 n형 GaN로 이루어지는 층을 25Å의 막두께로 성장시킨다. 이들의 층을 교대 적층하여 초격자층을 구성하여, 총 막두께 1.2㎛의 초격자로 이루어지는 n측 클래드층을 성장시킨다.
(n측 광 가이드층(205))
계속해서, 실란 가스를 멈추고, 1050℃에서 도핑되지 않은 GaN로 이루어지는 n측 광 가이드층을 0.1㎛의 막두께로 성장시킨다. 이 n측 광 가이드층에 n형 불순물을 도핑해도 된다.
(활성층(206))
다음으로, 온도를 800℃로 하여, Si 도핑 In0.05Ga0.95N으로 이루어지는 장벽층을 100Å의 막두께로 성장시키고, 계속해서 동일 온도에서, 도핑되지 않은 In0.2Ga0.8N으로 이루어지는 웰층을 40Å의 막두께로 성장시킨다. 장벽층과 웰층을 2회 교대로 적층하고, 마지막으로 장벽층으로 끝내어, 총 막두께 380Å의 다중 양자웰 구조(MQW)의 활성층을 성장시킨다.
(p측 캡층(207))
다음으로, 온도를 1050℃로 올리고, TMG, TMA, 암모니아, Cp2Mg(시클로펜타디에닐마그네슘)을 이용하여, p측 광 가이드층(208)보다도 대역 갭 에너지가 큰, Mg를 1×1020/㎤ 도핑한 Al0.3Ga0.7N으로 이루어지는 p측 캡층을 300Å의 막두께로 성장시킨다.
(p측 광 가이드층(208))
계속해서 Cp2Mg, TMA를 멈추고, 1050℃에서, 대역 갭 에너지가 p측 캡층(207)보다도 작은, 도핑되지 않은 GaN로 이루어지는 p측 광 가이드층을 0.1㎛의 막두께로 성장시킨다.
(p측 클래드층(209))
계속해서, 1050℃에서 도핑되지 않은 Al0.16Ga0.84N으로 이루어지는 층을 25Å의 막두께로 성장시키고, 계속해서 Cp2Mg, TMA를 멈추고, 도핑되지 않은 GaN로 이루어지는 층을 25Å의 막두께로 성장시키고, 총 막두께 0.6㎛의 p측 클래드층을 성장시킨다.
(p측 컨택트층(210))
마지막으로, 1050℃에서, p측 클래드층의 위에, Mg를 1×1020/㎤ 도핑한 p형 GaN로 이루어지는 p측 컨택트층을 150Å의 막두께로 성장시킨다.
이상과 같이하여 질화물 반도체를 성장시킨 웨이퍼를 반응 용기로부터 추출하여, 최상층의 p측 컨택트층의 표면에 SiO2로 이루어지는 보호층을 형성하고, RIE(반응성 이온 에칭)을 이용하여 SiCl4가스에 의해 에칭한다. 이상으로부터 릿지 형상의 스트라이프를 형성한다.
다음으로, p측 컨택트층(210)의 표면에 Ni/Au로 이루어지는 p 전극(301)을 형성한다. p 전극을 형성한 후, 보호층(302)을 p 전극 상에 0.1㎛의 막두께로, 스퍼터링 성막에 의해 형성한다.
다음으로, 보호층(201)으로 피복되어 있지 않은 노출되어 있는 p 전극(301) 상에 연속하여, Ti(1000Å)/Au(8000Å)으로 이루어지는 p 패드 전극(303)을 형성한다.
p 패드 전극의 형성 후, 질화물 반도체 기판의 제2 주면에는 Ti/Al로 이루어지는 n 전극(401)을 형성한다.
이상과 같이 하여, n 전극과 p 전극 및 p 패드 전극을 형성한 웨이퍼 형상의 질화물 반도체 기판의 제2 주면측에 오목부홈을 형성한다. 해당 오목부홈은 깊이를 10㎛으로 한다. 또한 공진면과 평행한 방향으로 50㎛, 수직 방향으로 15㎛의 폭으로 한다. 다음으로, 상기 오목부홈을 벽개 보조선으로 이용하여 질화물 반도체 기판을 n 전극 측으로부터 바 형상으로 분할하여, 벽개면 (1-100면, 육각주 형상의 결정의 측면에 상당하는 면=M 면)을 공진면으로 한다.
다음에 공진기면에 SiO2와 TiO2로 이루어지는 유전체 다층을 형성하고, 마지막으로 p 전극에 평행한 방향으로서, 바를 분할하여 칩화된 질화물 반도체 레이저 소자로 한다. 칩화된 상기 질화물 반도체 레이저 소자의 사시도를 도 1에 도시한다. 또한, 도 2의 (a)는 해당 질화물 반도체 레이저 소자의 사시도를 도시한다. 도 2의 (b)에서는, 상기 질화물 반도체 레이저 소자의 오목부홈이, 제1 영역과 제2 영역을 스트라이프 형상으로 교대로 형성한 기판의 제2 영역에 위치되는 것을 도시하고 있다. 또 공진기의 길이는 300∼1000㎛으로 한다. 여기서 질화물 반도체 레이저 소자의 좌우의 코너에는 오목부홈을 갖는다. 해당 오목부홈은 깊이가 10㎛이고, 공진면과 평행한 방향으로 30㎛, 수직 방향으로 10㎛의 폭이다.
이 레이저 소자를 히트싱크에 설치하고, p 전극을 와이어 본딩하여, 실온에서 레이저 발진을 시도한 바, 발진 파장400∼420㎚, 임계값 전류 밀도 2.9 kA/㎠에 있어서 실온에서 양호한 연속 발진을 나타낸다. 또한, 공진면을 벽개에 의해 형성해도, 벽개 손상이 없고, 특히 수명 특성이 좋은 레이저 소자를 재현성 양호하게 제조할 수 있다.
[예2]
실시예1에 있어서, 질화물 반도체 기판(101)을 제작할 때에 HVPE 장치에서 원료에 실란 가스를 가하여, 규소(Si) 또는 산소(O)를 1×1018/㎤ 도핑한 GaN로 이루어지는 질화물 반도체 기판을 500㎛의 막두께로 성장시킨다. 또 Si 농도는 1×1017/㎤∼5×1019/㎤의 범위로 하는 것이 바람직하다. 질화물 반도체 기판의 성장 후, 실시예1과 마찬가지로 하여 사파이어 기판, 버퍼층 등을 레이저 조사 또는 연마에 의해 제거하여, 질화물 반도체 기판(101)으로 한다. 기타는 마찬가지의 조건으로 질화물 반도체 레이저 소자를 형성함으로써 효율적으로 예1과 동등한 특성을 갖는 레이저 소자가 얻어진다.
[예3]
예1에 있어서, 질화물 반도체 기판(101)에는 제1 영역, 제2 영역, 또한 제3 영역을 갖는 것을 이용한다. 제1 주면에서의 제1 영역은 (0001)면이고, 제2 영역은 (000-1)면이다. 또한 제3 영역은 (0001)면으로부터 25° 이하의 각도로 경사진 면이다. 이들 영역은 스트라이프 형상으로 형성되어 있고, 제1 영역끼리의 사이에는, 제2 영역/제3 영역/제2 영역의 순으로 스트라이프 형상으로 개삽되어 있다. 이 웨이퍼를 바화하는 공정에서는, 상기 질화물 반도체 기판의 제1 주면측으로부터 제2 영역, 및 제3 영역에 오목부홈을 형성한다. 해당 오목부홈은 스트라이프의 폭 방향으로는 200㎛ 이하, 스트라이프의 길이 방향으로는 20㎛ 이하로 형성한다. 오목부홈의 깊이는 10㎛ 정도로 한다. 기타는 예1과 마찬가지의 조건으로 질화물 반도체 레이저 소자를 형성함으로써 효율적으로 예1과 동등한 특성을 갖는 레이저 소자가 얻어진다.
<산업 상의 이용 가능성>
본 발명은, 레이저 소자나 발광 다이오드(LED) 등의 발광 소자, 태양 전지, 광센서 등의 수광 소자, 혹은 트랜지스터 등의 전자 디바이스에 이용할 수 있다.
본 출원은 2003년 7월 11일 자로 출원한 일본 특허 출원 번호 2003-273195 및 2003년 10월 31일에 출원한 일본 특허 출원 번호 2003-371557의 우선권을 주장하며, 그 내용은 본 명세서에 포함된다.
따라서 본 발명에 따르면, 실용성을 더욱 향상시키기 위해, 공진면을 벽개에 의해 형성해도 p 전극의 박리나 릿지의 깍임을 방지하여, 생산성 양호하고 신뢰성이 높은 수명 특성이 좋은 질화물 반도체 레이저 소자를 제공할 수 있다. 또, 본 발명의 제조 방법을 이용함으로써, 벽개 시에 상기 공진면에 흠집이 발생하는 것을 억제할 수 있다. 또한 본 발명에서는 오믹 특성을 나타내는 대향 전극 구조를 갖는 질화물 반도체 소자를 형성할 수 있다. 본 발명은, 접촉 저항이 저감된 대향 전극 구조의 질화물 반도체 소자를 제공할 수 있다. 접촉 저항율은 1.0E-3Ω㎠ 이하, 바람직하게는 5.0E-4Ω㎠ 이하이다.

Claims (10)

  1. 제1 주면과 제2 주면을 갖는 질화물 반도체 기판과,
    상기 질화물 반도체 기판의 상기 제1 주면 위에 적층된 질화물 반도체층과,
    상기 질화물 반도체층에 형성된 릿지 형상의 스트라이프와,
    상기 릿지 형상의 스트라이프 길이 방향에 대하여 수직인 방향으로 광 도파로를 구성하는 공진면을 갖는 질화물 반도체 레이저 소자로서,
    상기 질화물 반도체 기판은, 결정 성장면이 (0001)면으로 이루어지는 제1 영역과, 적어도 상기 제1 영역과는 상이한 결정 성장면을 갖는 제2 영역을 구비하고 있고, 상기 제1 주면, 및/또는 제2 주면의 제2 영역에는 오목부홈을 형성하고 있는 것을 특징으로 하는 질화물 반도체 레이저 소자.
  2. 제1항에 있어서,
    상기 질화물 반도체 기판의 제1 주면의 상부에 릿지 형상의 스트라이프를 갖는 것을 특징으로 하는 질화물 반도체 레이저 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 영역과 상기 제2 영역은 교대로 스트라이프 형성되어 있는 것을 특징으로 하는 질화물 반도체 레이저 소자.
  4. 제1항에 있어서,
    상기 질화물 반도체 기판의 상기 결정 성장면을 구형(矩形)으로 하고, 상기 질화물 반도체 기판의 제2 주면에 형성되는 상기 오목부홈은, 상기 구형을 형성하는 네 구석 중에서 적어도 일 개소에 형성되어 있는 것을 특징으로 하는 질화물 반도체 레이저 소자.
  5. 제1항에 있어서,
    상기 제1 영역은, 제2 영역보다 전위가 적은 것을 특징으로 하는 질화물 반도체 레이저 소자.
  6. 제1 주면과 제2 주면을 갖는 질화물 반도체 기판과,
    상기 질화물 반도체 기판의 상기 제1 주면 위에 적층된 질화물 반도체층과,
    상기 질화물 반도체층에 형성된 릿지 형상의 스트라이프와,
    상기 릿지 형상의 스트라이프 길이 방향에 대하여 수직인 방향으로 공진면을 갖는 질화물 반도체 레이저 소자로서,
    상기 질화물 반도체 기판의 상기 제2 주면에는, 결정 성장면이 (0001)면으로 이루어지는 제1 영역과, 적어도 상기 제1 영역과는 상이한 결정 성장면을 갖는 제2 영역을 구비하고 있고, 상기 제2 주면에는 전극을 형성하고 있는 것을 특징으로 하는 질화물 반도체 레이저 소자.
  7. 제6항에 있어서,
    상기 제2 주면에서의 상기 제2 영역은, 결정 성장면이 (0001)면으로 이루어지는 영역을 갖는 것을 특징으로 하는 질화물 반도체 레이저 소자.
  8. 제1항 또는 제6항에 있어서,
    상기 제1 주면과 상기 제2 주면은 서로 대향하고, 상기 제1 주면에서의 상기 제1 영역의 하부에는 상기 제2 주면에서의 상기 제1 영역이 있는 것을 특징으로 하는 질화물 반도체 레이저 소자.
  9. 제1 주면과 제2 주면을 갖는 질화물 반도체 기판과, 상기 질화물 반도체 기판의 상기 제1 주면 위에 적층된 질화물 반도체층과, 상기 질화물 반도체층에 형성된 릿지 형상의 스트라이프와, 상기 릿지 형상의 스트라이프 길이 방향에 대하여 수직인 방향으로 공진면을 형성하는 공정을 갖는 질화물 반도체 레이저 소자의 제조 방법으로서,
    상기 질화물 반도체 기판을 바 형상으로 분할하는 공정은, 상기 제1 주면, 및/또는 상기 제2 주면에 오목부홈을 형성하는 공정과, 브레이크 공정을 구비하는 것을 특징으로 하는 질화물 반도체 레이저 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 오목부홈은, 포인트 스크라이빙, 레이저 스크라이빙, RIE 중에서 선택되는 방법을 이용하여 형성되는 것을 특징으로 하는 질화물 반도체 레이저 소자의 제조 방법.
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