KR20050008629A - 로직 회로, 타이밍 발생 회로, 표시 장치 및 휴대 단말기 - Google Patents

Abstract

버퍼를 소자 특성의 변동이 큰 트랜지스터로 형성하면, 입력 클럭 펄스와 리셋 펄스와의 타이밍의 어긋남이 발생하기 쉽게 되고, 그 타이밍의 어긋남이 커지면 오동작을 야기하여, 소자 특성의 변동에 대하여 동작 마진이 적어진다. 절연 기판 위에 형성되고, 기판 외부로부터 입력되는 마스터 클럭 MCK에 동기하여 주파수가 서로 다른 도트 클럭 DCK 및 수평 클럭 HCK을 생성하는 2개의 TFF(12, 13)를 갖는 타이밍 발생 회로에서, 2개의 TFF(12, 13)에 대하여 펄스 생성 회로(15)로 별개의 리셋 펄스 drst, hrst를 생성하여, 별개의 타이밍에서 리셋 동작을 행함으로써, 소자 특성의 변동이 크고, 프로세스 룰이 성긴 TFT를 이용하여 각 회로를 형성한 경우에도, 동작 마진을 크게 취할 수 있게 한다.

Description

로직 회로, 타이밍 발생 회로, 표시 장치 및 휴대 단말기{LOGIC CIRCUIT, TIMING GENERATOR CIRCUIT, DISPLAY DEVICE, PORTABLE TERMINAL}

로직 회로의 일종인 예를 들면 타이밍 발생 회로의 종래예를 도 7에 도시한다. 이 종래예에 따른 타이밍 발생 회로는, 레벨 시프트 회로(101)와 그 출력에 대하여 순서대로 종속 접속된 2개의 플립플롭, 본 예에서는 T형 플립플롭(이하, TFF라고 기재)(102, 103)을 갖는 구성으로 되어있다. 레벨 시프트 회로(101)는, 외부로부터 공급되는 저전압 진폭의 마스터 클럭 MCK을 고전압 진폭의 마스터 클럭 lsmck로 레벨 시프트(레벨 변환)한다. 이 마스터 클럭 lsmck은, 해당 마스터 클럭 lsmck을 기준으로 동작하는 회로에 대하여 버퍼(104)를 통하여 공급된다.

TFF(102)는, 마스터 클럭 lsmck을 분주함으로써 도트 클럭 DCK을 생성한다. 이 도트 클럭 DCK은, 해당 도트 클럭 DCK을 기준으로 동작하는 회로에 대하여버퍼(105)를 통하여 공급된다. TFF(103)는, 도트 클럭 DCK을 또한 분주함으로써 수평 클럭 HCK을 생성한다. 이 수평 클럭 HCK은, 해당 수평 클럭 HCK을 기준으로 동작하는 회로에 대하여 공급된다.

이들 TFF(102, 103)은, 외부로부터 예를 들면 1 H(H는 수평 기간) 주기로 공급되는 리셋 펄스에 의해서 리셋된다. 여기서, 리셋 펄스를 TFF(102, 103)로 전송하기 위한 배선은, 배선 용량이나 트랜지스터의 입력 용량, 다른 배선과의 크로스 용량을 갖는다. 그 때문에, 그것 만큼의 부하 용량을 구동할 수 있는 만큼의 버퍼(106)를 이용함으로써, 부하 용량에 대한 구동 능력을 높이는 구성이 일반적으로 채용되고 있다.

상기 구성의 타이밍 발생 회로에서, 각 회로 부분을 소자 특성의 변동이 큰 트랜지스터로 형성한 경우에, TFF(102, 103)의 각 입력 클럭 펄스와 리셋 펄스와의 타이밍의 어긋남이 발생하기 쉽게 된다. 그리고, 그 타이밍의 어긋남이 커지면 오동작을 야기하여, 소자 특성의 변동에 대하여 동작 마진이 적어진다고 하는 과제가 있다.

여기서, 상기 구성의 타이밍 발생 회로의 회로 동작에 대하여, 도 8의 (A)와 도 8의 (B)의 타이밍도를 이용하여 설명한다.

통상 동작 시에는, 도 8의 (A)에 도시한 바와 같이 TFF(102, 103)는, 입력 클럭 펄스의 상승에 동기하여 상태가 반전하는 동작을 반복함으로써, 입력 클럭 펄스에 대하여 주기가 2배인 출력 펄스를 발생시킨다. 또한, 저레벨의 리셋 펄스가 공급되었을 때에는, 그 하강의 타이밍에서 리셋됨으로써 출력 펄스가 저레벨이 되고, 리셋 펄스의 고레벨로의 천이 후 최초의 입력 클럭 펄스의 상승 타이밍에서 출력 펄스가 고레벨로 천이하고, 이후, 다음의 리셋 펄스가 공급되기까지의 기간에 걸쳐 입력 클럭 펄스에 동기하여 출력 펄스를 계속 발생시킨다.

한편, 소자 특성의 변동에 의해 입력 클럭 펄스와 리셋 펄스와의 사이가 상대적인 타이밍 관계가 어긋난 경우 등의 오동작시에는 도 8의 (B)에 도시한 바와 같이, 예를 들면 통상 동작 시(도 8의 (A))에는 입력 클럭 펄스의 저레벨 기간에 발생하는 리셋 펄스가 입력 클럭 펄스의 고레벨 기간에 발생한 경우에는, 다음의 입력 클럭 펄스의 상승 타이밍 이후에도 리셋 동작이 계속되게 되기 때문에, 리셋 이후의 출력 펄스의 극성이 반전한다고 하는 오동작이 발생한다.

입력 클럭 펄스와 리셋 펄스의 사이의 상대적인 타이밍 관계의 어긋남은, 이들 펄스를 생성하는 회로, 즉 레벨 시프트 회로(101), TFF(102, 103) 및 버퍼(107)의 지연량의 차로부터 생겨나게 된다. 이들 회로를 소자 특성의 변동이 크고, 프로세스 룰이 성긴 (예를 들면, 3.5㎛) 박막 트랜지스터(Thin Film transistor; TFT)로 형성한 경우에는, 지연량도 크고 특히 차가 발생하기 쉽다.

본 발명은, 상기 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 부분은, 특성의 변동이 크고, 프로세스 룰이 성긴 트랜지스터를 이용하여 형성한 경우에도, 동작 마진을 크게 잡는 것이 가능한 로직 회로, 이것을 이용한 타이밍 발생 회로, 이것을 주변 구동 회로의 하나로서 이용한 표시 장치 및 이것을 표시 출력부로서 탑재한 휴대 단말기를 제공하는 것에 있다.

본 발명은, 로직 회로, 타이밍 발생 회로, 표시 장치 및 휴대 단말기에 관한 것으로서, 특히 절연 기판 상에 특성의 변동이 큰 트랜지스터를 이용하여 구성되는 로직 회로, 이 로직 회로를 이용한 타이밍 발생 회로, 이 타이밍 발생 회로를 주변 구동 회로의 하나로서 이용한 표시 장치 및 이 표시 장치를 화면 표시부로서 탑재한 휴대 단말기에 관한 것이다.

도 1은 본 발명의 일 실시 형태에 따른 타이밍 발생 회로의 구성예를 도시하는 회로도.

도 2는 본 실시 형태에 따른 타이밍 발생 회로의 회로 동작의 설명에 제공하는 타이밍도.

도 3은 도 2의 주요부를 확대하여 도시하는 타이밍도.

도 4는 본 발명에 따른 액정 표시 장치의 구성예를 도시하는 블록도.

도 5는 화소의 구성의 일례를 도시하는 회로도.

도 6은 본 발명에 따른 PDA의 구성의 개략을 도시하는 외관도.

도 7은 종래예에 따른 타이밍 발생 회로의 구성의 일례를 도시하는 회로도.

도 8의 (A)와 도 8의 (B)는 종래예에 따른 타이밍 발생 회로의 회로 동작의 설명에 제공하는 타이밍도.

본 발명에 따른 로직 회로는, 절연 기판 상에 형성되고, 기판 외부로부터 입력되는 클럭 신호에 동기하여 주파수가 서로 다른 복수의 펄스 신호를 생성하는 복수의 플립플롭과, 이들 복수의 플립플롭과 동일 기판 위에 형성되고, 복수의 플립플롭을 적어도 2계통으로 나누어 서로 다른 타이밍으로 따로따로 리셋하는 리셋 회로를 구비한 구성으로 되어있다. 이 로직 회로로서는, 기판 외부로부터 입력되는 마스터 클럭에 동기하여 주파수가 서로 다른 복수의 타이밍 신호를 생성하는 타이밍 발생 회로를 들 수 있다. 이 타이밍 발생 회로는, 표시부의 구동에 필요한 주파수가 서로 다른 복수의 타이밍 신호를 발생시키는 타이밍 발생 회로 표시부와 동일한 투명 절연 기판 상에 탑재하여 이루어지는 표시 장치에 있어서, 해당 타이밍 발생 회로로서 이용된다. 또한, 이 타이밍 발생 회로를 이용한 표시 장치는, PDA(Personal Digital Assistants)나 휴대 전화기로 대표되는 휴대 단말기에, 그 화면 표시부로서 탑재된다.

상기 구성의 로직 회로, 이것을 이용한 타이밍 발생 회로, 이것을 주변 구동 회로의 하나로서 이용한 표시 장치 또는 이것을 화면 표시부로서 탑재한 휴대 단말기에 있어서, 적어도 2계통으로 나누어진 플립플롭을 서로 다른 타이밍으로 따로따로 리셋하는 구성을 채용함으로써, 빠른 타이밍으로 리셋가 필요한 플립플롭과, 그것보다도 느린 타이밍으로 리셋가 필요한 플립플롭으로 나누어 리셋 동작을 행할 수 있다. 이에 의해, 각각의 플립플롭에 대하여 최적의 리셋 타이밍을 설정할 수 있기 때문에, 소자 특성의 변동이 크고, 프로세스 룰이 성긴 트랜지스터를 이용하여 각 회로를 형성한 경우라도, 동작 마진을 크게 잡는 것이 가능하게 된다.

이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 상세히 설명한다.

도 1은, 본 발명의 일 실시 형태에 따른 로직 회로, 예를 들면 타이밍 발생 회로의 구성예를 도시하는 블록도이다. 도 1로부터 분명한 바와 같이, 본 실시 형태에 따른 타이밍 발생 회로는, 레벨 시프트 회로(11), 예를 들면 2개의 플립플롭(여기서는, TFF)(12, 13), 레벨 시프트 회로(14) 및 펄스 생성 회로(15)를 갖고 유리 기판 등의 절연 기판 상에 소자 특성의 변동이 크고, 프로세스 룰이 성긴 트랜지스터, 예를 들면 TFT로 형성되는 것을 전제로 하고 있다.

레벨 시프트 회로(11)는, 외부로부터 입력되는 저전압 진폭(예를 들면, 0 V-3.3 V)의 마스터 클럭 MCK을, 고전압 진폭(예를 들면, 0 V-6.5 V)의 마스터 클럭 lsmck로 레벨 시프트(레벨 변환)한다. 마스터 클럭 lsmck은, TFF(12) 및 펄스 생성 회로(15)에 공급됨과 함께, 해당 마스터 클럭 lsmck을 기준으로 동작하는 회로에 대하여 버퍼(16)를 통하여 공급된다.

TFF(12, 13)는, 레벨 시프트 회로(11)의 출력에 대하여 순서대로 종속 접속되어 있다. TFF(12)는, 마스터 클럭 lsmck을 분주함으로써 도트 클럭 DCK을 생성한다. 이 도트 클럭 DCK은, 해당 도트 클럭 DCK을 기준으로 동작하는 회로에 대하여 버퍼(17)를 통하여 공급된다. TFF(13)는, 도트 클럭 DCK을 또한 분주함으로써 수평 클럭 HCK을 생성한다. 이 수평 클럭 HCK은, 해당 수평 클럭 HCK을 기준으로 동작하는 회로에 대하여 공급된다.

여기서, 외부로부터의 입력 신호의 타이밍에 자유도를 갖게 하기 위해서, 즉 입력 타이밍을 1가지로 정하지 않고 폭을 갖게 하기 위해서, 도트 클럭 DCK 및 수평 클럭 HCK을 생성하는 TFF(12, 13)의 리셋 동작을, 외부로부터의 기준 신호의 주기, 본 예에서는 수평 동기 신호 Hsync의 주기, 즉 1수평 기간에 1회 행할 필요가 있다. 본 발명은, 이 TFF(12, 13)를 리셋하기 위한 리셋 회로의 구체적인 구성을 특징으로 한다. 이하에, 그 구성에 대하여 설명한다.

레벨 시프트 회로(14)는, 외부로부터 입력되는 저전압 진폭(0 V-3.3 V)의 수평 동기 신호 Hsync를, 고전압 진폭(0 V-6.5 V)으로 레벨 시프트하여 펄스 생성 회로(15)에 공급한다. 펄스 생성 회로(15)는, 레벨 시프트 후의 수평 동기 신호Hsync의 엣지 부분을 검출하고, 그 엣지 부분에 마스터 클럭 lsmck에 기초하여 수평 동기 펄스 hd를 생성하고, 또한 복수의 리셋 펄스, 본 예에서는 2개의 TFF(12, 13)에 대응한 2개의 리셋 펄스 drst, hrst를 생성한다. 리셋 펄스 drst는, TFF(12)을 리셋하는 데 이용된다. 리셋 펄스 hrst는, TFF(13)을 리셋하는 데 이용된다.

도 2에, 외부로부터 입력되는 마스터 클럭 MCK 및 수평 동기 신호 Hsync, 및 본 타이밍 발생 회로 내에서 생성되는 마스터 클럭 lsmck, 리셋 펄스 drst, 도트 클럭 DCK, 수평 동기 펄스 hd, 리셋 펄스 hrst 및 수평 클럭 HCK의 타이밍 관계를 나타낸다. 도 2의 타이밍도로부터 분명한 바와 같이, 펄스 생성 회로(15)로 생성되는 리셋 펄스 drst, 수평 동기 펄스 hd 및 리셋 펄스 hrst는, 수평 동기 신호 Hsync의 저레벨 기간에 있어서, 그 하강 엣지를 기준으로 마스터 클럭 lsmck에 기초하여 생성되는 것을 알 수 있다.

상기 구성의 타이밍 발생 회로에서, 리셋 펄스 drst, hrst 용의 배선은, 배선 용량이나 트랜지스터의 입력 용량, 다른 배선과의 크로스 용량을 갖는다. 이에 의해, 그 부하 용량을 구동할 수 있는 만큼의 구동 능력을 갖는 버퍼가 필요하게 된다. 그 결과, 해당 버퍼의 존재에 의해, 리셋 펄스 drst, hrst에 지연이 발생한다. 한편, 마스터 클럭 lsmck, 도트 클럭 DCK 및 수평 클럭 HCK에 대해서도, 레벨 시프트 회로(11)나 TFF(12, 13)를 통하기 때문에 지연이 발생한다.

여기서는, 마스터 클럭 lsmck은 통하는 회로가 적어서, 가장 지연량이 작다. 도 3의 타이밍도(도 2의 주요부 확대도)에 도시한 바와 같이, 레벨 시프트회로(11)를 통함으로써 마스터 클럭 lsmck에 마스터 클럭 MCK에 대하여 지연량 Da가 발생하는 것으로 하면, TFF(12)을 통함으로써 도트 클럭 DCK에 지연량 Db가 발생하면, 마스터 클럭 MCK에 대한 도트 클럭 DCK의 지연량은 Da+Db가 되고, 또한 TFF(13)을 통함으로써 수평 클럭 HCK에 지연량 Dc이 발생하면, 마스터 클럭 MCK 에 대한 수평 클럭 HCK의 지연량은 Da+Db+Dc이 된다.

이와 같이, 마스터 클럭 lsmck의 지연량이 가장 작기 때문에, 마스터 클럭 lsmck을 분주하는 TFF(12)를 리셋하기 위한 리셋 펄스 drst에 대해서도 매우 지연량을 작게 할 필요가 있다. 이 점을 감안하여, 본 실시 형태에 따른 타이밍 발생 회로에서는, 리셋 펄스 drst를 리셋 펄스 hrst와는 별도의 펄스로 하고 있다. 그리고, 펄스 생성 회로(15)에 대한 TFF(12)의 패턴 배치를 가깝게 설정하도록 한다. 이에 의해, 리셋 펄스 drst 용의 배선의 부하 용량을 작게 할 수가 있고, 부하 용량을 구동하기 위한 버퍼로서 구동 능력이 작아도 되기 때문에, 해당 버퍼에서의 리셋 펄스 drst의 지연량을 작게 억제할 수 있다.

여기서, 도 3의 타이밍도로부터 분명한 바와 같이, 리셋 펄스 drst는 수평 동기 신호 Hsync의 저레벨 기간에 있어서 마스터 클럭 lsmck의 하강 타이밍에서 발생된다. 또한, 마스터 클럭 lsmck의 하강에 대하여, 리셋 펄스 drst에는 펄스 생성 회로(15)에서의 지연량 Dα이 발생한다. 리셋 펄스 hrst는, 리셋 펄스 drst로부터 마스터 클럭 lsmck의 반 클럭 분 정도 더 지연된 타이밍 관계로 발생된다.

또한, 마스터 클럭 lsmck과 리셋 펄스 drst와의 타이밍 관계에 한하지 않고, 도트 클럭 DCK과 리셋 펄스 hrst와의 타이밍 관계에 대해서도, 리셋 펄스 hrst는리셋 펄스 drst와 별도의 펄스이기 때문에, 필요하면, 버퍼를 추가하는 등에 의해 지연량을 정합하는 것이 가능하다.

본 실시 형태에 따른 타이밍 발생 회로에서는, 도 2 및 도 3의 타이밍도로부터 분명한 바와 같이, TFF(12)는 마스터 클럭 lsmck의 하강 타이밍에 응답하여 상태가 반전함으로써, 도킹 클럭 DCK을 생성한다. 마찬가지로, TFF(13)는 도킹 클럭 DCK의 하강 타이밍에 응답하여 상태가 반전함으로써 수평 클럭 HCK을 발생한다.

상술한 바와 같이, 절연 기판 상에 형성되고, 기판 외부로부터 입력되는 마스터 클럭 MCK에 동기하여 주파수가 서로 다른 복수의 타이밍 신호, 본 예에서는 도트 클럭 DCK 및 수평 클럭 HCK을 생성하는 종속 접속된 2개의 TFF(12, 13)를 갖는 타이밍 발생 회로에서, 2개의 TFF(12, 13)에 대하여 별개의 리셋 펄스 drst, hrst를 생성함으로써, 빠른 타이밍으로 리셋가 필요한 TFF(12)와, 그것보다도 느린 타이밍으로 리셋가 필요한 TFF(13)로 나누어 리셋 동작을 행할 수 있다. 이에 의해, TFF(12, 13) 각각에 대하여 최적의 리셋 타이밍을 설정할 수 있게 되기 때문에, 소자 특성의 변동이 크고, 프로세스 룰이 성긴 트랜지스터, 예를 들면 TFT을 이용하여 각 회로를 형성한 경우라도, 동작 마진을 크게 잡는 것이 가능하게 된다.

여기서, 도 2 및 도 3의 타이밍도로부터 분명한 바와 같이, 리셋 펄스 drst의 타이밍의 지연이 커져, 리셋 펄스 drst가 마스터 클럭 lsmck의 저레벨 기간에 상승하면, 다음의 마스터 클럭 lsmck의 하강 타이밍에 도트 클럭 DCK이 저레벨로부터 고레벨로 천이하게 되기 때문에, 리셋 펄스 drst에 의한 리셋 동작 이후의 도트 클럭 DCK의 극성이 반전하는 것을 알 수 있다.

또한, 상기 실시 형태에서는, 로직 회로로서 타이밍 발생 회로를 예로 들어 설명했지만, 타이밍 발생 회로에의 적용에 한정되는 것이 아니라, 종속 접속된 복수의 플립플롭을 이용하여 단일의 클럭 신호에 동기하여 주파수가 서로 다른 복수의 펄스 신호를 생성하는 로직 회로 전반에 적용 가능하다.

또한, 플립플롭을 2단 종속 접속한 회로 구성의 것을 예로 들었지만, 플립플롭을 3단 이상으로 종속 접속하여 주파수가 서로 다른 3 이상의 펄스 신호를 생성하는 회로 구성의 것에도 마찬가지로 적용하는 것이 가능하고, 이 경우에도 3단 이상의 플립플롭을 적어도 2계통으로 나누어 각각 서로 다른 타이밍에서 따로따로 리셋하도록 하면 된다.

또한, 지연량의 변동이 큰 클럭을 플립플롭에 넣은 경우 등에는, 리셋 펄스도 입력 클럭과 지연량의 변동이 상대적으로 작은 펄스로 하면, 동작 스피드를 높일 수 있다.

상기 실시 형태에 따른 타이밍 발생 회로는, 예를 들면, 화소가 매트릭스 형상으로 배치되어 이루어지는 표시부와 동일한 투명 절연 기판 상에, 주변의 구동 회로가 일체적으로 형성되어 이루어지는 구동 회로 일체형 표시 장치에 있어서, 기판 외부로부터 입력되는 마스터 클럭 MCK에 기초하여 표시부의 구동에 필요한 각종의 타이밍 신호를 발생시키는 타이밍 제너레이터로서 이용하기에 적합한 것이다.

[적용예]

도 4는, 본 발명에 따른 표시 장치, 예를 들면 액정 표시 장치의 구성예를 도시하는 블록도이다. 도 4에 있어서, 투명 절연 기판, 예를 들면 유리 기판(31)상에는, 화소가 매트릭스 형상으로 배치되어 이루어지는 표시부(화소부)(32)가 형성되어 있다. 유리 기판(31)은, 다른 한 장의 유리 기판과 소정의 간극을 갖고 대향 배치되고, 양 기판 사이에 액정 재료를 밀봉함으로써 표시 패널(LCD 패널)을 구성하고 있다.

표시부(32)에 있어서의 각 화소의 구성의 일례를 도 5에 도시한다. 매트릭스 형상으로 배치된 화소(50) 각각은, 화소 트랜지스터인 TFT(Thin Film Transistor; 박막 트랜지스터)(51)와, 이 TFT(51)의 드레인 전극에 화소 전극이 접속된 액정 셀(52)과, TFT(51)의 드레인 전극에 한쪽의 전극이 접속된 유지 용량(53)을 갖는 구성으로 되어있다. 여기서, 액정 셀(52)은, 화소 전극과 이것에 대향하여 형성되는 대향 전극과의 사이에서 발생하는 액정 용량을 의미한다.

이 화소 구조에 있어서, TFT(51)는 게이트 전극이 게이트선(주사선)(54)에 접속되고, 소스 전극이 데이터선(신호선)(55)에 접속되어 있다. 액정 셀(52)은 대향 전극이 VCOM 선(56)에 대하여 각 화소 공통으로 접속되어 있다. 그리고, 액정 셀(52)의 대향 전극에는, VCOM 선(56)을 통하여 공통 전압 VCOM(VCOM 전위)가 각 화소 공통으로 공급된다. 유지 용량(53)은 다른 쪽의 전극(대향 전극 측의 단자)이 CS 선(57)에 대하여 각 화소 공통으로 접속되어 있다.

여기서, 1H(H는 수평 기간) 반전 구동 또는 1F(F는 필드 기간) 반전 구동을 행하는 경우에는, 각 화소에 기입되는 표시 신호는, VCOM 전위를 기준으로 하여 극성 반전을 행하게 된다. 또한, VCOM 전위의 극성을 1H 주기 또는 1F 주기로 반전시키는 VCOM 반전 구동을 1H 반전 구동 또는 1F 반전 구동과 병용하는 경우에는,CS 선(57)에 공급되는 CS 전위의 극성도 VCOM 전위에 동기하여 반전한다. 단, 본 실시 형태에 따른 액정 표시 장치는, VCOM 반전 구동에 한정되는 것이 아니다.

다시 도 4에 있어서, 표시부(32)와 동일한 유리 기판(31) 상에는, 예를 들면, 표시부(32)의 좌측에 인터페이스(IF) 회로(33), 타이밍 제너레이터(TG)(34) 및 기준 전압 드라이버(35)가, 표시부(32)의 상측에 수평 드라이버(36)가, 표시부(32)의 우측에 수직 드라이버(37)가, 표시부(32)의 하측에 CS 드라이버(38) 및 VCOM 드라이버(39)가 각각 탑재되어 있다. 이들 주변의 구동 회로는, 표시부(32)의 화소 트랜지스터와 함께, 저온 폴리실리콘 또는 CG(Continuous Grain : 연속 입계 결정) 실리콘을 이용하여 제작된다.

상기 구성의 액정 표시 장치에서, 유리 기판(31)에 대하여, 저전압 진폭(예를 들면, 3.3 V 진폭)의 마스터 클럭 MCK, 수평 동기 펄스 Hsync, 수직 동기 펄스 Vsync 및 R(적) G(초록) B(청) 병렬 입력의 표시 데이터 Data가 플렉시블 케이블(기판)(40)을 통하여 기판 외부로부터 입력되고, 인터페이스 회로(33)에 있어서 고전압 진폭(예를 들면, 6.5 V)으로 레벨 시프트(레벨 변환)된다.

레벨 시프트된 마스터 클럭 MCK, 수평 동기 펄스 Hsync 및 수직 동기 펄스 Vsync는, 타이밍 제너레이터(34)에 공급된다. 타이밍 제너레이터(34)는, 마스터 클럭 MCK, 수평 동기 펄스 Hsync 및 수직 동기 펄스 Vsync에 기초하여, 기준 전압 드라이버(35), 수평 드라이버(36), 수직 드라이버(37), CS 드라이버(38) 및 VCOM 드라이버(39)의 구동에 필요한 각종의 타이밍 펄스를 생성한다.

레벨 시프트된 표시 데이터 Data는, 다음 단의 직병렬(S/P) 변환 회로(42)에공급된다. 직병렬 변환 회로(42)는, 타이밍 제너레이터(34)로부터 공급되는 후술하는 도트 클럭 DCK에 동기하여, 표시 데이터 Data를 각 비트마다 2 비트로 변환함으로써, 표시 데이터 Data의 주파수를 1/2로 떨어뜨린다. 이 직병렬 변환 회로(42)에서 주파수가 떨어뜨려진 표시 데이터는, 0 V-3.3 V의 저전압 진폭으로 강압되어 수평 드라이버(36)에 공급된다.

수평 드라이버(36)는, 예를 들면, 수평 시프트 레지스터(361), 데이터 샘플링 래치 회로(362) 및 DA(디지털-아날로그) 변환 회로(DAC)(363)를 갖는 구성으로 되어있다. 수평 시프트 레지스터(361)는, 타이밍 제너레이터(34)로부터 공급되는 수평 스타트 펄스 HST에 응답하여 시프트 동작을 개시하고, 동일하게 타이밍 제너레이터(34)로부터 공급되는 수평 클럭 펄스 HCK에 동기하여 1 수평 기간에 순차 전송해 가는 샘플링 펄스를 생성한다.

데이터 샘플링 래치 회로(362)는, 수평 시프트 레지스터(361)로 생성된 샘플링 펄스에 동기하여, 인터페이스 회로(33)로부터 직병렬 변환 회로(42)를 통하여 공급되는 표시 데이터 Data를 1수평 기간에 순차 샘플링하여 래치한다. 이 래치된 1 라인 분의 디지털 데이터는 또한, 수평 블랭킹 기간에 라인 메모리(도시 생략)로 옮겨진다. 그리고, 이 1 라인 분의 디지털 데이터는, DA 변환 회로(363)에서 아날로그 표시 신호로 변환된다.

DA 변환 회로(363)는, 예를 들면, 기준 전압 드라이버(35)로부터 공급되는 계조수 분의 기준 전압의 중에서, 디지털 데이터에 대응한 기준 전압을 선택하여 아날로그 표시 신호로서 출력하는 기준 전압 선택형 DA 변환 회로의 구성으로 되어있다. DA 변환 회로(363)로부터 출력되는 1 라인 분의 아날로그 표시 신호 Sig는, 표시부(32)의 수평 방향 화소수 n에 대응하여 배선된 데이터선(55-1∼55-n)에 출력된다.

수직 드라이버(37)는, 수직 시프트 레지스터 및 게이트 버퍼로 구성된다. 이 수직 드라이버(37)에 있어서, 수직 시프트 레지스터는, 타이밍 제너레이터(34)로부터 공급되는 수직 스타트 펄스 VST에 응답하여 시프트 동작을 개시하고, 동일하게 타이밍 제너레이터(34)로부터 공급되는 수직 클럭 펄스 VCK에 동기하여 1 수직 기간에 순차 전송해 가는 주사 펄스를 생성한다. 이 생성된 주사 펄스는, 표시부(32)의 수직 방향 화소수 m에 대응하여 배선된 게이트선(54-1∼54-m)에 게이트 버퍼를 통해서 순차 출력된다.

이 수직 드라이버(37)에 의한 수직 주사에 의해, 주사 펄스가 게이트선(54-1∼54-m)에 순차 출력되면, 표시부(32)의 각 화소가 행(라인) 단위로 순서대로 선택된다. 그리고, 이 선택된 1 라인 분의 화소에 대하여, DA 변환 회로(363)로부터 출력되는 1 라인 분의 아날로그 표시 신호 Sig가 데이터선(55-1∼55-n)을 경유하여 일제히 기입된다. 이 라인 단위의 기입 동작이 반복되는 것에 의해, 1 화면 분의 화상 표시가 행하여진다.

CS 드라이버(38)는, 전술한 CS 전위를 생성하여, 도 5의 CS 선(57)을 통하여 유지 용량(53)의 다른 쪽의 전극에 대하여 각 화소 공통으로 공급한다. 여기서, 표시 신호의 진폭을 예를 들면 0-3.3 V로 하면, VCOM 반전 구동을 채용하는 경우에는, CS 전위는 저레벨을 0 V(접지 레벨), 고레벨을 3.3 V 사이로서 교류 반전을 반복하게 된다.

VCOM 드라이버(39)는, 전술한 VCOM 전위를 생성한다. VCOM 드라이버(39)로부터 출력되는 VCOM 전위는, 플렉시블 케이블(40)을 통하여 한번 유리 기판(31)의 외부로 출력된다. 이 기판 외부로 출력된 VCOM 전위는 VCOM 조정 회로(41)를 경유한 후, 플렉시블 케이블(40)을 통하여 다시 유리 기판(31) 내에 입력되어, 도 5의 VCOM 선(56)을 통하여 액정 셀(52)의 대향 전극에 대하여 각 화소 공통으로 공급된다.

여기서, VCOM 전위로서는, CS 전위와 거의 동일한 진폭의 교류 전압이 이용된다. 단, 실제로는, 도 5에 있어서, 데이터선(54)으로부터 TFT(51)를 통해서 액정 셀(52)의 화소 전극에 신호를 기입할 때에, 기생 용량 등에 기인하여 TFT(51)에서 전압 강하가 발생하기 때문에, VCOM 전위로서는, 그 전압 강하 분만큼 DC 시프트한 교류 전압을 이용할 필요가 있다. 이 VCOM 전위의 DC 시프트를 VCOM 조정 회로(41)가 담당한다.

VCOM 조정 회로(41)는, VCOM 전위를 입력으로 하는 컨덴서 C와, 이 컨덴서 C의 출력단과 외부 전원 VCC와의 사이에 접속된 가변 저항 VR와, 컨덴서 C의 출력단과 접지와의 사이에 접속된 저항 R로 구성되어, 액정 셀(52)의 대향 전극에 공급하는 VCOM 전위의 DC 레벨을 조정하고, 즉 VCOM 전위에 대하여 DC 오프셋을 건다.

상기 구성의 액정 표시 장치에서는, 표시부(32)와 동일한 패널(유리 기판(31)) 상에, 수평 드라이버(36) 및 수직 드라이버(37) 외에, 인터페이스 회로(33), 타이밍 제너레이터(34), 기준 전압 드라이버(35), CS 드라이버(38) 및VCOM 드라이버(39) 등의 주변의 구동 회로를 일체적으로 탑재함으로써, 전 구동 회로 일체형의 표시 패널을 구성할 수 있고, 외부에 다른 기판이나 IC, 트랜지스터 회로를 설치할 필요가 없기 때문에, 시스템 전체의 소형화 및 저비용화가 가능하게 된다.

이 구동 회로 일체형 액정 표시 장치에서, 표시부(32)를 구동하기 위한 각종의 타이밍 신호를 생성하는 타이밍 제너레이터(34)로서, 전술한 실시 형태에 따른 타이밍 발생 회로가 이용된다. 도 1에 도시하는 타이밍 발생 회로에 있어서, 레벨 시프트 회로(11, 14)는 인터페이스 회로(33)에 대응하여, TFF(12, 13), 펄스 생성 회로(15) 및 버퍼(16, 17)는 타이밍 제너레이터(34)에 대응한다.

그리고, 레벨 시프트 회로(11)로 레벨 시프트된 마스터 클럭 lsmck은, 해당 마스터 클럭 lsmck을 기준으로 동작하는 회로, 구체적으로는 수평 드라이버(36)의 데이터 샘플링 래치 회로(362)에 공급된다. 또한, TFF(12)에서 생성된 도트 클럭 DCK은, 해당 도트 클럭 DCK을 기준으로 동작하는 회로, 구체적으로는 직병렬 변환 회로(42)에 공급되고, TFF(13)에서 생성된 수평 클럭 HCK은, 해당 수평 클럭 HCK을 기준으로 동작하는 회로, 구체적으로는 수평 드라이버(36)의 수평 시프트 레지스터(361)에 공급된다.

이와 같이, 타이밍 제너레이터(34)로서, 전술한 실시 형태에 따른 타이밍 발생 회로를 이용함으로써, 해당 타이밍 발생 회로는, 소자 특성의 변동이 크고, 프로세스 룰이 성긴 트랜지스터를 이용하여 각 회로를 절연 기판 상에 형성한 경우라도 동작 마진을 크게 잡을 수 있기 때문에, TFT를 이용하여 주변의 구동 회로를 투명 절연 기판 상에 표시부(31)와 일체적으로 형성하여 이루어지는 동작 마진이 큰 액정 표시 장치를 제작할 수 있다.

또한, 본 적용예에서는, 표시 소자로서 액정 셀을 이용하여 이루어지는 액정 표시 장치에 적용한 경우를 예로 들어 설명했지만, 이 적용예에 한정되는 것이 아니라, 표시 소자로서 EL(electroluminescence; 일렉트로루미네센스) 소자를 이용하여 이루어지는 EL 표시 장치 등, 표시부와 동일한 기판 위에 레벨 시프트 회로를 탑재하여 이루어지는 표시 장치 전반에 적용 가능하다.

상술한 적용예에 따른 액정 표시 장치로 대표되는 표시 장치는, 휴대 전화기나 PDA(Personal Digital Assistants; 휴대 정보 단말기)로 대표되는 소형·경량인 휴대 단말기의 화면 표시부로서 이용하기에 적합한 것이다.

도 6은, 본 발명에 따른 휴대 단말기, 예를 들면 PDA의 구성의 개략을 도시하는 외관도이다.

본 예에 따른 PDA는, 예를 들면, 장치 본체(61)에 대하여 덮개(62)가 개폐 가능하게 설치된 절첩식의 구성으로 되어있다. 장치 본체(61)의 상면에는, 키보드 등의 각종의 키가 배치되어 이루어지는 조작부(63)가 배치되어 있다. 한편, 덮개(62)에는, 화면 표시부(64)가 배치되어 있다. 이 화면 표시부(64)로서, 전술한 실시 형태에 따른 타이밍 발생 회로를, 표시부와 동일 기판 위에 타이밍 제너레이터로서 탑재하여 이루어지는 액정 표시 장치가 이용된다.

전술한 실시 형태에 따른 타이밍 발생 회로를 액정 표시 장치의 타이밍 제너레이터로서 이용함으로써, 동작 마진이 큰 구동 회로 일체형 액정 표시 장치를 구성할 수 있기 때문에, 해당 액정 표시 장치를 화면 표시부(64)로서 탑재함으로써, PDA 전체의 구성을 간략화할 수 있어서, 소형화, 저비용화에 기여할 수 있게 된다.

또한, 여기서는, PDA에 적용한 경우를 예로 들어 설명했지만, 이 적용예에 한정되는 것이 아니라, 본 발명에 따른 액정 표시 장치는, 특히 휴대 전화기 등 소형·경량의 휴대 단말기 전반에 이용하기에 적합한 것이다.

이상 설명한 바와 같이, 본 발명에 따르면, 절연 기판 상에 형성되고, 기판 외부로부터 입력되는 클럭 신호에 동기하여 주파수가 서로 다른 복수의 타이밍 신호를 생성하는 복수의 플립플롭을 갖는 타이밍 발생 회로에서, 이들 복수의 플립플롭을 적어도 2계통으로 나누어 서로 다른 타이밍으로 따로따로 리셋함으로써, 빠른 타이밍으로 리셋가 필요한 플립플롭과, 그것보다도 느린 타이밍으로 리셋가 필요한 플립플롭으로 나누어 리셋 동작을 행할 수 있고, 각각의 플립플롭에 대하여 최적의 리셋 타이밍을 설정할 수 있기 때문에, 소자 특성의 변동이 크고, 프로세스 룰이 성긴 트랜지스터를 이용하여 각 회로를 형성한 경우라도, 동작 마진을 크게 잡는 것이 가능하게 된다.

Claims (5)

1. 절연 기판 상에 형성되고, 기판 외부로부터 입력되는 클럭 신호에 동기하여 주파수가 서로 다른 복수의 펄스 신호를 생성하는 복수의 플립플롭과,

   상기 복수의 플립플롭과 동일 기판 위에 형성되고, 상기 복수의 플립플롭을 적어도 2계통으로 나누어 서로 다른 타이밍으로 따로따로 리셋하는 리셋 회로를 구비한 것을 특징으로 하는 로직 회로.
2. 절연 기판 상에 형성되고, 기판 외부로부터 입력되는 마스터 클럭에 동기하여 주파수가 서로 다른 복수의 타이밍 신호를 생성하는 복수의 플립플롭과,

   상기 복수의 플립플롭과 동일 기판 위에 형성되고, 상기 복수의 플립플롭을 적어도 2계통으로 나누어 서로 다른 타이밍으로 따로따로 리셋하는 리셋 회로를 구비한 것을 특징으로 하는 타이밍 발생 회로.
3. 투명 절연 기판 상에 화소가 매트릭스 형상으로 배치되어 이루어지는 표시부와,

   상기 투명 절연 기판 상에 상기 표시부와 함께 탑재되고, 기판 외부로부터 입력되는 마스터 클럭에 동기하여 상기 표시부의 구동에 필요한 주파수가 서로 다른 복수의 타이밍 신호를 발생시키는 타이밍 발생 회로를 구비하며,

   상기 타이밍 발생 회로가,

   상기 복수의 타이밍 신호를 각각 발생시키는 복수의 플립플롭과,

   상기 복수의 플립플롭을 적어도 2계통으로 나누어 서로 다른 타이밍으로 따로따로 리셋하는 리셋 회로를 갖는 것을 특징으로 하는 표시 장치.
4. 제3항에 있어서,

   상기 타이밍 발생 회로는, 상기 투명 절연 기판 상에 저온 폴리실리콘 또는 연속 입계 결정 실리콘을 이용하여 형성되어 있는 것을 특징으로 하는 표시 장치.
5. 투명 절연 기판 상에 화소가 매트릭스 형상으로 배치되어 이루어지는 표시부와,

   상기 투명 절연 기판 상에 상기 표시부와 함께 탑재되고, 기판 외부로부터 입력되는 마스터 클럭에 동기하여 상기 표시부의 구동에 필요한 주파수가 서로 다른 복수의 타이밍 신호를 발생시키는 타이밍 발생 회로를 구비하며,

   상기 타이밍 발생 회로가,

   상기 복수의 타이밍 신호를 각각 발생시키는 복수의 플립플롭과,

   상기 복수의 플립플롭을 적어도 2계통으로 나누어 서로 다른 타이밍으로 따로따로 리셋하는 리셋 회로를 갖는 표시 장치를 화면 표시부로서 탑재한 것을 특징으로 하는 휴대 단말기.