JPS623574A - 同期信号発生回路 - Google Patents
同期信号発生回路Info
- Publication number
- JPS623574A JPS623574A JP14352885A JP14352885A JPS623574A JP S623574 A JPS623574 A JP S623574A JP 14352885 A JP14352885 A JP 14352885A JP 14352885 A JP14352885 A JP 14352885A JP S623574 A JPS623574 A JP S623574A
- Authority
- JP
- Japan
- Prior art keywords
- external
- circuit
- reset
- pulse
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、外部同期をとることができるようにした同
期信号発生回路に関する。
期信号発生回路に関する。
民生用又は工業用の監視装置では、複数のビデオカメラ
からの映像を、モニタとなるテレヒション受僚機に順次
切り換えて供給し１時分割表示するため、同期信号を各
ビデオカメラについて共通化する必要がある０通常、ビ
デオカメラ内には。
からの映像を、モニタとなるテレヒション受僚機に順次
切り換えて供給し１時分割表示するため、同期信号を各
ビデオカメラについて共通化する必要がある０通常、ビ
デオカメラ内には。
水平走査周波数の整数倍の周波数で発振する原発振回路
が設けられており、この原発振回路の出力を水平走査周
波数又は垂直走査周波数まで分周する分周回路のうち、
垂直用の分周回路を外部リセットパルスによってリセッ
トすることにより、外部同期をかけるよう構成されてい
る。
が設けられており、この原発振回路の出力を水平走査周
波数又は垂直走査周波数まで分周する分周回路のうち、
垂直用の分周回路を外部リセットパルスによってリセッ
トすることにより、外部同期をかけるよう構成されてい
る。
上記従来の同期信号発生回路は、内部同期時と外部同期
時で分周回路のリセットタイミングに相関がな−く、内
部同期時には内部リセットパルスが分周回路内のすべて
のＥＬｓフリップフロップ回路をリセットするのに対し
、外部同期時には外部リセットパルスにより一部の几ｓ
フリップフ口ツプ回路に対しリセットを行うとともに、
この一部の８８フリップフロップ回路を外部セットパル
スによってセットし、リセット時に実質的に数クロック
分の分周がなされるようにしている。たいていの場合は
、内部リセットパルスが外部セットパルスに競合しない
ようなリセットタイミングのずれが存在するが、リセッ
トタイミングが近接した場合、内部リセットパルスが外
部セットパルスに競合し、外部同期がとれなくなること
がある等の問題点があった。
時で分周回路のリセットタイミングに相関がな−く、内
部同期時には内部リセットパルスが分周回路内のすべて
のＥＬｓフリップフロップ回路をリセットするのに対し
、外部同期時には外部リセットパルスにより一部の几ｓ
フリップフ口ツプ回路に対しリセットを行うとともに、
この一部の８８フリップフロップ回路を外部セットパル
スによってセットし、リセット時に実質的に数クロック
分の分周がなされるようにしている。たいていの場合は
、内部リセットパルスが外部セットパルスに競合しない
ようなリセットタイミングのずれが存在するが、リセッ
トタイミングが近接した場合、内部リセットパルスが外
部セットパルスに競合し、外部同期がとれなくなること
がある等の問題点があった。
この発明は、上記問題点を解決したものであり。
複数のフリップフロップ回路が多段接続され、接続段数
に応じた分周比でもって、水平走査周波数の整数倍の周
波数の信号を分周する分周回路と。
に応じた分周比でもって、水平走査周波数の整数倍の周
波数の信号を分周する分周回路と。
この分周回路の分周出力にもとづき垂直走査周期で動作
し一前記フリップフロップ回路に対し、すべてをリセッ
トする内部リセットパルスを供給する内部リセット手段
と、前記分周回路内のフリップフロップ回路に対し、一
部を除いてリセットする外部リセットパルスと該一部を
セットする外部セットパルスを供給する外部リセット手
段と、この外部リセット手段の動作時には、前記内部リ
セット手段の出力をマスクするマスク手段とを設けて構
成したことを要旨とするものである。
し一前記フリップフロップ回路に対し、すべてをリセッ
トする内部リセットパルスを供給する内部リセット手段
と、前記分周回路内のフリップフロップ回路に対し、一
部を除いてリセットする外部リセットパルスと該一部を
セットする外部セットパルスを供給する外部リセット手
段と、この外部リセット手段の動作時には、前記内部リ
セット手段の出力をマスクするマスク手段とを設けて構
成したことを要旨とするものである。
この発明は１分周回路内の全フリップフロップ回路をセ
ットする内部リセットパルスを１分周回路内のフリップ
フロップ回路を一部を除いてリセットする外部リセット
時にマスクし、外部リセットパルスと対をなす外部セッ
トパルスを、内部リセットパルスに優先させる。
ットする内部リセットパルスを１分周回路内のフリップ
フロップ回路を一部を除いてリセットする外部リセット
時にマスクし、外部リセットパルスと対をなす外部セッ
トパルスを、内部リセットパルスに優先させる。
以下−この発明の実施列について一第１，２図を参照し
て説明する。第１，２図は、それぞれこの発明の同期信
号発生回路の一実施例を示す回路構成図及び回路各部の
信号波形図である。
て説明する。第１，２図は、それぞれこの発明の同期信
号発生回路の一実施例を示す回路構成図及び回路各部の
信号波形図である。
第１図中、同期信号発生回路１は、ビデオカメラ内部の
原発振回路２の出力（周波数１０１０ （Ｈ）を分周回
路３にて」−分周して得た１周波数が２ ｆＨの信号に
もとづいて１分周回路４が垂直同期信号を発生する０分
周回路４は、 １０個の几Ｓ７リツプフロツプ回路４ａ
が縦続的に接続されたものであり、入力に対し最大２−
１０ の分周出力が得られるようになっている。この
分周回路４の出力状態は内部リセット回路５によってチ
ェックされ。
原発振回路２の出力（周波数１０１０ （Ｈ）を分周回
路３にて」−分周して得た１周波数が２ ｆＨの信号に
もとづいて１分周回路４が垂直同期信号を発生する０分
周回路４は、 １０個の几Ｓ７リツプフロツプ回路４ａ
が縦続的に接続されたものであり、入力に対し最大２−
１０ の分周出力が得られるようになっている。この
分周回路４の出力状態は内部リセット回路５によってチ
ェックされ。
ＮＴＳＣ方式の場合は５２５．ＰＡＬ方式の場合は６２
５の分周比が得られた時点で、リセット信号を出力する
。５ａは、ＮＴＳＣ方式とＰＡＬ方式等の方式に応じた
制御信号を入力するための制御回路である。
５の分周比が得られた時点で、リセット信号を出力する
。５ａは、ＮＴＳＣ方式とＰＡＬ方式等の方式に応じた
制御信号を入力するための制御回路である。
内部リセット回路５には、Ｄフリップフロップ回路６，
７が２段接続されており、それぞれのＱ出力とＱ出力が
１分周回路４内の第２番目と第４番目のＲ８フリップフ
ロップ回路４ａをリセットするための内部リセットパル
スを発するナンドケート回路８の入力とされている。Ｄ
フリップフロップ回路６，７は１分周回路３の出力及び
この出力を反転するインバータ回路９の出力をクロック
入力としており、Ｄフリップフロップ回路６のＱ出力が
Ｄフリップフロップ回路７のＤ入力となる。
７が２段接続されており、それぞれのＱ出力とＱ出力が
１分周回路４内の第２番目と第４番目のＲ８フリップフ
ロップ回路４ａをリセットするための内部リセットパル
スを発するナンドケート回路８の入力とされている。Ｄ
フリップフロップ回路６，７は１分周回路３の出力及び
この出力を反転するインバータ回路９の出力をクロック
入力としており、Ｄフリップフロップ回路６のＱ出力が
Ｄフリップフロップ回路７のＤ入力となる。
ところで１分周回路４内の第２番目と第４番目のＩ（、
Ｓフリップフロップ回路４ａを除く他のＲ，８フリップ
フロップ回路４ａのリセット入力となる外部リセットパ
ルスは、ナントゲート回路８の出力を一方の入力とする
ナントゲート回路１０に接続したインバータ回路１１に
よって与えられるが、このナントゲート回路１０の他方
の入力は１、入力側に２段接続されたＤフリップフロッ
プ回路１２ 、１３をもつナントゲート回路１４によっ
て与えられる。
Ｓフリップフロップ回路４ａを除く他のＲ，８フリップ
フロップ回路４ａのリセット入力となる外部リセットパ
ルスは、ナントゲート回路８の出力を一方の入力とする
ナントゲート回路１０に接続したインバータ回路１１に
よって与えられるが、このナントゲート回路１０の他方
の入力は１、入力側に２段接続されたＤフリップフロッ
プ回路１２ 、１３をもつナントゲート回路１４によっ
て与えられる。
ナントゲート回路１４は、Ｄフリップフロップ回路１２
、１３のＱ出力とＱ出力及び水平パルス発生回路１５
から送られてくる水平走査周期の水平パルスを入力とし
、外部セットパルスを出力する。Ｄフリップフロップ回
路１２ 、１３は１分周回路３の出力をクロック入力と
しており、Ｄフリップフロップ回路１２のＱ出力がＤフ
リップフロン１回路１３のＤ入力となる。
、１３のＱ出力とＱ出力及び水平パルス発生回路１５
から送られてくる水平走査周期の水平パルスを入力とし
、外部セットパルスを出力する。Ｄフリップフロップ回
路１２ 、１３は１分周回路３の出力をクロック入力と
しており、Ｄフリップフロップ回路１２のＱ出力がＤフ
リップフロン１回路１３のＤ入力となる。
ここで、ナントゲート回路８と１０の間には、ナントゲ
ート回路８の出力である内部リセットパルスを、外部同
期時にマスクするためのオアゲート回路１６を介挿しで
ある。このオアゲート回路１６は。
ート回路８の出力である内部リセットパルスを、外部同
期時にマスクするためのオアゲート回路１６を介挿しで
ある。このオアゲート回路１６は。
ナントゲート回路８の出力を一方の入力とするとともに
、外部リセット回路１７から送られてくる外部リセット
信号を反転するインバータ回路１８の出力を他方の入力
としており、その出力は、ナントゲート回路１０の一方
の入力とされると同時に１分周回路４内の第２番目と第
４番目の凡Ｓフリップフロップ回路４ａのリセット入力
とされる。
、外部リセット回路１７から送られてくる外部リセット
信号を反転するインバータ回路１８の出力を他方の入力
としており、その出力は、ナントゲート回路１０の一方
の入力とされると同時に１分周回路４内の第２番目と第
４番目の凡Ｓフリップフロップ回路４ａのリセット入力
とされる。
いま、外部同期の必要がなく内部同期のみでよい場合、
外部リセット回路１７と水平パルス発生回路１５は、動
作しない、このため１分周回路４の分周出力が、内部リ
セット回路５ζこ指定された値に一致したとき、内部リ
セット回路５が内部リセット信号を発する。この内部リ
セット信号は、Ｄフリップフロップ回路６．７によって
、クロックパルス２個分遅延されたのち、内部リセット
パルスとしてナントゲート回路８のロウレベル出力トナ
って送出される。このため、オアゲート回路１６の出力
も、インバータ回路１１の出力も、ともにロウレベルと
なり１分周回路４内のすべてのＲ，８フリップフロップ
回路４ａは、ロウレベルの内部リセットパルスにより同
時にリセットされる。
外部リセット回路１７と水平パルス発生回路１５は、動
作しない、このため１分周回路４の分周出力が、内部リ
セット回路５ζこ指定された値に一致したとき、内部リ
セット回路５が内部リセット信号を発する。この内部リ
セット信号は、Ｄフリップフロップ回路６．７によって
、クロックパルス２個分遅延されたのち、内部リセット
パルスとしてナントゲート回路８のロウレベル出力トナ
って送出される。このため、オアゲート回路１６の出力
も、インバータ回路１１の出力も、ともにロウレベルと
なり１分周回路４内のすべてのＲ，８フリップフロップ
回路４ａは、ロウレベルの内部リセットパルスにより同
時にリセットされる。
これに対し、外部同期をとるため、外部リセット回路１
７と水平パルス発生回路１５を動作させたときに、第２
図に囚、（Ｃ）に示した如く、外部リセット回路１７が
、内部リセット回路５の内部リセット信号に前後して一
外部リセット信号を発したとする。この外部リセット信
号からは、Ｄフリップフロップ回路１２ 、１３によっ
てクロックパルス２個分遅延されたのち、ナントゲート
回路１４の水平パルス入力がハイレベルであるときに、
第２図（Ｉ）に示Ｌｆロウレベルの外部セットパルスが
得られる。
７と水平パルス発生回路１５を動作させたときに、第２
図に囚、（Ｃ）に示した如く、外部リセット回路１７が
、内部リセット回路５の内部リセット信号に前後して一
外部リセット信号を発したとする。この外部リセット信
号からは、Ｄフリップフロップ回路１２ 、１３によっ
てクロックパルス２個分遅延されたのち、ナントゲート
回路１４の水平パルス入力がハイレベルであるときに、
第２図（Ｉ）に示Ｌｆロウレベルの外部セットパルスが
得られる。
一方、インバータ回路１８にて反転された外部リセット
信号は、ハイレベルとなるため、オアゲート回路１６の
他方の入力である第２図（Ｂ）に示したロウレベルの内
部リセットパルスをマスクシ、ソのままナントゲート回
路１０に供給される。ナントゲート回路ＩＯは、ハイレ
ベルとロウレベルの２人力によりハイレベルの出力を送
出するが、これをインバータ回路１１が反転するため、
第２図Ｕ）に示すロウレベルの外部リセットパルスが得
られる。
信号は、ハイレベルとなるため、オアゲート回路１６の
他方の入力である第２図（Ｂ）に示したロウレベルの内
部リセットパルスをマスクシ、ソのままナントゲート回
路１０に供給される。ナントゲート回路ＩＯは、ハイレ
ベルとロウレベルの２人力によりハイレベルの出力を送
出するが、これをインバータ回路１１が反転するため、
第２図Ｕ）に示すロウレベルの外部リセットパルスが得
られる。
すなわち１分周回路４内の第２番目と第４番目を除（Ｒ
８フリップフロップ回路４ａは、ロウレベルの外部リセ
ットパルスによってリセットされる。一方、第２番目と
第４番目のＥｔＳフリップフロップ回路４ａは、ナント
ゲート回路１４からセット入力端子に対して供給された
外部セットパルスによりセットされる。この場合、第２
番目と第４目のＲＳフリップフロップ回路４ａのリセッ
ト入力端子に対しては、第２図（Ｄ）に示す如く、オア
ゲート回路１６がハイレベルの出方を送出しており。
８フリップフロップ回路４ａは、ロウレベルの外部リセ
ットパルスによってリセットされる。一方、第２番目と
第４番目のＥｔＳフリップフロップ回路４ａは、ナント
ゲート回路１４からセット入力端子に対して供給された
外部セットパルスによりセットされる。この場合、第２
番目と第４目のＲＳフリップフロップ回路４ａのリセッ
ト入力端子に対しては、第２図（Ｄ）に示す如く、オア
ゲート回路１６がハイレベルの出方を送出しており。
ロウレベルの内部リセットパルスはマスクされることに
なる。
なる。
このようζこ１分周回路４は、外部リセット信号により
、クロックパルス１０個分の分周状態にリセットされる
。
、クロックパルス１０個分の分周状態にリセットされる
。
上記の如く、同期信号発生回路ｌによれば１分周回路４
内の全フリップフロップ回路４ａをリセットする内部リ
セットパルスを１分周回路４内のフリップフロップ回路
４ａを一部を除いてリセットする外部リセット時にマス
クし、外部リセットハルスと対をなす外部セットパルス
が内部リセットパルスに優先するよう構成したから、内
部同期時と外部同期時とでリセット方法が異なる分周回
路４に対し、確実に外部同期をかけることができ。
内の全フリップフロップ回路４ａをリセットする内部リ
セットパルスを１分周回路４内のフリップフロップ回路
４ａを一部を除いてリセットする外部リセット時にマス
クし、外部リセットハルスと対をなす外部セットパルス
が内部リセットパルスに優先するよう構成したから、内
部同期時と外部同期時とでリセット方法が異なる分周回
路４に対し、確実に外部同期をかけることができ。
これにより複数のビデオカメラを共通の同期信号により
駆動し、単一のテレビジョン受像機に時分割或いは画面
分割により映像表示するような場合等に、安定した外部
同期が可能である。
駆動し、単一のテレビジョン受像機に時分割或いは画面
分割により映像表示するような場合等に、安定した外部
同期が可能である。
以上説明したように、この発明によれば１分周回路内の
全フリップフロップ回路をリセットする内部リセットパ
ルスを０分周回路内のフリップフロップ回路を一部を除
いてリセットする外部リセット時にマスクし、外部リセ
ットパルスと対をなす外部セットパルスが内部リセット
パルスに優先するよう構成したから、内部同期時と外部
同期時とでリセット方法が異なる分周回路に対し、確実
に外部同期をかけることができ、これにより複数のビデ
オカメラを共通の同期信号により駆動し。
全フリップフロップ回路をリセットする内部リセットパ
ルスを０分周回路内のフリップフロップ回路を一部を除
いてリセットする外部リセット時にマスクし、外部リセ
ットパルスと対をなす外部セットパルスが内部リセット
パルスに優先するよう構成したから、内部同期時と外部
同期時とでリセット方法が異なる分周回路に対し、確実
に外部同期をかけることができ、これにより複数のビデ
オカメラを共通の同期信号により駆動し。
単一のテレビジョン受像機に時分割或いは画面分割によ
り映像表示するような場合等ｔこ、安定した外部同期が
可能である等の優れた効果を奏する。
り映像表示するような場合等ｔこ、安定した外部同期が
可能である等の優れた効果を奏する。
第１，２図は、それぞれこの発明の同期信号発生回路の
一実施例を示す回路構成図及び回路各部の信号波形図で
ある。 １・・・同期信号発生回路、４・・・分周回路、４ａ・
・・Ｒ，８フリップフロップ回路、５・・・内部リセッ
ト回路、６，７．１２．１３・・・Ｄフリップフロップ
回路。 ８ 、１０ 、１４・・・ナントゲート回路、９，１１
．１８・・・インバータ回路、１６・・・オアゲート回
路、１７・・・外部リセット回路。
一実施例を示す回路構成図及び回路各部の信号波形図で
ある。 １・・・同期信号発生回路、４・・・分周回路、４ａ・
・・Ｒ，８フリップフロップ回路、５・・・内部リセッ
ト回路、６，７．１２．１３・・・Ｄフリップフロップ
回路。 ８ 、１０ 、１４・・・ナントゲート回路、９，１１
．１８・・・インバータ回路、１６・・・オアゲート回
路、１７・・・外部リセット回路。
Claims (1)
- 複数のフリップフロップ回路が多段接続され、接続段数
に応じた分周比でもって、水平走査周波数の整数倍の周
波数の信号を分周する分周回路とこの分周回路の分周出
力にもとづき垂直走査周期で動作し、前記フリップフロ
ップ回路に対し、すべてをリセットする内部リセットパ
ルスを供給する内部リセット手段と、前記分周回路内の
フリップフロップ回路に対し、一部を除いてリセットす
る外部リセットパルスと該一部をセットする外部セット
パルスを供給する外部リセット手段と、この外部リセッ
ト手段の動作時には、前記内部リセット手段の出力をマ
スクするマスク手段とを設けてなる同期信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14352885A JPS623574A (ja) | 1985-06-29 | 1985-06-29 | 同期信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14352885A JPS623574A (ja) | 1985-06-29 | 1985-06-29 | 同期信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623574A true JPS623574A (ja) | 1987-01-09 |
Family
ID=15340837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14352885A Pending JPS623574A (ja) | 1985-06-29 | 1985-06-29 | 同期信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623574A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410783A (en) * | 1987-07-02 | 1989-01-13 | Nippon Columbia | Tv synchronizing signal generator |
| JPS6412770A (en) * | 1987-07-07 | 1989-01-17 | Nippon Columbia | Synchronizing signal generation device |
| US7368945B2 (en) | 2002-05-31 | 2008-05-06 | Sony Corporation | Logic circuit, timing generation circuit, display device, and portable terminal |
-
1985
- 1985-06-29 JP JP14352885A patent/JPS623574A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410783A (en) * | 1987-07-02 | 1989-01-13 | Nippon Columbia | Tv synchronizing signal generator |
| JPS6412770A (en) * | 1987-07-07 | 1989-01-17 | Nippon Columbia | Synchronizing signal generation device |
| US7368945B2 (en) | 2002-05-31 | 2008-05-06 | Sony Corporation | Logic circuit, timing generation circuit, display device, and portable terminal |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5006979A (en) | Phase synchronization system | |
| US3814855A (en) | Synchronizing signal producing system for a television device | |
| US4038683A (en) | Television synchronizing generator | |
| US4231064A (en) | Vertical synchronization circuit for a cathode-ray tube | |
| JPS623574A (ja) | 同期信号発生回路 | |
| US3716795A (en) | Time comb generator | |
| US3676589A (en) | Video inversion technique to counteract slowly moving interference patterns in a video communications system | |
| US6100935A (en) | Sync generator unit and field decision unit using it | |
| EP0341989A2 (en) | Apparatus for simultaneously outputting plural image signals derived from a video signal, comprising a single digital-to- analogue converter | |
| JPH04175075A (ja) | ビデオカメラ装置 | |
| EP0416465B1 (en) | Synchronization compensating circuit for use in scanning type display circuit | |
| US5835154A (en) | Circuit arrangement for deriving pulses of horizontal and vertical frequency | |
| US4009487A (en) | Blanking generator for PAL sync signals | |
| JPS6252501B2 (ja) | ||
| JP4186673B2 (ja) | ２系統映像信号の同期方法及び同期回路 | |
| JPH0420526B2 (ja) | ||
| JPS60162385A (ja) | 垂直同期装置 | |
| JP3253451B2 (ja) | コンポジット同期信号の遅延回路 | |
| GB1575776A (en) | Method for the remote synchronization of a colour television synchronizing generator in accordance with ccir-pal standards | |
| JPH03165667A (ja) | クロック発生装置 | |
| JPS6033650Y2 (ja) | 同期信号分離装置 | |
| KR20010045344A (ko) | 텔레비젼 신호의 모드에 따른 위상고정방법 | |
| JPS6249788B2 (ja) | ||
| JPH0541813A (ja) | クロツク信号発生回路 | |
| JPS62180689A (ja) | 表示制御クロツク発生回路装置 |