KR200488116Y1 - 칩 패키지 회로 기판 모듈 - Google Patents

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KR200488116Y1 KR2020170003836U KR20170003836U KR200488116Y1 KR 200488116 Y1 KR200488116 Y1 KR 200488116Y1 KR 2020170003836 U KR2020170003836 U KR 2020170003836U KR 20170003836 U KR20170003836 U KR 20170003836U KR 200488116 Y1 KR200488116 Y1 KR 200488116Y1
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유니마이크론 테크놀로지 코퍼레이션
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Abstract

회로 기판 및 적어도 하나의 오리지널 칩을 포함하는 칩 패키지 회로 기판 모듈이 제공된다. 회로 기판은 적어도 하나의 제 1 패드, 적어도 하나의 제 2 패드 및 적어도 하나의 대체 패드를 포함한다. 적어도 하나의 제 2 패드는 적어도 하나의 제 1 패드 옆에 위치되고 적어도 하나의 제 1 패드로부터 떨어져 있다. 적어도 하나의 대체 패드는 적어도 하나의 제 2 패드에 인접해 있으며 적어도 하나의 제 1 패드 및 적어도 하나의 제 2 패드로부터 떨어져 있다. 적어도 하나의 오리지널 칩은 적어도 하나의 제 1 패드 및 적어도 하나의 제 2 패드 각각에 연결된다. 적어도 하나의 제 2 패드에 각각 상응하는 부분과 제 1 패드의 제 2 드에 인접한 대체 패드에 상응하는 부분의 전체 폭은 오리지널 칩의 폭의 2배보다 크거나 같다.

Description

칩 패키지 회로 기판 모듈{CHIP PACKAGE CIRCUIT BOARD MODULE}
본 고안은 회로 기판 모듈에 관한 것이며, 보다 구체적으로는 칩 패키지 회로 기판 모듈에 관한 것이다.
일반적으로, 발광 다이오드(LED) 칩의 회로 기판 모듈은 회로 기판 상에 패키징된 LED 칩을 갖는다. 그러나, LED 칩이 손상, 패키징 불량 또는 다른 이유로 인해 발광할 수 없는 경우, 새로운 LED 칩을 다시 패키징하기 전에 LED 칩을 제거하고 회로 기판 상의 패드를 세정해야 한다(솔더 페이스트를 재인쇄하는 것이 필요로 되는 경우가 있다).
그럼에도 불구하고, 상술한 바와 같은 재작업 공정은 LED 칩이 박리될 때 회로 기판 표면 상의 구리 와이어가 함께 박리될 수 있고; LED 칩을 박리하는 과정에서 고온이 가해질 필요가 있기 때문에, 고온 환경에서 예상치 못한 열 팽창 또는 수축을 일으켜 회로 기판을 손상시키고 회로 기판의 신뢰성을 저하시키는 문제에 직면할 수 있고; LED 칩이 박리될 때 패드가 손상될 수 있기 때문에 새로운 LED 칩을 동일한 위치에 패키징하는 것은 수율 저하와 같은 문제에 직면할 수 있다.
본 고안은 회로 기판 상에 신속하고 용이하게 배치될 수 있는 대체 칩을 갖고, 고수율이고, 또한 표면 상에 루팅(routing)하면서 그 표면이 디스플레이 표시에 미치는 영향을 경감시키기 위해 광택(glossy)이 덜하도록 더욱 집약적이고 더욱 유연한 설계를 갖는 칩 패키지 회로 기판 모듈을 제공한다.
본 고안의 칩 패키지 회로 기판 모듈은 회로 기판 및 적어도 하나의 오리지널 칩을 포함한다. 회로 기판은 적어도 하나의 제 1 패드, 적어도 하나의 제 2 패드 및 적어도 하나의 대체 패드를 포함한다. 적어도 하나의 제 2 패드는 적어도 하나의 제 1 패드 옆에 위치되고 적어도 하나의 제 1 패드로부터 떨어져 있다. 적어도 하나의 대체 패드는 적어도 하나의 제 2 패드에 인접해 있고 적어도 하나의 제 1 패드 및 적어도 하나의 제 2 패드로부터 떨어져 있다. 적어도 하나의 오리지널 칩은 적어도 하나의 제 1 패드 및 적어도 하나의 제 2 패드에 각각 연결된다. 적어도 하나의 제 2 패드 각각에 상응하는 부분과 제 1 패드의 제 2 패드에 인접한 대체 패드에 상응하는 부분의 전체 폭은 오리지널 칩의 폭의 2배보다 크거나 같다.
본 고안의 일실시형태에 있어서, 적어도 하나의 제 1 패드는 적어도 하나의 제 1 분기부를 포함한다. 적어도 하나의 제 1 분기부는 서로 연결되어 적어도 하나의 제 2 패드 및 적어도 하나의 대체 패드에 각각 상응하고, 적어도 하나의 오리지널 칩은 각각 상응하는 제 2 패드 및 그 상응하는 제 2 패드에 상응하는 제 1 분기부에 연결된다.
본 고안의 일실시형태에 있어서, 칩 패키지 회로 기판 모듈은 적어도 하나의 제 1 패드 및 적어도 하나의 대체 패드에 각각 연결된 적어도 하나의 대체 칩을 더 포함한다. 회로 기판은 적어도 하나의 대체 패드 및 적어도 하나의 제 2 패드에 각각 연결된 적어도 하나의 도전성 부재를 더 포함한다.
본 고안의 일실시형태에 있어서, 적어도 하나의 제 2 패드의 수는 적어도 하나의 대체 패드의 수와 동일하다.
본 고안의 일실시형태에 있어서, 적어도 하나의 제 2 패드의 수는 적어도 하나의 대체 패드의 수보다 많다.
본 고안의 일실시형태에 있어서, 적어도 하나의 제 2 패드의 수는 적어도 하나의 대체 패드의 수보다 적다.
본 고안의 칩 패키지 회로 기판 모듈은 적어도 다층 회로 기판 및 오리지널 칩을 포함한다. 다층 회로 기판은 표면을 가지며, 제 1 패드, 적어도 하나의 제 2 패드, 적어도 하나의 대체 패드 및 내층 라인을 포함한다. 제 1 패드, 제 2 패드 및 대체 패드는 표면 상에 위치한다. 제 2 패드는 제 1 패드 옆에 위치되고 제 1 패드로부터 떨어져 있다. 대체 패드는 제 2 패드와 인접해 있고 제 1 패드로부터 떨어져 있다. 내층 라인은 제 2 패드와 대체 패드를 통해 연결된다. 오리지널 칩은 제 1 패드 및 제 2 패드에 각각 연결된다. 제 2 패드에 상응하는 부분과 제 1 패드의 대체 패드에 상응하는 부분의 전체 폭은 오리지널 칩의 폭의 2배보다 크거나 같다.
본 고안의 일실시형태에 있어서, 제 1 패드는 2개의 제 1 분기부를 포함한다. 2개의 제 1 분기부는 서로 연결되어 제 2 패드 및 대체 패드에 각각 상응하고, 적어도 하나의 오리지널 칩은 각각 상응하는 제 2 패드 및 그 상응하는 제 2 패드에 상응하는 제 1 분기부에 연결된다.
본 고안의 일실시형태에 있어서, 칩 패키지 회로 기판 모듈은 적어도 대체 패드 및 그 대체 패드에 상응하는 제 1 분기부에 연결된 대체 칩을 더 포함한다.
본 고안의 일실시형태에 있어서, 칩 패키지 회로 기판 모듈은 적어도 제 1 패드 및 대체 패드에 연결된 대체 칩을 더 포함한다.
상기에 기초하여, 본 고안의 칩 패키지 회로 기판 모듈에 따르면, 제 1 패드, 제 2 패드 및 제 2 패드의 대체 패드는 회로 기판 상에 배치되고 서로 떨어져 있다. 또한, 제 1 패드는 제 2 패드에 상응하는 부분 및 대체 패드에 상응하는 부분을 갖고, 오리지널 칩은 제 1 패드 및 제 2 패드에 연결된다. 오리지널 칩이 작동하지 않는 경우, 대체 칩은 제 1 패드 및 대체 패드에 직접 연결될 수 있고, 추가 배치된 도전성 부재를 통해 대체 패드 및 제 2 패드에 연결될 수 있다. 따라서, 재작업 공정 중에 오리지널 칩을 제거할 필요는 없지만 오리지널 칩을 대체 칩으로 직접 대체할 수 있으므로, 재작업 공정에 있어서의 단계가 효과적으로 줄어들 수 있다. 또는, 본 고안의 칩 패키지 회로 기판 모듈은 제 2 패드 및 제 2 패드의 대체 패드가 내층을 통해 미리 연결된 다층 회로 기판을 채용할 수 있다. 이렇게 해서, 오리지널 칩이 작동하지 않을 때, 오리지널 칩을 제거하는 일 없이 대체 칩을 제 1 패드 및 대체 패드에 직접 연결시킴으로써 대체 칩을 단순히 오리지널 칩의 대체물로서 작동시킬 수 있다.
본 고안의 상술한 특징 및 다른 특징 및 이점을 보다 이해하기 쉽게 하기 위해, 도면과 함께 몇몇 실시형태가 이하에 상세히 설명된다.
첨부 도면은 본 고안의 추가적인 이해를 제공하기 위해 포함되며, 본 명세서에 통합되어 본 명세서의 일부를 구성한다. 도면은 본 고안의 실시형태를 도시하고, 설명과 함께 본 고안의 원리를 설명한다.
도 1은 본 고안의 일실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다.
도 2 및 도 3은 도 1의 칩 패키지 회로 기판 모듈 상에 대체 칩 및 도전성 부재를 배치하기 위한 개략도이다.
도 4는 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다.
도 5 및 도 6은 도 4의 칩 패키지 회로 기판 모듈 상에 대체 칩 및 도전성 부재를 배치하기 위한 개략도이다.
도 7은 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다.
도 8~도 10은 도 7의 칩 패키지 회로 기판 모듈 상에 대체 칩 및 도전성 부재를 배치하기 위한 개략도이다.
도 11은 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다.
도 12는 선분 A-A를 따르는 도 11의 단면도이다.
도 13은 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다.
도 14는 선분 B-B를 따르는 도 13의 단면도이다.
본 고안의 바람직한 실시형태를 상세히 참조하고, 그 예는 첨부 도면에 나타내어진다. 가능한 모든 경우에, 동일 참조부호는 도면 및 명세서에서 동일하거나 유사한 부분을 나타내기 위해 사용된다.
도 1은 본 고안의 일실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다. 도 1을 참조하면, 본 실시형태의 칩 패키지 회로 기판 모듈(100)은 회로 기판(110) 및 적어도 하나의 오리지널 칩(120)을 포함한다. 회로 기판(110)은 적어도 하나의 제 1 패드(112), 적어도 하나의 제 2 패드(115) 및 적어도 하나의 대체 패드(117)를 포함한다. 본 실시형태에 있어서, 제 1 패드(112)는 적어도 하나의 제 1 분기부(113)를 포함하고, 이들 제 1 분기부(113)는 서로 연결되어 제 2 패드(115) 및 대체 패드(117)에 각각 상응한다. 도 1을 고려하면, 제 1 패드(112)의 제 1 분기부(113)는 연결부(111)를 통해 연결된다. 그러나, 다른 실시형태에 있어서 제 1 패드(112)의 제 1 분기부(113)는 필요에 따라 서로 떨어져 있을 수도 있다.
각각의 제 2 패드(115)는 제 1 패드(112) 옆에 위치되고 제 1 패드(112)로부터 떨어져 있다. 대체 패드(117)는 제 2 패드(115)에 인접해 있고 제 1 패드(112) 및 제 2 패드(115)로부터 떨어져 있다. 제 2 패드(115) 및 대체 패드(117)는 나란히 엇갈려 배치된다. 도 1에 나타내어진 바와 같이, 각각의 오리지널 칩(120)은 제 2 패드(115) 및 상응하는 제 1 분기부(113)에 연결된다.
본 실시형태에 있어서, 오리지널 칩(120)의 수 및 제 2 패드(115)의 수는 예를 들면, 3개이며, 대채 패드(117)의 수는 예를 들면, 2개이며, 제 1 분기부(113)의 수는 예를 들면, 5개이다. 그럼에도 불구하고, 오리지널 칩(120)의 수, 대체 패드(117)의 수, 제 1 분기부(115)의 수, 및 제 2 패드(115)와 대체 패드(117)의 배치는 상기에 한정되는 것은 아니다. 또한, 본 실시형태에 있어서 예를 들면, 회로 기판(110)은 단층 회로 기판 또는 다층 회로 기판일 수 있고, 오리지널 칩(120)은 LED 칩일 수 있다. 그러나, 오리지널 칩(120)의 형태는 상기에 한정되지 않는다.
어떤 경우에, 오리지널 칩(120)이 작동하지 않으면, 칩 패키지 회로 기판 모듈(100)은 보수를 필요로 한다. 도 2 및 도 3은 도 1의 칩 패키지 회로 기판 모듈 상에 대체 칩 및 도전성 부재를 배치하기 위한 개략도이다. 우선 도 2를 참조하면, 본 실시형태에 있어서 의도적으로 대체 패드(117)를 제 2 패드(115) 옆에 배치하고, 제 1 패드(112)의 대체 패드(117)에 상응하는 부분은 상응하는 제 1 분기부(113)를 갖는다. 이렇게 해서, 보수 시에 오리지널 칩(120)을 제거할 필요가 없기 때문에, 보수요원은 대체 칩(130)을 대체 패드(117) 및 제 1 패드(112)의 제 1 분기부(113) 중 하나에 직접 연결할 수 있다. 또한, 적어도 하나의 도전성 부재(140)를 통해, 작동하지 않는 오리지널 칩(120)에 의해 연결된 대체 패드(117) 및 제 2 패드(115)에 연결한 후, 대체 칩(130)은 오리지널 칩(120)의 대체물로서 작동할 수 있다. 오리지널 칩(120)을 제거할 필요가 없기 때문에, 재작업 공정의 단계가 효과적으로 줄어들 수 있다.
더욱 구체적으로, 도 2를 고려하여, 작동하지 않는 상부의 오리지널 칩(120) 및 중앙부의 오리지널 칩(120)을 일례로 들면, 2개의 상기 대체 칩(130)을 대체 패드(117) 및 상응하는 제 1 분기부(113)에 연결하고 작동하지 않는 오리지널 칩(120)을 위해 배치된 대체 패드(117) 및 제 2 패드(115)에 도전성 부재(140)를 연결한 후, 2개의 대체 칩(130)을 사용하여 상부의 오리지널 칩(120) 및 중앙부의 오리지널 칩(120)을 대체할 수 있다. 작동하지 않는 오리지널 칩(120)을 제거할 필요가 없기 때문에, 재작업 공정의 단계가 효과적으로 줄어들 수 있다.
도 3을 고려하여, 작동하지 않는 중앙부의 오리지널 칩(120) 및 하부의 오리지널 칩(120)을 일례로 들면, 2개의 상기 대체 칩(130)을 대체 패드(117) 및 상응하는 제 1 분기부(113)에 연결하고 작동하지 않는 오리지널 칩(120)을 위해 배치된 대체 패드(117) 및 제 2 패드(115)에 도전성 부재(140)를 연결한 후, 2개의 대체 칩(130)을 사용하여 중앙부의 오리지널 칩(120) 및 하부의 오리지널 칩(120)을 대체할 수 있다.
물론, 도시하지 않은 예에 있어서 작동하지 않는 상부의 오리지널 칩(120) 및 하부의 오리지널 칩(120)을 일례로 들면, 2개의 상기 대체 칩(130)을 대체 패드(117) 및 상응하는 제 1 분기부(113)에 연결하고 제 2 패드(115) 및 대체 패드(117)에 도전성 부재를 연결한 후, 2개의 대체 칩(130)을 사용하여 상부의 오리지널 칩(120) 및 하부의 오리지널 칩(120)을 대체할 수 있다.
본 실시형태에 있어서, 도전성 부재(140)는 회로 기판(110)에 접착 방식으로 부착되고 보수요원이 편리하게 작업할 수 있도록 대체 패드(117) 및 제 2 패드(115)에 연결되는 금속제 레이드 와이어(metallic laid wire)일 수 있다는 것에 주의한다. 물론, 도전성 부재(140)의 형태는 이러한 부재가 대체 패드(117) 및 제 2 패드(115)를 통해 연결될 수 있는 한은 상기에 한정되는 것은 아니다.
본 실시형태에 있어서, 도전성 부재(140)를 대체 패드(117) 및 제 2 패드(115)에 미리 연결하지 않는 이유는 모든 오리지널 칩(120)이 손상되는 것은 아니므로 배치될 대체 칩(130)의 수가 오리지널 칩(120)의 수보다 적을 수 있기 때문이다. 회로 기판(110)의 공간이 제한되어 있다는 것을 고려하면, 대체 칩(130)을 연결하기 위해 준비된 패드 또는 분기부가 너무 많이 배치되면, 회로 기판(110)에 유휴 상태로 남아 있게 되는 패드 또는 분기부의 비율이 높아질 것이다.
따라서, 회로 기판(110)의 공간 활용을 개선하기 위해 도 1에 있어서 오리지널 칩(120)의 수가 대체 칩(130)의 수보다 많은 설계 및 2개의 인접하는 오리지널 칩(120)이 대체 칩(130)을 연결하기 위한 하나의 대체 패드(117)를 공유할 수 있는 설계가 채용된다. 도 1에 나타내어진 바와 같이, 대체 패드(117)는 상부 및 하부 각각에 있는 제 2 패드(115) 사이에 위치되어, 보수요원은 어느 특정 하나의 오리지널 칩(120)이 손상되었는지에 따라 대체 패드(117) 및 하나의 특정 제 2 패드(115)에 도전성 부재(140)를 연결하도록 결정할 수 있다.
물론, 다른 실시형태에 있어서 대체 칩(130)의 수는 오리지널 칩(120)의 수와 동일할 수도 있다. 즉, 오리지널 칩(120) 중 하나에 결함이 발생할 때마다, 상응하는 하나의 대체 칩(130)이 대체물로서 사용될 수 있다. 또는, 다른 실시형태에 있어서 대체 패드(117)의 수는 제 2 패드(115)의 수보다 많을 수 있어서, 오리지널 칩(120)이 대체 칩(130)으로 1회 이상 대체될 가능성을 가질 수 있다.
본 실시형태에 있어서, 예를 들면, 오리지널 칩(120) 및 대체 칩(130)은 동일한 폭을 가진 동일형 형태의 칩이다. 제 1 패드(112)가 오리지널 칩(120) 및 대체 칩(130)과 연결하기에 충분한 치수를 갖도록 하기 위해, 본 실시형태에 있어서 제 2 패드(115) 각각에 상응하는 부분(즉, 제 1 분기부(113) 중 하나)과 제 1 패드(112)의 제 2 패드(115)에 상응하는 대체 패드(117)에 상응하는 부분(즉, 제 1 분기부(113) 중 다른 하나)의 전체 폭은 오리지널 칩(120) 각각의 폭의 2배보다 크거나 같다.
또한, 도 1에 있어서 제 1 분기부(113)와 제 2 패드(115)는 동일한 폭을 갖는 것이 도시된다. 그럼에도 불구하고, 제 1 분기부(113)와 제 2 패드(115)의 폭은 상이할 수 있고, 이들 제 1 분기부(113)의 폭은 상이할 수 있고, 및/또는 이들 제 2 패드(115)의 폭은 상이할 수 있고, 이는 도면에 나타내어진 것에 의해 한정되지 않는다.
다른 구현에 의해 칩 패키지 회로 기판 모듈이 이하와 같이 도입될 것이다. 이하의 실시형태에 있어서 다른 실시형태들 간의 차이점만을 설명하지만, 상기 실시형태에서 설명한 것과 동일하거나 유사한 요소는 동일한 참조부호를 붙여 이하에서 동일한 것에 대한 설명을 반복하지 않는 것에 주의해야 한다.
도 4는 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다. 도 5 및 도 6은 도 4의 칩 패키지 회로 기판 모듈 상에 대체 칩 및 도전성 부재를 배치하기 위한 개략도이다. 도 4~도 6을 참조하면, 도 4의 칩 패키지 회로 기판 모듈(100a)과 도 1의 칩 패키지 회로 기판 모듈(100) 간의 주된 차이점은 본 실시형태의 제 1 패드(112a), 제 2 패드(115a) 및 대체 패드(117a)가 상이한 형태 및 배치 위치를 갖는다는 것이다. 마찬가지로, 오리지널 칩(120)이 작동하지 않을 때 오리지널 칩(120)을 제거할 필요는 없지만, 도 5 및 도 6에 나타내어진 바와 같이, 대체 칩(130)을 제 1 패드(112a) 및 대체 패드(117a)에 직접 연결하고 오리지널 칩(120)을 위해 배치된 상응하는 대체 패드(117a) 및 제 2 패드(115a)에 도전성 부재(140)를 연결한다. 그렇게 함으로써, 대체 칩(130)은 오리지널 칩(120)의 대체물로서 작동할 수 있다. 물론, 제 1 패드(112a), 제 2 패드(115a) 및 대체 패드(117)의 형태 및 배치 위치는 상기에 한정되지 않는다.
도 7은 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다. 도 8~도 10은 도 7의 칩 패키지 회로 기판 모듈 상에 대체 칩 및 도전성 부재를 배치하기 위한 개략도이다. 도 7~도 10을 참조하면, 도 7의 칩 패키지 회로 기판 모듈(100b)과 도 1의 칩 패키지 회로 기판 모듈(100) 간의 주된 차이점은 본 실시형태에 있어서 3개의 오리지널 칩(120)이 하나의 대체 칩(130)을 공유한다는 것이다. 제 2 패드(115)는 두 개의 서브-제 2 패드를 포함할 수 있다. 두 개의 서브-제 2 패드들 중 하나는 대체 패드(117)와 떨어진 서브-제 2 패드이며, 나머지 하나는 대체 패드(117)와 근접한 서브-제 2 패드일 수 있다. 각각의 서브-제 2 패드는 대체 패드(117)로 투영된 정사영(orthographic) 투영부를 가질 수 있으며, 각 정사영 투영부는 서로 겹쳐지지 않을 수 있다. 도 8~도 10을 각각 이용하여 예를 들면, 상하로부터의 오리지널 칩(120) 중 하나가 손상된 경우에 대체 칩(130)을 배치할 때 도전성 부재(140)를 연결하는 방법을 설명한다. 또한, 오리지널 칩(120)이 작동하지 않을 때 오리지널 칩(120)을 제거할 필요는 없지만, 대체 칩(130)을 대체 패드(117) 및 상응하는 제 1 분기부(113)에 직접 연결하고 오리지널 칩(120)을 위해 배치된 대체 패드(117) 및 제 2 패드(115)에 도전성 부재(140)를 연결한다. 그렇게 함으로써 대체 칩(130)은 오리지널 칩(120)의 대체물로서 작동할 수 있다.
도 11은 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다. 도 12는 선분 A-A를 따르는 도 11의 단면도이다. 도 11 및 도 12를 참조하면, 본 실시형태의 칩 패키지 회로 기판 모듈(200)은 다층 회로 기판(210) 및 적어도 하나의 오리지널 칩(120)을 포함한다. 다층 회로 기판(210)은 표면(214)을 포함하고 제 1 패드(212), 적어도 하나의 제 2 패드(215), 적어도 하나의 대체 패드(217) 및 내층 라인(216)을 포함한다.
제 1 패드(212), 제 2 패드(215) 및 대체 패드(217)는 표면(214) 상에 위치된다. 제 1 패드(212)는 복수의 제 1 분기부(213)를 포함한다. 이들 제 1 분기부(213)는 서로 연결되어 제 2 패드(215) 및 대체 패드(217)에 각각 상응한다. 제 2 패드(215)는 제 1 패드(212) 옆에 위치되고 제 1 패드(212)로부터 떨어져 있다. 대체 패드(217)는 제 2 패드(215)에 인접해 있고 제 1 패드(215)로부터 떨어져 있다. 오리지널 칩(120)은 제 1 패드(212) 및 제 2 패드(215)에 각각 연결된다. 더욱 구체적으로, 적어도 하나의 오리지널 칩(120) 각각은 상응하는 제 2 패드(215) 및 그 상응하는 제 2 패드(215)에 상응하는 제 1 분기부(213)에 연결된다. 제 2 패드(215)에 상응하느 부분과 제 1 패드(212)의 대체 패드(217)에 상응하는 부분의 전체 폭은 오리지널 칩(120)의 폭의 2배보다 크거나 같다.
본 실시형태에 있어서, 칩 패키지 회로 기판 모듈(200)은 3개의 상기 오리지널 칩(120)을 포함하고, 다층 회로 기판(210)은 3개의 상기 제 2 패드(215) 및 3개의 상기 대체 패드(217)를 포함하고, 제 1 패드(212)는 6개의 상기 제 1 분기부(213)를 포함한다. 즉, 오리지널 칩(120)의 수는 제 2 패드(215)의 수와 동일하고, 제 2 패드(215)의 수는 대체 패드(217)의 수와 동일하고, 제 1 분기부(213)의 수는 제 2 패드(215)의 수 및 대체 패드(217)의 수의 총합이다. 도 12를 고려하여, 본 실시형태에 있어서 내층 회로(216)는 제 2 패드(215) 및 상응하는 대체 패드(217)를 통해 연결한다. 즉, 본 실시형태에 있어서 각각의 오리지널 칩(120)은 대체 칩(130)으로 대체될 1회의 가능성을 갖는다.
본 실시형태에 있어서, 제 2 패드(215) 및 상응하는 대체 패드(217)는 이미 내층 라인(216)을 통해 연결되어 있기 때문에, 오리지널 칩(120)이 작동하지 않을 때 재작업 공정 시에 도전성 부재를 추가로 배치하는 일 없이 대체 패드(217)와 제 1 분기부(213) 사이에 대체 칩(130)(도 11에 있어서 점선으로 표시됨)을 배치하기만 하면 되므로 단계를 더 단순화시킬 수 있다.
또한, 본 실시형태의 칩 패키지 회로 기판 모듈(200)에 있어서 제 2 패드(215) 및 상응하는 대체 패드(217)는 표면(214) 상에 배치된 도전성 부재 대신에 내층 라인(216)을 통해 연결되기 때문에, 표면(214) 상에의 루팅은 더욱 집약적이로 더욱 유연하게 설계된다. 또한, 칩 패키지 회로 기판 모듈(200)이 LED 디스플레이 모듈에 적용되는 경우에 있어서, 표면(214)은 광택감이 덜하여 디스플레이 표시에 미치는 영향을 저감할 수 있다.
도 13은 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다. 도 14는 선분 B-B를 따르는 도 13의 단면도이다. 도 13 및 도 14를 참조하면, 도 13의 칩 패키지 회로 기판 모듈(200a)과 도 11의 칩 패키지 회로 기판 모듈(200) 간의 주된 차이점은 본 실시형태의 제 2 패드(212a), 제 2 패드(215a) 및 대체 패드(217a)가 상이한 형태 및 배치 위치를 갖는다는 것이다. 이와 동일하게 유지되는 것은 각각의 제 2 패드(215a)가 상응하는 대체 패드(217a)를 갖고, 제 2 패드(215a) 및 상응하는 대체 패드(217a)는 도 14에 나타내어진 바와 같이 내층 라인(216)을 통해 연결된다는 것이다. 따라서, 오리지널 칩(120)이 작동하지 않을 때에 오리지널 칩(120)을 제거할 필요는 없지만, 대체 칩(130)(도 13에서 점선으로 표시됨)을 제 1 패드(212a) 및 대체 패드(217a)에 직접 연결한다. 그렇게 함으로써, 대체 칩(130)은 오리지널 칩(120)의 대체물로서 작동할 수 있다.
요약하면, 본 고안의 칩 패키지 회로 기판 모듈에 따르면 제 1 패드, 제 2 패드 및 제 2 패드의 대체 패드는 회로 기판 상에 배치되고 서로 떨어져 있다. 또한, 제 1 패드는 제 2 패드에 상응하는 부분과 대체 패드에 상응하는 부분을 갖고, 오리지널 칩은 제 1 패드 및 제 2 패드에 연결된다. 오리지널 칩이 작동하지 않을 때, 대체 칩은 제 1 패드 및 대체 패드에 직접 연결될 수 있고, 추가로 배치된 도전성 부재를 통해 대체 패드 및 제 2 패드에 연결될 수 있다. 따라서, 재작업 공정 시에 오리지널 칩을 제거할 필요는 없지만, 오리지널 칩을 대체 칩으로 직접 대체할 수 있으므로, 재작업 공정의 단계가 효과적으로 줄어들 수 있다. 또는, 본 고안의 칩 패키지 회로 기판 모듈은 제 2 패드와 제 2 패드의 대체 패드가 미리 내층을 통해 연결된다. 이렇게 해서, 오리지널 칩이 작동하지 않을 때, 오리지널 칩을 제거하는 일 없이 대체 칩을 제 1 패드 및 대체 패드에 직접 연결시킴으로써 대체 칩을 단순히 오리지널 칩의 대체물로서 작동시킬 수 있다.
본 고안의 범위 또는 사상을 벗어나지 않으면서 본 고안의 구조에 대해 다양한 수정 및 변형이 이루어질 수 있음이 당업자에 의해 명백해질 것이다. 상술한 관점에서, 본 고안은 본 고안의 수정 및 변형을 포함하며 이들은 이하의 청구범위 및 그 등가물의 범위 내에 있다.

Claims (10)

  1. 적어도 하나의 제 1 패드;
    상기 적어도 하나의 제 1 패드 옆에 위치되고 상기 적어도 하나의 제 1 패드로부터 떨어져 있는 복수의 제 2 패드들; 및
    상기 제 2 패드들에 인접해 있고 상기 적어도 하나의 제 1 패드 및 상기 제 2 패드들로부터 떨어져 있는 적어도 하나의 대체 패드를 포함하고,
    상기 제 2 패드들은 상기 적어도 하나의 대체 패드의 일측에 위치되고 서로 인접한 두 개의 서브-제 2 패드들을 포함하고,
    상기 두 개의 서브-제 2 패드들 중 상기 적어도 하나의 대체 패드로부터 떨어져 있는 하나의 부분이 상기 적어도 하나의 대체 패드로 투영된 정사영(orthographic) 투영부는, 상기 서브- 제 2 패드들 중 상기 적어도 하나의 대체 패드에 근접한 다른 하나가 상기 적어도 하나의 대체 패드로 투영된 정사영 투영부와 겹치지 않는 회로 기판; 및
    상기 적어도 하나의 제 1 패드 및 상기 제 2 패드들에 각각 연결되는 복수의 오리지널 칩들로서, 상기 제 2 패드들 각각에 상응하는 부분과 상기 제 1 패드의 상기 제 2 패드들에 인접한 상기 대체 패드에 상응하는 부분의 전체 폭은 상기 오리지널 칩들 각각의 폭의 2배보다 크거나 같은 복수의 오리지널 칩들을 포함하는 칩 패키지 회로 기판 모듈.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 패드는 적어도 하나의 제 1 분기부를 포함하고, 상기 적어도 하나의 제 1 분기부는 서로 연결되어 상기 제 2 패드들 및 상기 적어도 하나의 대체 패드에 각각 상응하고, 상기 오리지널 칩들 각각은 상응하는 제 2 패드 및 그 상응하는 제 2 패드에 상응하는 제 1 분기부에 연결되는 칩 패키지 회로 기판 모듈.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 패드 및 상기 적어도 하나의 대체 패드에 각각 연결되는 적어도 하나의 대체 칩을 더 포함하고,
    상기 회로 기판은 상기 적어도 하나의 대체 패드 및 상기 제 2 패드들에 각각 연결되는 적어도 하나의 도전성 부재를 더 포함하는 칩 패키지 회로 기판 모듈.
  4. 제 1 항에 있어서,
    상기 제 2 패드들의 수는 상기 적어도 하나의 대체 패드의 수와 동일한 칩 패키지 회로 기판 모듈.
  5. 제 1 항에 있어서,
    상기 제 2 패드들의 수는 상기 적어도 하나의 대체 패드의 수보다 많은 칩 패키지 회로 기판 모듈.
  6. 제 1 항에 있어서,
    상기 제 2 패드들의 수는 상기 적어도 하나의 대체 패드의 수보다 적은 칩 패키지 회로 기판 모듈.
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