KR200490942Y1 - 칩 패키지 회로 기판 모듈 - Google Patents

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Abstract

칩 패키지 회로 기판 모듈은 회로 기판 및 오리지널 칩을 포함한다. 회로 기판은 제 1 패드 및 제 1 패드 옆에 배치되어 제 1 패드로부터 떨어져 있는 제 2 패드를 포함한다. 오리지널 칩은 제 1 패드 및 제 2 패드에 연결된다. 오리지널 칩의 폭은 W1이고, 제 1 패드의 전체 폭은 P1이고, 제 2 패드의 전체 폭은 P2이고, 제 1 패드의 전체 폭(P1)은 오리지널 칩의 폭(W1)의 2배보다 크고, 제 2 패드의 전체 폭(P2)은 오리지널 칩의 폭(W1)의 2배보다 크다.

Description

칩 패키지 회로 기판 모듈{CHIP PACKAGE CIRCUIT BOARD MODULE}
본 고안은 회로 기판 모듈에 관한 것이고, 특히 칩 패키지 회로 기판 모듈에 관한 것이다.
일반적으로, 발광 다이오드(LED) 칩의 회로 기판 모듈은 회로 기판 상에 LED 칩을 패키징하는 것이다. 그러나, LED 칩이 손상되고, 패키지가 파손되고, 또는 다른 이유로 LED 칩이 발광할 수 없는 경우, LED 칩을 분해하여 회로 기판 상의 패드를 세정해야 하며, 때때로는 재솔더링할 필요가 있으며, 이 때 새로운 LED 칩이 패키징된다.
그러나, 상술한 재작업 공정은, LED 칩이 박리될 때 회로 기판의 표면 상의 구리선이 함께 박리될 가능성이 있는 문제; 고온 환경 하에서 회로 기판이 예상치 못한 팽창 또는 수축을 일으켜 이것이 회로 기판을 손상시킬 수 있어 회로 기판의 신뢰성을 저하시키지만, LED 칩을 박리하는 공정 시에 고온이 가해질 가능성이 있는 문제; LED 칩이 박리될 때, 회로 기판 상의 패드가 손상될 수 있고, 동일 위치에 패키징된 새로운 LED 칩이 수율 저하의 문제를 가질 수 있다는 문제에 직면할 수 있다.
본 고안은 대체 칩이 회로 기판 상에 신속하고 용이하게 구성되어서 높은 수율을 달성하도록 적응된 칩 패키지 회로 기판 모듈에 관한 것이다.
본 고안은 회로 기판 및 오리지널 칩을 포함하는 칩 패키지 회로 기판 모듈을 제공한다. 회로 기판은 제 1 패드 및 제 2 패드를 포함한다. 제 2 패드는 제 1 패드 옆에 배치되어 제 1 패드로부터 떨어져 있다. 오리지널 칩은 제 1 패드 및 제 2 패드에 연결된다. 오리지널 칩의 폭은 W1이고, 제 1 패드의 전체 폭은 P1이고, 제 2 패드의 전체 폭은 P2이다. 제 1 패드의 전체 폭(P1)은 오리지널 칩의 폭(W1)의 2배보다 크고, 제 2 패드의 전체 폭(P2)은 오리지널 칩의 폭(W1)의 2배보다 크다.
본 고안의 일실시형태에 있어서, 제 1 패드의 전체 폭(P1) 및 제 2 패드의 전체 폭(P2)은 각각 오리지널 칩의 폭(W1)의 2.1~2.5배이다.
본 고안의 일실시형태에 있어서, 칩 패키지 회로 기판 모듈은 제 1 패드와 제 2 패드에 오리지널 칩과 평행하게 연결된 N개의 대체 칩을 더 포함하고, 여기서 N≥1이고, 각각의 대체 칩의 폭을 W2, 오리지널 칩과 최근방 대체 칩 사이의 간격을 D라고 하면, P1≥W1＋N(W2＋D)이고, P2≥W1＋N(W2＋D)이다.
본 고안의 일실시형태에 있어서, 오리리질 칩과 최근방 대체 칩 사이의 간격(D)은 오리지널 칩의 폭(W1)의 0.1~0.5배이다.
본 고안의 일실시형태에 있어서, 제 1 패드는 서로 연결된 복수의 제 1 분기부를 포함하고, 제 2 패드는 서로 연결된 복수의 제 2 분기부를 포함하고, 오리지널 칩이 제 1 패드에 연결된 위치는 제 1 분기부 중 하나이고, 오리지널 칩이 제 2 패드에 연결된 위치는 제 2 분기부 중 하나이고, 제 1 패드의 전체 폭(P1)은 제 1 분기부의 폭의 총합이며, 제 2 패드의 전체 폭(P2)은 제 2 분기부의 폭의 총합이다.
본 고안의 일실시형태에 있어서, 칩 패키지 회로 기판 모듈은 제 1 분기부 중 다른 하나 및 제 2 분기부 중 다른 하나에 연결된 대체 칩을 더 포함한다.
본 고안의 일실시형태에 있어서, 제 2 패드는 서로 연결된 복수의 제 2 분기부를 포함하고, 오리지널 칩이 제 2 패드에 연결된 위치는 제 2 분기부 중 하나이며, 제 2 패드의 전체 폭(P2)은 제 2 분기부의 폭의 총합이다.
본 고안의 일실시형태에 있어서, 칩 패키지 회로 기판 모듈은 제 1 패드 및 제 2 분기부 중 다른 하나에 연결된 대체 칩을 더 포함한다.
상기 설명에 따르면, 본 고안의 칩 패키지 회로 기판 모듈에 있어서, 회로 기판의 제 1 패드의 전체 폭(P1)을 오리지널 칩의 폭(W1)의 2배보다 크게 설계하고, 제 2 패드의 전체 폭(P2)을 오리지널 칩의 폭(W1)의 2배보다 크게 설계함으로써, 오리지널 칩이 작동할 수 없을 때, 대체 칩을 오리지널 칩 바로 옆에 구성하여 제 1 패드와 제 2 패드를 연결할 수 있다. 즉, 제 1 패드와 제 2 패드는 각각 대체 칩을 연결시키기 위한 폭을 유지한다. 이렇게 해서, 재작업 시에 오리지널 칩을 분해할 필요가 필요가 없어 재작업의 작업 절차가 효과적으로 간단화된다.
본 고안의 상술한 또한 그 외 특징 및 이점을 이해할 수 있게 하기 위해 도면을 수반하는 몇몇 예시적인 실시형태가 이하에 상세히 설명된다.
첨부 도면은 본 고안의 추가적인 이해를 제공하기 위해 포함되며, 본 명세서에 통합되어 본 명세서의 일부를 구성한다. 도면은 본 고안의 실시형태를 도시하고, 설명과 함께 본 고안의 원리를 설명한다.
도 1은 본 고안의 일실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다.
도 2는 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다.
도 3은 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다.
도 4는 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다.
도 1은 본 고안의 일실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다. 도 1을 참조하면, 본 실시형태의 칩 패키지 회로 기판 모듈(100)은 회로 기판(110) 및 복수의 오리지널 칩(120)을 포함한다. 회로 기판(110)은 복수의 제 1 패드(112) 및 복수의 제 2 패드(115)를 포함한다. 본 실시형태에 있어서, 오리지널 칩(120)은 예를 들면, 발광 다이오드(LED) 칩이지만, 오리지널 칩(120)의 형태는 이것에 한정되지 않는다. 또한, 본 실시형태에 있어서, 오리지널 칩(120), 제 1 패드(112) 및 제 2 패드(115)의 수는 예를 들면, 각각 3개이지만, 오리지널 칩(120), 제 1 패드(112) 및 제 2 패드(115)의 수는 이것에 한정되지 않는다. 도 1에 따르면, 제 1 패드(112)는 연결부(111)를 통해 연결되지만, 다른 실시형태에 있어서 제 1 패드(112)는 실제 필요에 따라 서로 떨어져 있을 수도 있다.
제 2 패드(115)는 각각 제 1 패드(112) 옆에 배치되어 제 1 패드(112)로부터 떨어져 있다. 도 1에 나타내어진 바와 같이, 각각의 오리지널 칩(120)은 상응하는 제 1 패드(112) 및 상응하는 제 2 패드(115)에 연결되고, 여기서 오리지널 칩(120)의 폭은 W1이고, 제 1 패드(112)의 폭은 P1이고, 제 2 패드(115)의 폭은 P2이다. 도 1에 따르면, 제 1 패드(112)의 폭(P1)이 오리지널 칩(120)의 폭(W1)의 2배보다 크고, 제 2 패드(115)의 폭(P2)이 오리지널 칩(120)의 폭(W1)의 2배보다 큰 것이 알려져 있다.
어떤 상태에서, 오리지널 칩(120)이 작동할 수 없다면, 칩 패키지 회로 기판 모듈(100)을 보수할 필요가 있다. 본 실시형태에 있에서, 제 1 패드(112) 및 제 2 패드(115)는 각각 대체 칩(130)을 연결시키기 위한 폭을 유지한다. 따라서, 메인터넌스 시에 오리지널 칩(120)이 분해될 필요없이 보수원이 제 1 패드(112)와 제 2 패드(115)를 연결시키기 위한 오리지널 칩(120) 바로 옆에 대체 칩(130)을 배치하여 재작업의 작업 절차를 효과적으로 간단화할 수 있다.
본 실시형태에 있어서, 칩 패키지 회로 기판 모듈(100)은 제 1 패드(112)와 제 2 패드(115)에 오리지널 칩(120)과 평행하게 연결되는 대체 칩(130)을 포함해도 좋다. 도 1에 있어서, 제 1 패드(112), 제 2 패드(115) 및 오리지널 칩(120)의 폭 관계를 개략적으로 나타내기 위해서, 오리지널 칩(120)은 실선으로 나타내어지고, 대체 칩(130)은 점선으로 나타내어진다. 따라서, 도 1에 있어서, 대체 칩(130)의 수는 오리지널 칩(120)의 수와 동일할 수 있다. 즉, 오리지널 칩(120)을 전기적으로 연결하는데 사용되는 각각의 제 1 패드(112) 및 각각의 제 2 패드(115)는 대체 칩(130)을 연결시키기 위한 위치를 유지한다.
또한, 향후에 대체 칩(130)을 연결시키기 위한 제 1 패드(112) 및 제 2 패드(115)에 의해 유지된 위치는 1개보다 많을 수 있다. 예를 들면, 향후에 대체 칩(130)을 연결시키기 위한 제 1 패드(112) 및 제 2 패드(115)에 의해 유지된 위치는 2개 이상일 수 있다. 제 1 패드(112)의 폭(P1) 및 제 2 패드(115)의 폭(P2)은 제 1 패드(112) 및 제 2 패드(115)에 연결될 대체 칩(130)의 수에 따라 조정될 수 있다.
제 1 패드(112) 및 제 2 패드(115)에 연결될 대체 칩(130)의 수를 N이라고 하면, 여기서 N≥1이고, 각각의 대체 칩(130)의 폭은 W2이다. 작동을 용이하게 하고 2개의 칩의 마찰을 방지하기 위해 모든 2개의 인접한 칩 사이에 칩 삽입 간격이 유지되어야 하며, 오리지널 칩(120)과 최근방 대체 칩(130) 사이의 간격을 D라고 가정하면, P1≥W1＋N(W2＋D)이고, P2≥W1＋N(W2＋D)이다. 즉, 제 1 패드(112)의 폭(P1)은 오리지널 칩(120)의 폭(W1)에, 향후에 연결될 수 있는 대체 칩(130)의 폭(W2)과 2개의 인접한 칩 사이의 간격(D)을 합한 것의 N배를 더한 것보다 크거나 같다. 마찬가지로, 제 2 패드(115)의 폭(P2)은 오리지널 칩(120)의 폭(W1)에, 향후에 연결될 수 있는 대체 칩(130)의 폭(W2)과 2개의 인접한 칩 사이의 간격(D)을 합한 것의 N배를 더한 것보다 크거나 같다.
본 실시형태에 있어서, 오리지널 칩(120)과 최근방 대체 칩(130) 사이의 간격(D)은 오리지널 칩의 폭(W1) 또는 대체 칩(130)의 폭(W2)의 0.1~0.5배이다. 따라서, 하나의 대체 칩(130)만을 연결시키기에 적합한 제 1 패드(112)의 폭(P1) 및 제 2 패드(115)의 폭(P2)에 관하여, 제 1 패드(112)의 폭(P1) 및 제 2 패드(115)의 폭(P2)은 각각 오리지널 칩(120)의 폭(W1)의 2.1~2.5배이다. 물론, 설계자는 실제 필요에 따라 간격(D)의 크기 및 회로 기판(110) 상의 공간적 구성을 조정해도 좋고, 간격(D)의 크기는 이것에 한정되지 않는다.
도 1에 있어서, 회로 기판(110)은 각각 상부, 하부 및 중간부에 위치되는 제 1 패드(112)와 제 2 패드(115)의 3개의 세트를 갖지만, 상이한 세트의 제 1 패드(112)의 폭이 동일하고, 상이한 세트의 제 2 패드(115)의 폭이 동일하며, 다른 실시형태에 있어서는 상이한 세트의 제 1 패드(112)의 폭이 다를 수도 있고, 상이한 세트의 제 2 패드(115)의 폭이 다를 수도 있다는 것을 주의해야 한다.
다른 패턴의 칩 패키지 회로 기판 모듈은 이하에 설명되고, 이하의 실시형태에 있어서 상술한 실시형태와 동일하거나 유사한 구성요소는 동일 참조번호로 나타내어지고, 그 상세는 생략하여 상이한 실시형태 간의 차이점만이 기재된다.
도 2는 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다. 도 2를 참조하면, 도 2의 칩 패키지 회로 기판 모듈(100a)과 도 1의 칩 패키지 회로 기판 모듈(100) 사이의 주된 차이점은 본 실시형태의 제 1 패드(112a)와 제 2 패드(115a)의 형태 및 배치 위치가 다르다는 것이다. 마찬가지로, 본 실시형태의 칩 패키지 회로 기판 모듈(100a)에 있어서, 회로 기판(110)의 제 1 패드(112a)는 오리지널 칩(120)의 폭(W1)의 2배보다 큰 폭(P1)을 채용하고, 제 2 패드(115a)는 오리지널 칩(120)의 폭(W1)의 2배보다 큰 폭(P2)을 채용하고, 오리지널 칩(120)이 작동할 수 없을 때, 오리지널 칩(120)을 분해할 필요는 없지만, 제 1 패드(112a) 및 제 2 패드(115a)가 충분한 폭(P1 및 P2)을 유지하는 한, 대체 칩(130)을 제 1 패드(112a) 및 제 2 패드(115a)에 직접 연결시켜 오리지널 칩(120)을 대체해서 작동시킬 수 있고, 제 1 패드(112a) 및 제 2 패드(115a)의 형태 및 배치 위치는 이것에 한정되지 않는다.
도 3은 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다. 도 3을 참조하면, 상부, 하부 및 중간부에 위치된 제 1 패드(212)와 제 2 패드(215)의 3개의 세트가 나타내어져 있고, 도 3의 칩 패키지 회로 기판 모듈(200)과 도 1의 칩 패키지 회로 기판 모듈(100) 사이의 주된 차이점은 본 실시형태에 있어서, 각각의 제 1 패드(212)는 서로 연결된 복수의 제 1 분기부(213)를 포함하고, 각각의 제 2 패드(215)는 서로 연결된 복수의 제 2 분기부(216)를 포함한다는 것이다. 제 1 패드(212)의 전체 폭은 제 1 분기부(213)의 폭(B1)의 총합이고, 제 2 패드(215)의 전체 폭은 제 2 분기부(216)의 폭(B2)의 총합이다. 각각의 제 1 분기부(213)의 폭(B1) 및 각각의 제 2 분기부(216)의 폭(B2)은 오리지널 칩(120)의 폭(W1)보다 크거나 같고, 대체 칩(130)의 폭(W2)보다 크거나 같다.
보다 구체적으로, 도 3의 제 1 패드(212)의 3개의 세트에 있어서, 각각의 제 1 패드(212)는 서로 연결된 2개의 제 1 분기부(213)를 포함하고, 각각의 제 2 패드(215)는 서로 연결된 2개의 제 2 분기부(216)를 포함한다. 오리지널 칩(120)이 제 1 패드(212)에 연결되는 위치는 제 1 분기부(213) 중 하나이고, 오리지널 칩(120)이 제 2 패드(215)에 연결되는 위치는 제 2 분기부(216) 중 하나이고, 오리지널 칩(120)이 작동할 수 없을 때, 오리지널 칩(120)을 분해할 필요는 없지만, 대체 칩(130)을 다른 제 1 분기부(213) 및 다른 제 2 분기부(216)에 직접 연결할 수 있다. 물론, 각각의 제 1 패드(212)의 제 1 분기부(213)의 수는 2개로 한정되지 않고, 각각의 제 2 패드(215)의 제 2 분기부(216)의 수도 2개로 한정되지 않으며, 다른 실시형태에 있어서 각각의 제 1 패드(212)의 제 1 분기부(213)의 수 및 각각의 제 2 패드(215)의 제 2 분기부(216)의 수는 3개 이상일 수 있고, 이는 회로 기판(110) 상의 공간 및 유지될 대체 칩(130)의 수에 따라 결정된다.
도 4는 본 고안의 다른 실시형태에 따른 칩 패키지 회로 기판 모듈의 개략도이다. 도 4를 참조하면, 도 4의 칩 패키지 회로 기판 모듈(200a)의 제 1 패드(212a) 및 제 2 패드(215a)의 구성은 도 2의 칩 패키지 회로 기판 모듈(100a)의 제 1 패드(112a) 및 제 2 패드(115a)의 구성과 유사하다. 도 4의 칩 패키지 회로 기판 모듈(200a)과 도 2의 칩 패키지 회로 기판 모듈(100a) 사이의 주된 차이점은 제 2 패드(215a)가 서로 연결된 복수의 제 2 분기부(216a)를 포함한다는 것이고, 오리지널 칩(120)은 제 1 패드(212a)에 연결되고, 오리지널 칩(120)이 제 2 패드(215a)에 연결되는 위치는 제 2 분기부(216a) 중 하나이고, 제 2 패드(215a)의 전체 폭은 제 2 분기부(216a)의 폭(B2)의 총합이다. 마찬가지로, 오리지널 칩(120)이 작동할 수 없을 때, 오리지널 칩(120)을 분해할 필요는 없지만, 대체 칩(130)을 제 1 패드(212a) 및 다른 제 2 분기부(216a)에 직접 연결할 수 있어 대체 칩(130)은 오리지널 칩(120)을 대체하여 작동할 수 있다.
또한, 도 4의 칩 패키지 회로 기판 모듈(200a)을 도 3의 칩 패키지 회로 기판 모듈(200)과 비교했을 때, 제 1 패드(212a)는 임의의 분기부를 갖지 않고, 다른 실시형태에 있어서 제 1 패드(212)가 도 3의 실시형태와 유사한 제 1 분기부(213)를 갖고 제 2 패드(115a)가 도 2의 실시형태와 유사한 임의의 분기부를 갖지 않는 조합이 채용될 수도 있고, 제 1 패드(212a) 및 제 2 패드(215a)의 형태는 제 1 패드(212a)의 전체 폭이 오리지널 칩(120)의 폭(W1)의 2배보다 크고, 제 2 패드(215a)의 전체 폭이 오리지널 칩(120)의 폭(W1)의 2배보다 크고, 제 1 패드 및 제 2 패드(212a 및 215a)가 오리지널 칩(120) 및 대체 칩(130)을 연결시키기에 적합하기만 하면 상술한 설명에 한정되지 않는다.
요약하면, 본 고안의 칩 패키지 회로 기판 모듈에 있어서 회로 기판의 제 1 패드의 전체 폭(P1)을 오리지널 칩의 폭(W1)의 2배보다 크게 설계하고, 제 2 패드의 전체 폭(P2)을 오리지널 칩의 폭(W1)의 2배보다 크게 설계함으로써 오리지널 칩이 작동할 수 없을 때, 대체 칩을 오리지널 칩 바로 옆에 구성하여 제 1 패드와 제 2 패드를 연결할 수 있다. 즉, 제 1 패드 및 제 2 패드는 각각 대체 칩을 연결시키기 위한 폭을 유지한다. 이렇게 해서, 재작업 시에 오리지널 칩을 분해할 필요가 없어 재작업의 작업 절차를 효과적으로 간단화할 수 있다.
본 고안의 범위 또는 정신으로부터 벗어나는 일 없이 본 고안의 구조에 다양한 수정 및 변경이 이루어질 수 있음은 당업자에 의해 명백해질 것이다. 상술한 관점에서, 본 고안은 이하의 특허청구범위 및 그 등가물의 범위 내에서 본 고안의 수정 및 변경을 다루는 것으로 의도된다.

Claims (8)

  1. 복수의 제 1 패드들;
    상기 제 1 패드들 옆에 배치되고, 상기 제 1 패드들로부터 떨어져 있는 복수의 제 2 패드들; 및
    상기 제 1 패드들 옆에 배치되고, 상기 제 2 패드들로부터 떨어져 있는 연결부를 포함하고,
    상기 제 1 패드들 각각은 상기 연결부를 통해 서로 연결되고, 상기 제 2 패드들 각각은 전기적으로 서로 분리되는 회로 기판과,
    상기 제 1 패드들 중 하나와 상기 제 2 패드들 중 하나에 연결되는 오리지널 칩을 포함하는 칩 패키지 회로 기판 모듈로서:
    상기 오리지널 칩의 폭은 W1이고, 상기 제 1 패드들 각각의 전체 폭은 P1이고, 상기 제 2 패드들 각각의 전체 폭은 P2이고, 상기 제 1 패드들 각각의 전체 폭(P1)은 상기 오리지널 칩의 폭(W1)의 2배보다 크고, 상기 제 2 패드들 각각의 전체 폭(P2)은 상기 오리지널 칩의 폭(W1)의 2배보다 크고,
    상기 제 1 패드들 각각은 서로 연결된 복수의 제 1 분기부들을 포함하고, 상기 제 2 패드들 각각은 서로 연결된 복수의 제 2 분기부들을 포함하고, 상기 오리지널 칩이 상기 제 1 패드들 중 하나에 연결되는 위치는 상기 제 1 분기부들 중 하나이고, 상기 오리지널 칩이 상기 제 2 패드들 중 하나에 연결되는 위치는 상기 제 2 분기부들 중 하나이며, 상기 제 1 패드들 각각의 전체 폭(P1)은 상기 제 1 분기부들의 폭의 총합이고, 상기 제 2 패드들 각각의 전체 폭(P2)은 상기 제 2 분기부들의 폭의 총합인 칩 패키지 회로 기판 모듈.
  2. 제 1 항에 있어서,
    상기 제 1 패드들 각각의 전체 폭(P1) 및 상기 제 2 패드들 각각의 전체 폭(P2)은 각각 상기 오리지널 칩의 폭(W1)의 2.1~2.5배인 칩 패키지 회로 기판 모듈.
  3. 제 1 항에 있어서,
    상기 제 1 패드들 중 다른 하나 및 상기 제 2 패드들 중 다른 하나에 상기 오리지널 칩과 평행하게 연결된 N개의 대체 칩을 더 포함하고, 여기서 N≥1이고, 상기 대체 칩 각각의 폭을 W2, 상기 오리지널 칩과 최근방 대체 칩 사이의 간격을 D라고 하면, P1≥W1＋N(W2＋D)이고, P2≥W1＋N(W2＋D)인 칩 패키지 회로 기판 모듈.
  4. 제 3 항에 있어서,
    상기 오리지널 칩과 최근방 대체 칩 사이의 간격(D)은 상기 오리지널 칩의 폭(W1)의 0.1~0.5배인 칩 패키지 회로 기판 모듈.
  5. 제 1 항에 있어서,
    상기 제 1 분기부들 중 다른 하나 및 상기 제 2 분기부들 중 다른 하나에 연결된 대체 칩을 더 포함하는 칩 패키지 회로 기판 모듈.
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