KR20040110987A - 출력가변형 정전류원 회로 - Google Patents

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KR20040110987A
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타니가와히로시
나카무라슈이찌
야마네사토루
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도꼬가부시끼가이샤
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Abstract

본 발명의 목적은 회로의 복잡화와 이것을 탑재하는 반도체 기판의 대형화가 생기는 일없이 출력 전류를 단계적으로 변화시킬 수 있는 가변출력형 정전류원 회로를 제공하는 것이다.
자기 바이어스 방식의 제 1 정전류 회로(3a)는 트래지스터(M1,M2)의 연휴 동작에 의해 저항(RS)의 양단에 소정의 전압을 공급하고, 안정화 전류(IR1)를 발생시키는 형태로 구성한다. 출력 전류를 가변으로 하기 위해서 트랜지스터(M1)와 저항 (RS)의 직렬회로에 대해서 직렬로 스위칭 회로(5)[트랜지스터(M5)]를 접속함과 아울러 트랜지스터(M1), 저항(RS), 트랜지스터(M5)의 직렬회로에 대해서 병렬로 제 2 정전류 회로(4)를 접속한다. 또한, 이 제 2 정전류 회로(4)는 제 1 정전류 회로 (3a)의 기동 회로로서도 기능한다.

Description

출력가변형 정전류원 회로{VARIABLE OUTPUT-TYPE CONSTANT CURRENT SOURCE CIRCUIT}
본 발명은 출력전류를 단계적으로 변화시킬 수 있는 가변출력형 정전류원 회로에 관한 것으로서, 그 전류값을 크게 다르게 할 수 있는 기술에 관한 것이다.
여러가지의 전자회로가 고밀도로 형성된 집적회로에 있어서는 자주 각 전자회로의 동작이 공급전압이나 그 외의 외란의 영향을 받지 않도록 하기 위해 각 회로에 안정된 전류를 흐르게 할 필요가 있다.
전자회로에 안정된 전류를 제공하기 위한 종래의 정전류원 회로로서는, 예컨대, 도 1과 도 2에 도시하는 것이 있다.
도 1에 도시하는 제 1 예의 정전류원 회로는 이하와 같이 구성되어 있다.
각각 N채널형 MOSFET에 의한 트랜지스터(M1,M2)의 각 게이트는 공통접속되고, 트랜지스터(M2)의 드레인, 게이트 사이는 단락된다. 트랜지스터(M1)의 소스는 저항(RS)을 통해서 그라운드에 접속되고, 트랜지스터(M2)의 소스는 그라운드에 직접 접속된다. P채널형 MOSFET에 의한 트랜지스터(M3,M4)의 각 게이트는 공통 접속되고, 트랜지스터(M3)의 드레인, 게이트 사이는 단락된다. 트랜지스터(M3,M4)의 각 소스는 전원 공급 포인트(VCC)에 직접 접속된다.
트랜지스터(M3)와 트랜지스터(M1)의 드레인은 공통 접속되고, 트랜지스터 (M4)와 트랜지스터(M2)의 드레인은 공통 접속된다. 이들 트랜지스터(M1,M2,M3,M4) 및 저항(RS)에 의해 자기 바이어스 방식의 정전류 회로(3b)가 구성되어 있다.
여기서, 트랜지스터(M1)는 그 채널 사이즈[폭(W)/길이(L)의 비]가 트랜지스터(M2)의 N배로 되도록 형성되어 있다. 또한, 트랜지스터(M3,M4)의 채널 사이즈에 관해서는 실제로는 각각 적절한 크기로 자유롭게 설정하여도 좋지만 편의상 동일한 것으로 가정한다.[다른 회로도에 도시되는 트랜지스터(M3,M4)도 마찬가지로 한다]
또한, N채널형 MOSFET에 의한 출력 트랜지스터(M6)가 설치되고, 그 게이트는 트랜지스터(M2)의 게이트에 공통 접속된다. 출력 트랜지스터(M6)의 소스는 그라운드에 접속되고, 그 드레인은 제 1 출력단자(1)에 접속된다. 또한, P채널형 MOSFET에 의한 출력 트랜지스터(M7)가 설치되고, 그 게이트는 트랜지스터(M4)의 게이트에 공통 접속된다. 출력 트랜지스터(M7)의 소스는 전원 공급 포인트(VCC)에 접속되고, 그 드레인은 제 2 출력단자(2)에 접속된다.
이 도 1의 정전류원 회로는 다음과 같이 동작한다.
트랜지스터(M3,M4)는 채널 사이즈가 다른 트랜지스터(M1,M2)에 동등한 크기의 전류가 흐르도록 동작한다. 그러면 전류 밀도가 다른 상태에서 연휴(連携)하여 동작하는 트랜지스터(M1,M2)에 의해 저항(RS)의 양단에 소정의 전압이 발현한다. 이 전압에 의해 저항(RS)과 트랜지스터(M1,M3)의 라인에 안정도가 높은 전류(IR)(이하, 안정화 전류라 칭함)가 흐른다. 이 안정화 전류(IR)와 동등한 기준 전류(Iref)가 트랜지스터(M2)와(M4)의 라인에 흐름으로써 기준 전류(Iref)[=안정화 전류(IR)]에 따른 출력 전류가 출력 트랜지스터(M6,M7)로부터 취출된다.
이와 같은 도 1의 회로와 동작은, 예컨대, P.R. 그레이, P.G. 메이야 공저「아날로그 집적회로 설계기술(상)」[p.263-265, 배풍관(培風館), 1990년 12월 15일], P.R. 그레이, P.G. 메이야 공저「아날로그 집적회로 설계기술(하)」(p.308-309, 배풍관, 1990년 12월 15일), 또한, 일본 특허 공개 평08-228114호 공보, 또는, 일본 특허 공개 2002-116831호 공보에 소개되어 있다.
한편, 도 2에 도시하는 제 2 예의 정전류원 회로는 이하와 같이 구성되어 있다.
N채널형 MOSFET에 의한 트랜지스터(M8)의 게이트는 N채널형 MOSFET에 의한 트랜지스터(M9)의 드레인에 접속되고, 트랜지스터(M8)의 소스는 트랜지스터(M9)의 게이트에 접속된다. 트랜지스터(M9)의 소스는 그라운드에 집적 접속되고, 트랜지스터(M8)의 소스는 저항(RS)을 통해서 그라운드에 접속된다. P채널형 MOSFET에 의한 트랜지스터(M3,M4)의 각 게이트는 공통 접속되고, 트랜지스터(M3)의 드레인, 게이트 사이는 단락된다. 트랜지스터(M3,M4)의 각 소스는 전원 공급 포인트(VCC)에 직접 접속된다.
트랜지스터(M3)와 트랜지스터(M8)의 드레인은 공통 접속되고, 트랜지스터 (M4)와 트랜지스터(M9)의 드레인은 공통 접속되고, 이들 트랜지스터(M3,M4,M8,M9) 및 저항(RS)에 의해 자기 바이어스 방식의 정전류 회로(3c)가 구성되어 있다.
이 도 2의 정전류원 회로는 다음과 같이 동작한다.
연휴 동작하는 트랜지스터(M8)와(M9)에 의해 저항(RS)의 양단에 트랜지스터 (M9)의 임계값 전압(Vth)과 거의 동등한 전압이 발현한다. 이 전압에 의해 저항 (RS), 트랜지스터(M8,M3)의 라인에 안정화 전류(IR)가 흐른다. 이 안정화 전류(IR)와 동등한 기준 전류(Iref)를 트랜지스터(M9,M4)의 라인에 흐르게 함으로써 기준 전류(Iref) [=안정화 전류(IR)]에 따른 출력 전류가 출력 트랜지스터(M6,M7)로부터 취출된다.
이와 같은 도 2의 회로와 동작은, 예컨대, P.R. 그레이, P.G. 메이야 공저「아날로그 집적회로 설계기술(상)」(p.259-263, 배풍관, 1990년 12월 15일), P.R. 그레이, P.G. 메이야 공저「아날로그 집적회로 설계기술(하)」(p.305-307, 배풍관, 1990년 12월 15일), 또한, 일본 특허 공개 2002-116831호 공보에 소개되어 있다.
도 1과 도 2에 도시하는 바와 같은 구성을 가지는 정전류원 회로는 자기 바이어스 방식에 의해 회로 동작을 안정화시키고 있다. 여기서 말하는 자기 바이어스 방식은 트랜지스터(M3,M4)의 커런트 미러(current mirror) 동작에 의해서 트랜지스터(M1)(또는, M8)를 흐르는 안정화 전류(IR)에 의해 트랜지스터(M2)(또는, M9)를 흐르는 기준 전류(Iref)가 결정되도록 한 것을 특징으로 하는 귀환 제어방식이다. 이와 같은 자기 바이어스 방식의 정전류원 회로에서는 회로에 안정된 동작을 가능하게 하는 동작점(이하, 안정 동작점이라 칭함)이 2개소에 형성된다. 즉, "안정화 전류=제로"인 곳과, "안정화 전류=소정의 전류값"인 곳이다. 이와 같은 도 1, 도 2의 회로를 이용하는 경우, 안정 동작점의 1개가 안정화 전류=제로인 곳에 있음으로써 이하와 같은 문제가 생긴다.
우선, 기동시에 있어서 전원 공급 포인트(VCC)로부터 전원이 공급되어도 그 상태에서는 트랜지스터[M1,M2,M3,M4(또는, M8,M9,M3,M4)]에 전류가 흐르지 않는다. 이 때문에, 도 1(또는, 도 2)의 회로는 기동할 수 없다.
그래서, 통상은 회로 중의 접점[P1(도 1)] 또는 접점[P2(도 2)]에 전류를 주입하는 기동 회로를 추가로 설치해야만 한다. 또한, 이 기동 회로는 정전류원 회로의 기동후에는 접점(P1,P2)으로의 전류의 주입을 정지함으로써 정전류 회로(3b,3c)의 통상 동작을 방해하지 않는 구성으로 해야만 한다.
이어서, 최근의 전자기기에는 일정 시간 조작되지 않으면 통상 동작시보다 전력 소비량이 적은 동작상태(이하, 절전 동작이라함)로 이행시키는 경우가 많다. 이와 같은 전자기기에는 통상 동작시에는 출력 전류가 크고, 절전 동작시에는 출력 전류를 작게 스위칭하는 정전류원 회로가 바람직하다. 그러나, 도 1, 도 2의 각 회로는 안정 동작점이 안정화 전류=제로 외에 1개소밖에 없으므로 그 상태에서는 전력 전류의 크기를 변화시킬 수 없다. 그래서, 출력 전류의 크기를 변화시키기 위해서는 회로구성의 복잡화를 수반하는 출력 전류 스위칭을 위한 제어회로를 출력 트랜지스터(M6,M7)와 정전류 회로(3b)(또는, 3c) 사이에 새로 설치해야만 했다. 이와 같은 제어회로는, 예컨대, 일본 특허 공개 평08-241140호 공보에 일예가 소개되어 있다.
이와 같은 기동 회로나 제어회로의 정전류 회로 내로의 추가 설치는 회로구성의 복잡화와 반도체 기판의 대형화라는 문제가 일어난다.
또한, 도 1, 도 2의 회로의 출력 전류를 작게 하기 위해서는 각 회로 중에 설치된 저항(RS)의 저항값을 크게 하면 좋다. 그러나, 구체적으로 출력 전류를 수백nA정도의 크기로 하기 위해서는 저항(RS)의 저항값을 수MΩ으로 할 필요가 있다. 수MΩ의 고저항 소자를 반도체 기판 상에 형성하고자 하면 상당히 큰 소자 면적이 필요하게 된다라는 문제도 있었다.
그래서, 본 발명의 제 1 목적은 출력 전류를 단계적으로 변화시킬 수 있는 가변출력형 정전류원 회로를 제공하는 것이다. 또한, 본 발명의 제 2 목적은 회로의 복잡화와 이것을 탑재하는 반도체 기판의 대형화가 생기지 않는 가변출력형 정전류원 회로를 제공하는 것이다.
도 1은 종래의 기본적인 정전류원 회로의 제 1 예의 회로도이다.
도 2는 종래의 기본적인 정전류원 회로의 다른예의 회로도이다.
도 3은 본 발명의 실시예에 따른 가변출력형 정전류원 회로의 회로도이다.
상기 과제를 해결하기 위한 본 발명은 직렬 접속된 저항과 제 1 트랜지스터와, 제 1 트랜지스터와 연휴하여 상기 저항의 양단에 소정의 전압을 공급하고, 기준이 되는 전류를 발생시키기 위한 제 2 트랜지스터와, 제 1 트랜지스터에 직렬 접속된 제 3 트랜지스터와, 제 2 트랜지스터에 직렬 접속되고, 제 3 트랜지스터와 커런트 미러 회로를 구성하는 제 4 트랜지스터를 구비한 자기 바이어스식 제 1 정전류 회로와, 저항에 직렬로 접속된 제 5 트랜지스터를 구비하는 스위칭 회로와, 제 1 트랜지스터와 저항과 제 5 트랜지스터의 직렬회로에 대해서 병렬 접속된 제 2 정전류 회로를 구비하고, 제 5 트랜지스터의 상태에 따라서 제 2 트랜지스터와 제 4 트랜지스터를 통과하는 전류를 변화시켜 출력 전류를 변화시키는 것을 특징으로 한다.
제 1과 제 2 트랜지스터는 그 연휴 동작에 의해서 제 1 트랜지스터에 직렬 접속된 저항의 양단에 소정의 전압을 공급하고, 안정화 전류를 발생시킨다. 상기 제 1과 제 2 트랜지스터에 각각 직렬로 접속된 제 3과 제 4 트랜지스터는 안정화 전류와 기준 전류에 상관성을 가지게 한다. 상기 제 1 내지 제 4 트랜지스터는 자기 바이어스 방식의 제 1 정전류 회로를 구성한다. 또한, 제 1 출력 트랜지스터는 제 2 트랜지스터와 커런트 미러 회로를 구성하도록 설치되고, 제 2 출력 트랜지스터는 제 4 트랜지스터와 커런트 미러 회로를 구성하도록 설치된다.
상기 제 1 정전류 회로에 대해서 스위칭 회로와 제 2 정전류 회로가 추가로 설치된다. 스위칭 회로는 제 1 트랜지스터와 저항의 직렬회로와 직렬로 되도록 접속되고, 제 2 정전류 회로는 제 1 트랜지스터와 저항과 제 5 트랜지스터의 직렬회로에 대해서 병렬 접속된다.
여기서, 스위칭 회로는 제어단자에 외부로부터의 제어신호에 의해 온, 오프되는 제 5 트랜지스터로 구성된다. 또한, 제 2 정전류 회로는 드레인, 게이트 사이가 단락된 디프레션형 MOSFET로 구성된다.
외부로부터의 제어신호에 의해 제 5 트랜지스터가 온되었을 때, 제 1 정전류 회로는 통상의 동작을 행한다. 이 때에 제 1과 제 2 출력 트랜지스터로부터 얻어지는 출력 전류는 제 1 정전류 회로와 제 2 정전류 회로의 각 안정화 전류의 가산치에 따른 크기로 된다.
한편, 외부로부터의 제어신호에 의해 제 5 트랜지스터가 오프되었을 때, 제 1 정전류 회로는 안정화 전류를 발생하는 기능을 잃어버린다. 이 때에 제 1과 제 2 출력 트랜지스터로부터 얻어지는 출력 전류는 실질적으로 제 2 정전류 회로의 안정화 전류에 따른 크기로 된다.
또한, 제 2 정전류 회로는 정전류 회로의 기동시에 있어서 제 1 정전류 회로의 기동 회로로서도 기능한다.
이와 같은 구성에 의하면 스위칭 회로의 상태에 따라 용이하게 출력 전류의 크기를 2단계로 변화시킬 수 있다. 제 2 정전류 회로를 디프레션형 트랜지스터로 구성하고, 거기를 흐르는 전류를 미소한 값이 되도록 소자를 선택하면 회로의 복잡화나 반도체 기판의 대형화를 방지할 수 있다. 또한, 제 2 정전류 회로에 제 1 정전류 회로의 기동 회로로서의 기능을 가지게 함으로써 더욱 회로의 복잡화나 반도체 기판의 대형화를 방지할 수 있다.
도 3은 출력 전류를 단계적으로 변화시킬 수 있는 본 발명의 실시예에 따른 가변출력형 정전류원 회로의 회로도이다. 도 3의 회로구성은 이하와 같다.
N채널형 MOSFET에 의한 트랜지스터(M1,M2)의 각 게이트는 공통 접속되고, 트랜지스터(M2)의 드레인, 게이트 사이는 단락된다. 트랜지스터(M1)의 소스는 직렬 접속된 저항(RS)과 트랜지스터(M5)의 주전류로를 통해서 그라운드에 접속되고, 트랜지스터(M2)의 소스는 그라운드에 직접 접속된다. 트랜지스터(M5)의 게이트는 신호 입력단자(3)에 접속된다. P채널형 MOSFET에 의한 트랜지스터(M3,M4)의 각 게이트는 공통 접속되고, 트랜지스터(M3)의 드레인, 게이트 사이는 단락된다. 트랜지스터(M3,M4)의 각 소스는 전원 공급 포인트(VCC)에 직접 접속된다.
트랜지스터(M3)와 트랜지스터(M1)의 드레인은 공통 접속되고, 트랜지스터 (M4)와 트랜지스터(M2)의 드레인은 공통 접속된다. N채널형 MOSFET에 의한 출력 트랜지스터(M6)의 게이트는 트랜지스터(M2)의 게이트에 공통 접속되고, 그 소스는 그라운드에 접속되고, 그 드레인은 제 1 출력단자(1)에 접속된다. 또한, P채널형 MOSFET에 의한 출력 트랜지스터(M7)의 게이트는 트랜지스터(M4)의 게이트와 공통 접속되고, 그 소스는 전원 공급 포인트(VCC)에 접속되고, 그 드레인은 제 2 출력단자(2)에 접속된다. 게이트, 소스 사이가 단락된 디프레션(depression) N채널형 MOSFET에 의한 트랜지스터(MD)의 드레인은 트랜지스터(M1)의 드레인에 접속되고, 그 소스는 그라운드에 접속된다.
여기서, 트랜지스터(M5)는 스위칭 회로(5)를 구성하고, 트랜지스터 (M1,M2,M3,M4,M5) 및 저항(RS)은 제 1 정전류 회로(3a)를 구성하고, 트랜지스터 (MD)는 제 2 정전류 회로(4)를 구성하고 있다.
또한, 도 3의 트랜지스터(M1,M2,M3,M4,M6,M7)의 각 채널 사이즈의 상호관계는 도 1의 종래 회로와 동일한 것으로 한다.
도 3의 회로의 구성은 저항(RS)과 그라운드 사이에 트랜지스터(M5)를 직렬 접속한 것과, 트랜지스터(MD)의 주전류로를 트랜지스터(M1)와 저항(RS)과 트랜지스터(M5)의 직렬회로에 대해서 병렬 접속한 것을 제외하면 실질적으로 도 1의 회로와 동일하다. 그러나, 이와 같은 회로구성을 가지는 도 3의 회로는 이하와 같은 동작에 의해 출력 전류를 변화시킨다.
신호 입력 단자(3)를 통해서 공급되는 제어신호가 하이레벨일 때, 스위칭 회로(5)의 트랜지스터(M5)는 온 상태가 된다. 그러면 제 1 정전류 회로(3a)는 실질적으로 도 1의 정전류 회로(3b)와 동일한 구성이 되며, 트랜지스터(M1,M2)는 저항 (RS)의 양단에 소정의 전압을 발생시키도록 전류 밀도가 다른 상태에서 연휴 동작한다. 그 결과, 저항(RS)의 저항값과 소정의 저항값에 의해 결정되는 크기를 가지는 제 1 안정화 전류(IR1)가 트랜지스터(M1)와 저항(RS)과 트랜지스터(M5)의 직렬 회로에 흐른다.
여기서, 제 2 정전류 회로(4)의 트랜지스터(MD)는 게이트, 소스 간 전압 (VGS)이 항상 제로인 상태에서 동작하기 때문에 디프레션형 트랜지스터(MD)의 특성에 의해 결정되는 제 2 안정화 전류(IR2)가 제 2 정전류 회로(4)에 유입된다. 그러면, 트랜지스터(M3) 주전류로에는 트랜지스터(M1)에 유입하는 제 1 안정화 전류 (IR1)와 트랜지스터(MD)에 유입하는 제 2 안정화 전류(IR2)를 합친 합성 전류가 흐른다. 트랜지스터(M2,M4)를 흐르는 전류는 합성 전류와 동등한 크기가 되기 때문에출력 트랜지스터(M6,M7)로부터 취출되는 출력 전류는 합성 전류(=IR1+IR2)에 따른 크기가 된다.
한편, 외부로부터의 제어신호가 로우레벨일 때, 트랜지스터(M5)는 오프상태가 된다. 그러면 트랜지스터(M1)와 저항(RS)에 전류가 흐르지 않게 되기 때문에 제 1 정전류 회로(3a)는 제 1 안정화 전류(IR1)를 발생하는 기능을 잃어버린다. 이 때, 트랜지스터(M3)의 주전류로에는 트랜지스터(MD)에 유입하는 제 2 안정화 전류(IR2)만이 흐른다. 트랜지스터(M2,M4)를 흐르는 전류는 제 2 안정화 전류(IR2)와 동등한 크기가 되기 때문에 출력 트랜지스터(M6,M7)로부터 취출되는 출력 전류는 제 2 안정화 전류(IR2)에 따른 크기가 된다.
이와 같이 도 3의 회로는 스위칭 회로(5)의 트랜지스터(M5)를 온, 오프함으로써 출력 전류의 크기를 2단계로 변화시키는 것을 가능하게 한다.
여기서, 제 2 안정화 전류(IR2)는 디프레션형 트랜지스터(MD)의 성능에 의해 결정된다. 제 2 안정화 전류(IR2)를 매우 작은 값, 예컨대, 수백nA정도로 하는 트랜지스터(MD)를 선택하면 저항(RS)을 고저항으로 할 필요가 없다. 따라서, 반도체 기판의 대형화가 수반됨이 없이 미소한 출력 전류를 얻을 수 있게 된다. 당연히 회로가 복잡화되는 일도 없다.
제 2 정전류 회로(4)를 구성하는 트랜지스터(MD)는 음의 임계값을 갖는 디프레션형 MOSFET이기 때문에 게이트, 소스 사이가 단락된 트랜지스터(MD)는 항상 동작상태로 있다. 이 때문에 도 3의 회로에 전원 공급 포인트(VCC)로부터 전원이 공급되었을 때, 트랜지스터(MD)는 트랜지스터(M3)를 통해서 전류를 가져온다. 트랜지스터(M3)에 전류가 흐르면 정지되어 있는 제 1 정전류 회로(3a)는 기동한다. 즉, 제 2 정전류 회로(4)는 제 1 정전류 회로(3a)의 기동 회로로서도 기능한다. 이 때문에 도 3의 회로는 별도로 기동 회로를 설치할 필요가 없다. 또한, 도 3의 회로는 출력 전류를 가변으로 하기 위한 기구로서 제 2 정전류 회로(4)[트랜지스터(MD)]와 스위칭 회로(5)[트랜지스터(M5)]를 추가하였을 뿐이므로 정전류원 회로의 회로구성이 복잡화되는 일도 없다.
또한, 지금까지 설명한 본 발명의 실시예인 도 3의 정전류원 회로는 도 1의 정전류원 회로에 스위칭 회로(5)와 제 2 정전류 회로를 추가한 구성을 가지고 있다. 그러나, 본 발명은 이것에 한정되지 않고, 예컨대, 도 2의 정전류원 회로에 스위칭 회로와 제 2 정전류 회로를 추가한 구성으로 하여도 좋다. 단, 이 경우에도 스위칭 회로를 구성하는 트랜지스터는 트랜지스터(M8)와 저항(RS)의 직렬회로에 대해서 직렬 접속되고, 제 2 정전류 회로(4)는 트랜지스터(M8)와 저항(RS)과 스위칭 회로의 직렬회로에 대해서 병렬로 접속되어야만 한다.
또한, 도 3의 본 발명의 실시예에 따른 정전류원 회로는 제 2 정전류 회로 (4)를 디프레션형 트랜지스터(MD)로 구성하고 있다. 이것은 회로구성의 간소화와 반도체 기판의 소형화에 가장 유리한 구성의 예시이다. 그러나, 본 발명은 이것에 한정되지 않고, 다른 구성에 의한 정전류 회로이어도 좋다. 단, 제 1 정전류 회로의 기동 회로를 생략하기 위해서는 전원 공급 포인트(VCC)에 전원이 공급되었을 때에 곧바로 동작상태로 되는 정전류 회로가 바람직하다라는 것은 말할 필요도 없다.
본 발명의 가변출력형 정전류원 회로에 의하면 출력 전류를 단계적으로 변화시킬 수 있으며, 회로의 복잡화와 이것을 탑재하는 반도체 기판의 대형화를 생기지 않게 할 수 있다.

Claims (5)

  1. 직렬 접속된 저항과 제 1 트랜지스터와, 이 제 1 트랜지스터와 연휴하여 상기 저항의 양단에 소정의 전압을 공급하고, 기준이 되는 전류를 발생시키기 위한 제 2 트랜지스터와, 상기 제 1 트랜지스터에 직렬 접속된 제 3 트랜지스터와, 상기 제 2 트랜지스터에 직렬 접속되고, 상기 제 3 트랜지스터와 커런트 미러 회로를 구성하는 제 4 트랜지스터를 구비한 자기 바이어스식 제 1 정전류 회로;
    상기 저항에 직렬로 접속된 제 5 트랜지스터를 구비하는 스위칭 회로; 및
    상기 제 2 트랜지스터와 상기 저항과 상기 제 5 트랜지스터의 직렬회로에 대해서 병렬 접속된 제 2 정전류 회로를 구비하고:
    상기 제 5 트랜지스터의 상태에 따라서 상기 제 2 트랜지스터와 상기 제 4 트랜지스터를 통과하는 전류를 변화시켜 출력 전류를 변화시키는 것을 특징으로 하는 출력가변형 정전류원 회로.
  2. 제1항에 있어서, 상기 제 2 트랜지스터와 커런트 미러 동작을 하도록 접속된 제 1 출력 트랜지스터와, 상기 제 4 트랜지스터와 커런트 미러 동작을 하도록 접속된 제 2 출력 트랜지스터를 구비한 것을 특징으로 하는 출력가변형 정전류원 회로.
  3. 제1항 또는 제2항에 있어서, 상기 제 2 정전류 회로가 게이트, 소스 사이를 단락한 디프레션형 MOSFET에 의한 제 6 트랜지스터로 이루어지는 것을 특징으로 하는 출력가변형 정전류원 회로.
  4. 제1항에 있어서, 상기 자기 바이어스식 정전류 회로는 상기 제 1과 제 2 트랜지스터에 게이트 면적이 각각 다른 소자를 사용하고, 상기 제 2 트랜지스터의 드레인, 게이트 사이를 단락하고, 상기 제 1과 제 2 트랜지스터의 각 게이트를 공통 접속하고, 상기 제 2 트랜지스터의 소스를 그라운드에 접속하고, 상기 제 1 트랜지스터의 소스를 상기 저항과 상기 제 5 트랜지스터를 통해서 그라운드에 접속한 것을 특징으로 하는 출력가변형 정전류원 회로.
  5. 제2항에 있어서, 상기 자기 바이어스식 정전류 회로는 상기 제 1과 제 2 트랜지스터에 게이트 면적이 각각 다른 소자를 사용하고, 상기 제 2 트랜지스터의 드레인, 게이트 사이를 단락하고, 상기 제 1과 제 2 트랜지스터의 각 게이트를 공통 접속하고, 상기 제 2 트랜지스터의 소스를 그라운드에 접속하고, 상기 제 1 트랜지스터의 소스를 상기 저항과 상기 제 5 트랜지스터를 통해서 그라운드에 접속한 것을 특징으로 하는 출력가변형 정전류원 회로.
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