KR20040106252A - 반도체 장치 - Google Patents

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KR20040106252A
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KR
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wiring
conductor wiring
plating
conductor
stub
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카와바타타케시
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 반도체 장치로서, 기재와, 복수의 전극을 갖는 반도체 소자와, 반도체 소자의 전극에 접속하는 복수의 도체 배선과, 도체 배선에 부수하는 도금 스터브와, 기재 상에 있어서 복수층으로 형성된 배선층을 구비한다. 제 1 도체 배선에 부수하는 도금 스터브와, 제 1 도체 배선과 인접하는 단수 또는 복수의 제 2 도체 배선에 부수하는 도금 스터브가, 다른 도체 배선층에 존재하고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 특히 신호전송시의 노이즈 내성이 우수하고, 또한, 고속신호의 전송시에 우수한 효과를 발휘하는 반도체 장치에 관한 것이다.
최근, 전자기기의 소형화, 고속화에 따라 반도체 장치도 고밀도화, 고기능화, 고속화가 요구되기 시작하고 있다. 그 중에서 반도체 장치의 실장 형태로서는 주변 단자가 아니고 면전체에 걸쳐 격자형상으로 단자를 배치할 수 있는 그리드 어레이형이 고밀도 실장의 주류로서 주목받아 개발되고 있다. 그리드 어레이형의 반도체 장치에서는 통상은 배선 기판을 이용하여 상기 요망에 대응하는 일이 많다. 왜냐하면 배선 기판을 이용하면 3차원적으로 배선층을 적층할 수 있고, 많은 배선을 고밀도로 배선할 수 있는 것 외에 배선의 자유도도 크고, 또한, 전기적인 강화도 하기 쉽기 때문이다.
공지의 BGA(볼 그리드 어레이)형의 반도체 장치로서는 JP-A-6-112354에 개시된 것이 일례로서 들어진다.
이와 같은 공지의 반도체 장치에서는, 도 17에 도시하는 바와 같이, 우선 배선 연결기판(50)에 반도체 소자(1)를 탑재하고, 반도체 소자(1) 상의 전극(2)과 기판(50)의 도체 배선(5) 상의 패드를 와이어 본드나 범프(bump)의 금속 돌기에 의해 전기적으로 접속한다. 배선 기판(50)은 복수의 배선층으로 이루어져 있지만 비아 (via)(6)는 다른 배선층에 있는 도체 배선끼리를 수직방향으로 연결하고, 전기적으로 연결하는 것이다. 그 후에 수지 밀봉하고, 땜납 볼이라는 전극 단자를 장착한 후에 배선 연결기판(50)을 도면의 점선부(3)에서 개개의 개별 기판으로 절단한다.
그 절단된 것이, 도 18A, 도 18B에 나타내는 낱개화된 부분이다. 이들 도면에 있어서 도면 부호 51, 52는 배선층이다. 도체 배선(5)의 패드(9)에는 접속성을 확보하기 위해 도금처리가 행해진다. 이 때의 도금에는 일반적으로 비용, 처리속도의 점에서 전해 도금이 이용되고 있는 경우가 많다. 그 때문에, 도 17에 도시하는 바와 같이, 전해 도금용 도금 리드(8)가 도금 스터브(7)를 통해서 도체 배선(5)에 부수하고, 전극단의 패드(9)가 도금된다. 또한, 패터닝형성이 용이하기 때문에 이들 도금 리드(8)는 최상층 또는 최하층의 배선에 부수한다. 이들 도금 리드(8)는 도 17에 도시하는 연결 기판(50)의 상태에서는 도체 배선(5) 전체에 연결되고, 전기적으로 모두 쇼트되어 있지만 상기 패드(9)로의 도금이 완료되고, 개개의 기판으로 절단될 때에는 신호 전송에는 불필요하게 되는데다가 개개의 도체 배선(5)을 쇼트하고 있어서는 신호 전송이 가능하지 않다. 그 때문에, 점선부(3)를 따른 연결 기판(50)의 절단시에 마찬가지로 절단되어 개개의 도체 배선(5)이 전기적으로 독립한 것으로 되도록 하지만 절단후에는 도 18A, 도 18B의 각 도체 배선에 부수하는 도금 스터브(7)가 잔존한다.
그러나, 이와 같은 공지의 구성에서는 하기의 과제가 있다.
우선, 개개의 기판의 도체 배선(5)에 신호를 전송할 때, 잔존하는 도금 스터브(7)는 전기적으로 모두 불필요한 것이다. 또한, 이것을 완전히 제거하기 위해서는 무전해 도금을 이용해야만 하고, 비용이나 제조능력을 고려하면 현실적이지 못하다.
이어서, 도금 스터브(7)가 잔존하는 것에 기초하여 또다른 과제를 서술한다.
첫째, 도 17 및 도 18A에 도시하는 바와 같이, 도금 스터브(7)가 기판의 최상층이나 최하층에 한데 모여 존재하고 있으면 양 인접하는 도체 배선(10,11)으로부터 도금 스터브(7)를 경유하여, 이 도금 스터브(7)가 부수되어 있는 도체 배선 (5)에 노이즈가 유입되거나 도체 배선(10,11)에 부수한 다른 도금 스터브(12,13)와 도금 스터브(7)의 간섭에 의해서도 노이즈가 들어갈 우려가 있다. 특히, BGA 등의 배선 기판을 이용한 반도체 기판에서는 고밀도로 배선되는 경우가 많고, 금후의 고기능화에 따라 입출력 단자수는 점점 증대하는 방향으로 있으므로 배선 밀도는 상승하는 한편, 장래에는 이 문제에다가 도금 스터브끼리의 전기적 쇼트나 마이그레이션에 의한 전기적 파괴로까지 문제는 발전할지도 모른다. 또한, 신호의 고속화에 있어서는 주파수가 높거나 신호 진폭이 작게 되는 것이므로 노이즈에 관해서는 그만큼 민감하게 되고, 그와 같은 과제는 보다 현저하게 되는 것으로 추측된다.
둘째, 도금 스터브(7)의 길이 자체이다. 일반적으로 도금 스터브로부터 전자방사가 생기는 것이 알려져 있고, 그 방사 노이즈가 다른 신호에 파형의 변형, 지연 등의 문제를 발생시킨다. 또한, 전송되는 신호가 고속으로 되면 주파수나 신호의 종료에 따라서는 도금 스터브(7)가 용량성을 가지므로 도체 배선을 전송하는 신호에 악영향을 미칠 가능성이 있고, 배선 기판에서 임피던스 정합을 행할 때에는 그 스터브 때문에 불필요한 반사가 발생하여 본래 목적한 임피던스가 얻어지지 않게 되어 버린다. 또한, 불필요한 방사의 노이즈는 에너지 손실로도 된다.
이와 같이 공지의 반도체 장치는 도금 스터브에 대한 이상의 염려에 대해서 전혀 대책이 이루어져 있지 않은 것이다.
본 발명은 상기 공지의 반도체 장치에 보여지는 과제를 해결하는 것이고, 비용이 드는 일없이 주로 설계상의 연구에 의해, 도금 스터브로부터의 노이즈나 도금 스터브 자신으로부터 발생하는 방사 노이즈에 의한 신호 파형의 변형을 방어함과 아울러 외부로부터 도금 스터브를 통해서 유입되는 노이즈를 방어함으로써 그 결과 신호 전송성이 우수한 반도체 장치를 제공하는 것을 목적으로 한다.
이 목적을 달성하기 위한 본 발명의 반도체 장치는 이하의 구성을 갖는다.
본 발명의 반도체 장치는 복수의 전극을 갖는 반도체 소자와, 상기 반도체 소자의 전극에 접속하는 복수의 도체 배선과, 상기 도체 배선에 부수하는 도금 스터브와, 기재 상에 있어서 복수층으로 형성된 배선층을 구비하고, 제 1 도체 배선에 부수하는 도금 스터브와, 상기 제 1 도체 배선과 인접하는 단수 또는 복수의 제 2 도체 배선에 부수하는 도금 스터브가, 다른 도체 배선층에 존재하고 있다.
이것에 의해, 신호를 전송하는 도체 배선 및 도금 스터브와, 인접하는 도체 배선의 도금 스터브가 떨어져 있으므로 도금 스터브로부터 유입되는 노이즈를 방지할 수 있다.
제 1 도체 배선은 접지 또는 전원에 접속된 것이 바람직하다.
이에 의해, 접지 또는 전원에 접속된 제 1 도체 배선에 도금 스터브로부터 악영향을 미치는 것을 방지할 수 있다.
본 발명에 의하면 제 1 도체 배선을 전송하는 신호가 디지털 신호인 것이 바람직하다.
이것에 의해, 상기 노이즈를 효과적으로 방지할 수 있다.
본 발명에 의하면 디지털 신호의 주파수대가 100MHz이상인 것이 바람직하다.
이것에 의해, 상기 노이즈를 효과적으로 방지할 수 있다.
본 발명에 의하면 제 1 도체 배선에 부수하는 도금 스터브와 제 2 도체 배선에 부수하는 도금 스터브의 거리가, 제 1 도체 배선에 부수하는 도금 스터브와, 이 제 1 도체 배선에 부수하는 도금 스터브와 동일한 배선층에 존재하는 다른 도금 스터브와의 최소 배선 간격보다 큰 것이 바람직하다.
이에 의해, 상기 노이즈의 대책과 더불어 도금 스터브끼리의 간섭을 보다 효율적으로 방지할 수 있다.
본 발명의 다른 형태는 전극을 갖는 반도체 소자와, 상기 반도체 소자의 전극에 접속하는 도체 배선과, 상기 도체 배선에 부수하는 도금 스터브와, 기재 상에 있어서 복수층으로 형성된 배선층을 구비하고, 상기 도체 배선은 복수의 배선층에 걸쳐 형성되고, 상기 도금 스터브는 도체 배선으로부터 기재의 주변부를 향해 형성됨과 아울러 도체 배선의 배치에 기초하여 상기 도금 스터브의 길이를 최소로 할 수 있는 배선층에 형성되어 있다.
본 발명의 또다른 형태는 기재 상에 설치되어 전극을 갖는 반도체 소자와, 상기 반도체 소자의 전극에 접속하는 도체 배선과, 상기 도체 배선에 부수하는 도금 스터브와, 기재 상에 있어서 복수층으로 형성된 배선층을 구비하고, 상기 도체배선은 상기 전극으로부터, 기재에 있어서의 반도체 소자가 설치된 면과는 반대측의 면을 향하여 복수의 배선층에 걸쳐, 또한, 상기 전극으로부터 기재의 주변부를 향해 형성되고, 상기 도금 스터브는 상기 반대측의 면의 배선층에 있어서 도체 배선으로부터 기재의 주변부를 향해 형성되어 있다.
본 발명의 또다른 형태는 기재 상에 설치되어 전극을 갖는 반도체 소자와, 상기 반도체 소자의 전극에 접속하는 도체 배선과, 상기 도체 배선에 부수하는 도금 스터브와, 기재 상에 있어서 복수층으로 형성된 배선층을 구비하고, 상기 도체 배선은 상기 전극으로부터, 기재에 있어서의 반도체 소자가 설치된 면과는 반대측의 면을 향하여 복수의 배선층에 걸쳐, 또한, 기재의 상기 주변부로부터 상기 중앙부를 향해 형성되고, 상기 도금 스터브는 상기 반도체 소자측의 면의 배선층에 있어서 도체 배선으로부터 기재의 주변부를 향해 형성되어 있다.
이들 구성에 의하면, 도금 스터브의 길이를 가장 짧게 할 수 있으므로 도금 스터브로부터의 전기적 방사나 노이즈, 도금 스터브끼리의 전기적 간섭을 효과적으로 방지할 수 있다. 또한, 배선 기판에서의 임피던스 정합도 용이하게 되어 신호의 변형도 저감할 수 있다.
본 발명의 또다른 형태는 복수의 전극을 갖는 반도체 소자와, 상기 반도체 소자의 전극에 접속하는 복수의 도체 배선과, 상기 도체 배선에 부수하는 도금 스터브를 구비하고, 상기 도금 스터브의 선폭이 상기 도체 배선의 선폭보다 작게 형성되어 있다.
이 경우에 제 1 도체 배선에 부수함과 아울러 제 2 도체 배선에 인접해서 배치된 도금 스터브의 선폭이 상기 제 1 및, 또는 제 2 도체 배선의 선폭보다 작게 형성되어 있는 것이 바람직하다.
본 발명의 또다른 형태는 복수의 전극을 갖는 반도체 소자와, 상기 반도체 소자의 전극에 접속하는 복수의 도체 배선과, 상기 도체 배선에 부수하는 도금 스터브를 구비하고, 인접하는 도체 배선끼리의 선간격보다 이들 도체 배선에 부사하여 인접하는 도금 스터브끼리의 선간격 쪽이 크게 형성되어 있다.
이 경우에 제 1 도체 배선에 부수함과 아울러 제 2 도체 배선에 인접해서 배치된 도금 스터브와, 상기 제 2 도체 배선의 선간격은 상기 제 1 도체 배선과 제 2 도체 배선의 선간격보다 크게 형성되어 있는 것이 바람직하다.
이들에 의해, 도금 스터브로부터의 전기적 방사나 노이즈의 영향, 도금 스터브끼리의 전기적 간섭을 효과적으로 방지할 수 있다.
이상과 같이 본 발명에 의하면, 도금 스터브에 기인하는 전자방사나 노이즈를 방지할 수 있고, 또한, 도금 스터브끼리의 전기적 간섭을 저감할 수 있는, 전기적으로 우수한 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 반도체 장치의 실시예1에 있어서의 배선 기판의 평면도이다.
도 2A 및 도 2B는 본 발명의 반도체 장치의 실시예1에 있어서의 배선 기판의 배선 패턴을 도시하는 도면이다.
도 3A 및 도 3B는 본 발명의 반도체 장치의 실시예1에 있어서의 배선 기판의 다른 배선 패턴을 도시하는 도면이다.
도 4A~도 4G는 본 발명의 실시예1에 있어서의 배선 기판의 제조방법예를 도시하는 도면이다.
도 5A 및 도 5B는 본 발명의 반도체 장치의 실시예2에 있어서의 배선 패턴예를 도시하는 도면이다.
도 6은 본 발명의 반도체 장치의 실시예3에 있어서의 배선 패턴예를 도시하는 도면이다.
도 7A 및 도 7B는 본 발명의 반도체 장치의 실시예4에 있어서의 배선 패턴예를 도시하는 도면이다.
도 8A~도 8C는 본 발명의 반도체 장치의 실시예5에 있어서의 배선 패턴예를 도시하는 도면이다.
도 9는 본 발명의 반도체 장치의 실시예6에 있어서의 배선 패턴예를 도시하는 도면이다.
도 10은 본 발명의 반도체 장치의 실시예6에 있어서의 배선 기판의 다른 배선 패턴을 도시하는 도면이다.
도 11은 본 발명의 반도체 장치의 실시예7에 있어서의 배선 패턴예를 도시하는 도면이다.
도 12는 본 발명의 반도체 장치의 실시예8에 있어서의 배선 패턴예를 도시하는 도면이다.
도 13은 본 발명의 반도체 장치의 실시예9에 있어서의 배선 패턴예를 도시하는 도면이다.
도 14는 본 발명의 반도체 장치의 실시예10에 있어서의 배선 패턴예를 도시하는 도면이다.
도 15는 본 발명의 반도체 장치의 실시예11에 있어서의 배선 패턴예를 도시하는 도면이다.
도 16은 본 발명의 반도체 장치의 실시예11에 있어서의 배선 패턴예를 도시하는 도면이다.
도 17은 공지의 반도체 장치의 배선 기판의 평면도이다.
도 18A 및 도 18B는 공지의 반도체 장치의 배선 패턴예를 도시하는 도면이다.
(실시예1)
도 1은 본 발명의 반도체 장치의 실시예1에 있어서의 배선 기판의 평면도이다. 도 2A는 도 1의 반도체 장치의 일부의 확대도로서, 도 1의 배선 기판이 낱개화된 부분의 표층의 패턴예이며, 또한, 도 1에 도시하는 4방향 중 대표적으로 1방향의 패턴만을 도시하고 있다. 도 2B는 하층의 패턴예이다.
도 1에 있어서 반도체 소자(1)는 전극 단자(2)를 갖는다. 여기서는 반도체 소자(1)가 배선 기판 상에 탑재되어 있지만 아직 수지밀봉되어 있지 않은 상태를 나타낸다. 그러나, 상기 공지예의 경우와 마찬가지로 밀봉후에 있어서의 땜납 볼의 실장후에는 결과적으로 점선으로 나타내어지는 개개의 변 절단위치(3)에서 절단된다.
도 2A 및 도 2B에 있어서 도면 부호 51은 표층을 형성하는 배선층, 도면 부호 52는 하층을 형성하는 배선층이다. 배선 기판은 와이어(4) 등에 의해서 반도체 소자(1)와 전기적으로 접속되고, 배선 기판 상에는 도체 배선(5)과, 다른 배선층의 도체 배선끼리를 수직방향으로 접속하는 비아(6)와, 도체 배선에 부수한 도금 스터브(7)가 있다. 도금 스터브(7)는 기판의 절단전에는 도 1의 도금 리드선(8)과 연결되어 있으므로 이것을 이용하여 전해 도금이 가능하고, 도 2에 있어서의 도체 배선 (5)의 접속단에 설치된 패드(9) 이외를 땜납 레지스트 등으로 마스크한 후에 전해 도금하면 패드(9)에만 도금이 이루어져 와이어(4)와 도체 배선(5)의 접속을 위한 계면을 보호할 수 있다. 도체 배선(5)이 구리재질인 경우에는 도금으로서는 일반적으로 전해 니켈도금 후에 전해 금도금처리가 이루어진다. 또한, 여기서는 반도체 소자(1)와 배선 기판의 접속구조로서는 일례로서 와이어(4)에 의한 접속을 나타내고 있지만 접속방법이나 재질 등이 특별히 한정되는 것은 아니고, 양자를 전기적으로 접속할 수 있는 것이면 어느 것이어도 좋다. 이상과 같은 각 부의 구성 및 그 관계는 이후의 모든 실시예에 있어서 마찬가지이므로 이후에는 그 상세한 설명은 생략한다.
이 실시예1에서는 반도체 소자(1)의 아날로그 단자와 접속되어 있는 도체 배선(5)의 도금 스터브(7)에 인접하고 있는 도체 배선(10,11)의 도금 스터브(12,13)가 도금 스터브(7)와 동일한 배선층(51)은 아니고, 별도의 배선층(52)에 설치되어 있다. 이 경우에 바로밑의 층에 설치되어 있어도 2층 아래의 층이어도 다른 배선층이면 상관없다. 또한, 배선 기판의 전체의 층수도 복수이면 본 실시예1의 범주에 들어간다. 도면 부호 14는 하층의 도체 배선, 24는 땜납 볼이다.
본 실시예1에 의하면 적어도 인접하는 도체 배선(10,5,11)의 도금 스터브 (12,7,13)가 별층으로 존재하면 좋고, 극단적으로는 도 3A 및 도 3B에 도시되는 바와 같이, 도체 배선(5) 이외의 나머지 전체의 도체 배선의 도금 스터브가 다른 배선층이어도 좋다. 단, 어느쪽이든 도금 스터브의 형성은 통상의 각 층에 있어서의 도체 배선의 패터닝과 마찬가지로 일괄적으로 행해지기 때문에 공정수로서는 본 실시예를 채용하지 않는 경우와 동일하게 된다. 즉, 본 실시예1의 경우와 같이 하층에 아날로그의 도체 배선(5)의 양 인접하는 도체 배선(10,11)의 도금 스터브 (12,13)를 설치하는 경우에는, 도 2B에 도시하는 바와 같이, 하층(52)의 패턴의 일부로서 도금 스터브(12,13)를 미리 준비하여 두고, 도체 배선(14)의 패터닝과 동시에 행할 뿐이다. 이와 같이 도금 스터브(12,13)를 표층 이외의 배선층(52)에 설치한 경우에는 이들 도금 스터브(12,13)는 도 1의 연결기판의 상태에서는 비아(6)를 통해서 도금 리드선(8)과 연결된다.
본 실시예1의 반도체 장치를 실현하기 위한 제조방법에 관해서는 모두 공지기술의 범위이고, 도금 스터브를 모든 층에 설치하는가라는 점만이 다르다. 도 4A~도 4F는 본 실시예1의 배선 기판의 제조방법예를 나타낸다. 상세하게는 우선 도 4A에 도시되는 동박이 부착된 절연층(15)에, 도 4B에 도시되는 바와 같이 포토레지스트(16)로 패터닝을 실시하고, 도 4C에 도시되는 바와 같이 내층 동박(17)의 불필요한 부분을 제거한다. 도 4C에 도시되는 바와 같이 양면의 패터닝이 종료하면 도 4D에 도시되는 바와 같이 그 상면에 외층용 동박이 부착된 절연층(18)을 가압하고, 도 4E에 도시되는 바와 같이 드릴로 관통구멍(19)을 뚫고, 도 4F에 도시되는 바와 같이 그 부분에 구리도금(20)을 행하고, 최상층의 외층 동박(21)과 전기적으로 도통시킨다. 또한, 도 4G에 도시되는 바와 같이 최상층 및 최하층을 먼저번의 내층과 마찬가지로 패터닝하면 좋다. 도면 부호 22는 최하층의 외층 동박이다.
이상은 대표적인 4층 기판의 제조방법이지만 이 제조방법은 어디까지나 일예로, 본 실시예1에서는 각 층의 패터닝시에 도금 스터브(12,13)를 목적의 층에 설치하는 것이면 좋다. 예컨대, 도 4G의 최하층의 외층 동박(22)이, 도 2B에 도시되는 바와 같이 패터닝되어 있을 뿐이며, 그 이외의 층은 상기와 마찬가지의 패터닝밖에 되어 있지 않아도 본 실시예1에 상당한다.
이상의 구성에 의하면 아날로그 신호를 전송하는 도체 배선(5)의 도금 스터브(7)와, 적어도 양 인접하는 도체 배선(10,11)의 도금 스터브(12,13)는 각각 배선층이 다르기 때문에 이들 도금 스터브끼리가 인접하지 않고, 이들 도금 스터브끼리의 간격이 넓고, 또한, 도금 스터브(12,13)와 도체 배선(5)의 거리도 크게 된다. 이 때문에 도금 스터브(12,13)로부터 전자방사나 노이즈가 일어나더라도, 아날로그 신호를 전송하는 도체 배선(5)에 그 악영향이 미치는 것을 방지할 수 있다.
따라서, 노이즈가 적으며 아날로그 신호 전송 파형에 변형이 적은 반도체 장치를 제공할 수 있다.
(실시예2)
도 5A 및 도 5B는 본 발명의 반도체 장치의 실시예2에 있어서의 배선 기판의 배선 패턴예이다. 도면 중의 부호는 도체 배선(25)을 제외하고, 도 1, 도 2A 및 도 2B에서 사용한 것과 동일하다. 본 실시예2는 실시예1과는 해당하는 도체 배선, 즉 인접하는 도체 배선과는 배선층이 다르도록 형성된 특정 도체 배선의 전송신호가, 접지 또는 전원인 것이 다르다. 즉, 도 5A 및 도 5B에서 특정 도체 배선(25)은 접지 또는 전원에 접속되는 것이다.
이상의 구성에 의하면 접지 또는 전원의 도체 배선(25)의 도금 스터브(7)가 적어도 양 인접하는 도체 배선(10,11)의 도금 스터브(12,13)와는 배선층(51,52)이 다르기 때문에 도금 스터브끼리 인접하지 않고, 도금 스터브끼리의 간격은 넓고, 또한, 도금 스터브(12,13)와 도체 배선(25)의 거리도 크게 된다. 그 때문에 도금 스터브(12,13)로부터 전자방사나 노이즈가 일어나더라도, 접지 및 전원의 도체 배선(25)에 그 악영향이 미치는 것을 방지할 수 있다.
따라서, 접지 및 전원에 노이즈가 적은 반도체 장치를 제공할 수 있다.
(실시예3)
도 6은 본 발명의 반도체 장치의 실시예3에 있어서의 배선 패턴예를 도시한다. 도면 중의 번호는 도체 배선(26)을 제외하고, 도 1, 도 2A 및 도 2B에서 사용한 것과 동일하다. 본 실시예3은 실시예1과는 해당하는 도체 배선(26)의 전송신호가 디지털 신호인 점이 다르다.
이상의 구성에 의하면 디지털 신호의 도체 배선(26)의 도금 스터브(7)가 적어도 양 인접하는 도체 배선(10,11)의 도금 스터브(12,13)(도시생략)와는 배선층이 다르기 때문에 양자가 인접하지 않고, 양자의 간격은 넓고, 또한, 도체 배선 (10,11)의 도금 스터브로부터 도체 배선(26)까지의 거리도 크게 된다.
디지털 신호는 고주파 성분을 포함하고, 실제로는 명목상의 주파수의 수배로부터 10배의 고주파 성분을 갖고 있다. 노이즈가 생겼을 때에 그 고주파 성분은 노이즈에 민감하기 때문에 결과적으로 신호에 주는 영향이 크다. 또한, 상기 구성을 위해 도체 배선(10,11)의 도금 스터브로부터 전자방사나 노이즈가 일어나더라도, 디지털 신호를 전송하는 도체 배선(26)에 그 악영향이 미치는 것을 방지할 수 있다.
따라서, 노이즈가 적으며 디지털 신호 전송 파형에 변형이 적은 반도체 장치를 제공할 수 있다.
이상, 실시예1,2,3에 대해서는 신호의 종류를 개별적으로 설명하였지만 이들 실시예1,2,3의 본질은 적어도 1개의 도체 배선의 도금 스터브와 그 양 인접하는 도금 스터브에 의해 실현되고 있으면 좋고, 본 발명은 1개의 반도체 장치의 각각의 도체 배선에 있어서 상기 실시예1,2,3을 동시에 실현하는 것도 포함한다.
(실시예4)
도 7A 및 도 7B는 발명의 반도체 장치의 실시예4에 있어서의 배선 패턴예를 도시한다. 본 실시예4는 실시예3과는 전송하는 주파수대가 100MHz이상인 점이 다르다. 100MHz 이상의 디지털 신호에서는 특히 노이즈의 영향이 크게 된다. 그 때문에 디지털 신호 중에서 100MHz이상인 것을 전송하는 도체 배선(27)에 부수하는 도금 스터브(7)와, 그 양 인접하는 도체 배선(10,11)에 부수하는 도금 스터브(12,13)만을 선택하여 다른 도체 배선(51,52)에 설치하는 구성으로 되어 있다.
이상의 구성에 의하면 디지털 신호 중에서 100MHz이상인 것을 전송하는 도체 배선(27)의 도금 스터브(7)가 그 양 인접하는 도체 배선(10,11)의 도금 스터브 (12,13)와는 배선층이 다르기 때문에 이들 도금 스터브끼리가 인접하지 않고, 이들 도금 스터브끼리의 간격이 넓고, 또한, 도체 배선(27)과 그 양 인접하는 도체 배선 (10,11)의 도금 스터브(12,13)의 거리도 크게 된다.
100MHz이상인 고속신호로 되면 그 고주파 성분으로서 약 1GHz의 신호가 전송되는 경우를 고려하여 우선적으로 노이즈의 대책이 필요한다. 그 경우에 디지털 신호 중에서 상기 100MHz이상의 신호를 한정하여 도체 배선 간격을 취하기 때문에 상기 실시예3보다 효과적으로 대책을 강구할 수 있게 된다.
즉, 도 6의 배선 패턴예에 비해서 도 7의 배선 패턴예에서는 100MHz이상의 신호의 도체 배선(27)의 도금 리드(7)만을, 다른 배선층에 설치하고 있다. 이 때문에 다른 도금 스터브(12,13)로부터의 전자방사나 노이즈가 일어나더라도, 100MHz이상의 디지털 신호를 전송하는 도체 배선(27)에 그 악영향이 미치는 것을 방지할 수 있다.
따라서. 노이즈가 적으며 디지털 신호 전송 파형에 변형이 적은 반도체 장치용 배선기판을 제공할 수 있다.
(실시예5)
도 8A~도 8C는 본 발명의 반도체 장치의 실시예5에 있어서의 배선 패턴예를 도시한다. 본 실시예5에 있어서 실시예1에서부터 실시예4까지의 상위점은 다음과 같다. 즉, 도체 배선(5)의 도금 스터브(7)와, 도체 배선(5)의 양 인접하는 도체 배선(10,11)에 부수하고, 또한, 다른 배선층에 존재하는 도금 스터브(29A,29B)와의 거리가, 상기 도체 배선(5)의 도금 스터브(7)로부터, 도체 배선(5)이 형성된 동일한 배선층 내의 다른 도체 배선에 부수하는 도금 스터브(28A,28B)와의 최소 간격보다 크게 되도록 구성되어 있다.
즉, 도체 배선(5)과 동일한 배선층(51) 내에 있어서의 도금 스터브(7)로부터 도금 스터브(28A,28B)까지의 도금 스터브끼리의 최소 간격(30)보다, 도금 스터브 (7)와, 다른 배선층(52)의 도금 스터브(29A,29B)의 간격(31)쪽이 크게 되도록 구성되어 있다. 여기서는 도체 배선(5)으로 하고 있지만 아날로그, 디지털, 전원 및 접지 등, 전송하는 신호의 종류는 어느 것이든 상관없다.
이상의 구성에 의하면, 소정의 도체 배선(5)의 도금 스터브(7)가 그 양 인접하는 도체 배선(10,11)의 도금 스터브(29A,29B)와는 배선층이 다르게 되어 있고, 아울러, 이것에 도달하는 거리는 동일한 배선층 내에서 가장 근접한 도금 스터브 (28A,28B)에 도달하는 거리보다 크기 때문에, 상기 양 인접하는 도체 배선(10,11)의 도금 스터브(29A,29B)는 도체 배선(5)의 도금 스터브(7)로부터 충분히 거리가 떨어져 있는 곳에 위치하게 된다. 그 때문에 도금 스터브(29A,29B)로부터 전자방사나 노이즈가 일어나더라도, 도체 배선(5)에 그 악영향이 미치는 것을 방지할 수 있다.
따라서, 노이즈가 적으며 전송 파형에 변형이 적은 반도체 장치용 배선 기판을 제공할 수 있다.
(실시예6)
본 실시예6도, 앞에 서술한 실시예1~4와는 배선 패턴만이 다르므로 그 부분에 한정하여 서술한다. 도 9는 본 발명의 반도체 장치의 실시예6의 단면도로, 도면 부호 1은 반도체 소자, 도면 부호 5는 도체 배선, 도면 부호 4는 와이어, 도면 부호 6은 비아이다.
화살표(48)는 일련의 신호 경로를 나타내고, 이 신호 경로(48)는 반도체 소자(1)로부터 와이어(4)로, 또한 도체 배선(5), 비아(6)를 수회 통과하여 땜납 볼 (24)에 도달하는 것이다. 반도체 소자(1)는 수지(49)로 밀봉되어 있다. 도면 부호 23은 땜납 레지스트이다. 본 실시예6에서는 4층 기판에 의해서 회로를 구성하고 있다.
또한, 본 실시예6에서는 도금 스터브(7)의 길이(L)가 가장 짧게 되도록 상기 도금 스터브(7)가 존재하는 배선층으로서 제 4 층을 선택하고 있다. 즉, 제 2 층째에서 점선으로 나타내는 임시로 상정한 도금 스터브(35)를 설치한 경우에는 그 길이는 배선 기판 외주로부터 비아(6)까지의 거리로 되지만 제 4 층째에 설치한 경우의 도금 스터브(7)의 길이(L)는 배선 기판 외주로부터 비아(6)까지의 거리가 되기 때문에 명확하게 짧게 된다.
본 실시예6에서는 모든 도체 배선에 부수하는 도금 스터브에 관해서 개개에이와 같은 선택방법을 채용한다. 도 10은 본 실시예6에 있어서의 반도체 장치의 단면도로서, 개개에 최단의 도금 스터브를 설치한 예를 나타낸다. 도체 배선(5A)에서는 제 2 층에 도금 스터브(7A)를 설치하고, 도체 배선(5B)에서는 제 3 층에 도금 스터브(7B)를 설치하고 있다. 이보다도 층수나 배선수가 많게 되면 그 선택폭이 증가하지만 처리방법은 상기와 마찬가지이다.
이상의 구성에 의하면 도금 스터브(7,7A,7B)는 각 도체 배선(5)에 최단의 길이로 부수하고 있게 되고, 도금 스터브(7,7A,7B)로부터의 전자방사, 노이즈 등의 전기적 영향은 최소한으로 된다. 또한, 임피던스 제어를 행할 때에도 도금 스터브 (7,7A,7B)의 전기적 영향을 무시할 수 있기 때문에 용이하게 실현할 수 있다.
따라서, 노이즈나 전자방사가 적고, 에너지 손실이 적은 반도체 장치를 제공할 수 있다.
(실시예7)
도 11은 본 발명의 반도체 장치의 실시예7의 단면도이다.
본 실시예7에서는 도체 배선(5)은 배선 기판을 그 외부를 향해 신호 경로의 화살표(48)를 따라 일방향으로 배선되어 있다. 도면 부호 6은 비아이다. 즉, 반도체 소자(1) 상의 전극(2)의 단자와 접속되어 있는 패드(9)에서부터 반대측의 땜납 볼(24)까지는 최단 거리로 배선되어 있게 된다. 또한 여기서는 도금 스터브(7C)를 최하층의 도체 배선단에 최단거리로 접속하고 있다. 그 때문에 예컨대, 다른 배선층의 배선단에 접속되어 있는 경우에 비해서 도금 스터브(7C)는 가장 짧게 된다. 도면 부호 L은 길이이다. 이들을 1개이상의 도체 배선(5)에 있어서 실현한다.
이상의 구성에 의하면 도금 스터브(7C)는 각 도체 배선에 최단의 길이로 부수하고 있게 되고, 도체 배선에서는 도금 스터브의 영향은 최소한으로 되고, 그 효과로 양 인접하는 도금 스터브끼리의 영향도 적게 된다. 특히 도금 스터브는 전송하는 주파수 즉 파장에 대해서 배선길이가 길면 용량성을 가지거나 유전성(誘電性)을 가져 부수하는 도체 배선에 전기적 영향을 주므로 신호가 고속으로 되면 파장은 짧게 되고, 상대적으로 도금 스터브의 배선길이의 영향이 크게 되어 그 영향을 조장하여 버릴 우려가 있다. 즉, 본래 있어야할 전송 파형을 변형시켜 버린다. 본 실시예7에서는 이들 악영향을 방어할 수 있는 작용을 갖는다. 또한, 임피던스 제어를 행할 때에도 도금 스터브의 전기적 영향을 무시할 수 있으므로 용이하게 실현할 수 있다.
따라서, 신호를 전송하는 경우에 전송 파형에 변형이 적은 반도체 장치를 제공할 수 있다.
(실시예8)
도 12는 본 발명의 반도체 장치의 실시예8의 단면도이다. 도면 중의 번호는 모두 도 11에서 사용한 것과 동일하다. 본 실시예8에서는 도체 배선(5)은 비아(6)를 통해 배선 기판의 중심을 향하여 화살표(48)로 나타내는 일방향으로 배선되어 있다. 즉, 비아(6)로부터 땜납 볼(24)까지는 최단의 거리로 배선되어 있게 된다. 여기서는 도금 스터브(7C)를 최상층의 도체 배선에 최단 거리로 접속한다. 그 때문에 여기서도, 예컨대, 다른 배선층의 배선단에 접속되어 있는 경우에 비해서 도금 스터브는 가장 짧게 된다. 이들을 1개이상의 도체 배선에 있어서 실현한다.
이것에 의한 작용도, 앞의 실시예7의 경우와 마찬가지로, 도금 스터브(7C)로부터 이것이 부수하는 도체 배선(5) 자신으로의 영향이나 양 인접하는 도금 스터브로의 영향을 저감할 수 있는 점에 있다. 또한, 임피던스 제어를 행할 때에도 도금 스터브(7C)의 전기적 영향을 무시할 수 있기 때문에 용이하게 실현할 수 있다.
따라서, 신호를 전송할 때에 전송 파형에 변형이 적은 반도체 장치를 제공할 수 있다.
(실시예9)
도 13은 본 발명의 반도체 장치의 실시예9에 있어서의 배선 패턴을 도시한다.
본 실시예9에서는 도금 스터브(7)의 배선폭이, 이것이 부수하는 도체 배선의 배선폭보다 작다. 도면 부호 9는 도체 배선(5)의 접속단에 설치된 패드이다. 상기와 같이 배선폭을 바꾸지 않고 배선 간격을 단순히 넓힌 것이면 넓힌 측과 반대측의 배선 간격이 좁게 되는 경우가 생기지만 이와 같이 도금 스터브(7)의 배선폭이 작은 경우는 그와 같은 염려가 없고, 해당하는 배선폭을 작게 할 뿐이므로, 그 양측의 배선 간격을 넓게 할 수 있는 이점이 있다. 게다가, 선폭을 좁게 할 수 있고, 도금 스터브(7)부분의 저항값을 올릴 수 있다. 스터브 자체는 신호의 경로에 없으므로 그 저항값은 도체 배선을 전달하는 신호에는 직접 관계하지 않는다.
이 구성에 의해 인접하는 도금 스터브(7)끼리의 배선 간격이 넓고, 인접하는 도금 스터브(7)와 도체 배선(5)의 거리도 넓다. 또한, 도금 스터브(7)의 배선폭이 작기 때문에 그 부분의 저항이 크고, 노이즈 전압이 외부로부터 유입되어도 부사하는 도체 배선에 미치는 전류의 절대량은 작게 된다. 따라서, 양 인접하는 도체 배선으로부터의 도금 스터브(7)를 경유한 노이즈와, 반대로 이 도금 스터브(7)로부터 인접하는 도금 스터브(7)를 경유하여 도체배선에 유입되는 방사나 노이즈를 저감할 수 있다.
따라서, 신호를 전송할 때의 전송 파형에 변형이 적은 반도체 장치를 제공할 수 있다.
(실시예10)
도 14는 본 발명의 반도체 장치의 실시예10에 있어서의 배선 패턴을 도시한다. 본 실시예10에서는 실시예9와 비교하여 도금 스터브의 배선폭이, 도체 배선(5)에 배열한 도금 스터브(39)에 한해서, 이 도금 스터브(39)가 부사하는 도체 배선의 배선폭보다 작게 되어 있는 점이 다르다. 도금 스터브(39)가 인접하는 도체 배선 (5)과 거의 나란히 설치되어 있는 경우에는 상기 도체 배선(5)으로부터의 노이즈가 도금 스터브(39)에 들어가고, 이 도금 스터브(39)에 부사하는 도체 배선에 신호 파형의 변형의 악영향을 줄 가능성이 크게 되지만 도금 스터브(39)가 이 도금 스터브 (39)와 나란히 되어 있는 도체 배선(5)보다 선폭이 좁으면 그 악영향이 효과적으로 저감된다. 또한, 반도체 소자의 단자수가 많게 되면 배선이 보다 고밀도로 되기 때문에 상기 과제는 보다 현저하게 되고, 신호의 오동작으로 연결되지만 이것을 방지할 수 있다.
이 구성에 의해 양 인접하는 도체 배선(5,5)으로부터의 도금 스터브(39)를 경유한 노이즈와, 반대로 이 도금 스터브(39)로부터 인접하는 도체 배선(5,5)으로의 방사나 노이즈를 저감할 수 있다.
따라서, 신호를 전송할 때, 전송 파형에 변형이 적은 반도체 장치를 제공할 수 있다.
(실시예11)
도 15는 본 발명의 반도체 장치의 실시예11에 있어서의 배선 패턴을 도시한다. 본 실시예11에서는 인접하는 도금 스터브(7,7)끼리의 배선 간격(41)이, 이들 스터브(7,7)가 부수되어 있는 도체 배선(5,5)끼리의 배선 간격(40)보다 크게 되어 있다. 통상 배선에서는 패드(9)의 피치가 도체 배선 중 최소이고, 기판 외주로 갈수록 배선 공간은 크게 되기 때문에 도금 스터브(7,7)끼리의 간격(41)은 도체 배선의 간격(40)보다 넓게 할 수 있다. 그 때문에 도금 스터브(7)로부터의 노이즈를 받을 가능성은 낮게 된다. 예컨대, 도금 스터브(7)에는 양 인접하는 도체 배선이나 양 인접하는 도금 스터브로부터의 노이즈가 유입되고, 이것에 부사하는 도체 배선 (5)에 신호 파형의 변형의 악영향을 줄 가능성이 있지만 도금 스터브의 배선 간격이 넓으면 그것이 저감된다. 또한, 반도체 소자의 단자수가 많게 되면 배선은 보다 고밀도로 되기 때문에 신호 파형의 변형 등은 보다 현저하게 되고, 신호의 오동작으로 연결되지만 이것을 방지할 수 있다.
이 구성에 의해 양 인접하는 도체 배선(5,5)으로부터의 도금 스터브(7,7)를 경유한 노이즈와, 반대로 이 도금 스터브(7)로부터 인접하는 도금 스터브(7)를 경유하여 도체배선(5)에 유입되는 방사나 노이즈를 저감할 수 있다.
따라서, 신호를 전송할 때, 전송 파형에 변형이 적은 반도체 장치를 제공할수 있다.
(실시예12)
도 16은 본 발명의 반도체 장치의 실시예12에 있어서의 배선 패턴을 도시한다. 본 실시예12에서는 실시예11과 비교해서 도금 스터브와 도체 배선(5)의 배선 간격이, 인접하는 도체 배선(5)과 나란한 도금 스터브(39)에 한정하여, 이 도금 스터브(39)가 부수되어 있는 도체 배선(5)과 다른 도체 배선(5)의 배선 간격보다 크게 되어 있는 점이 다르다.
도금 스터브(39)가 인접하는 도체 배선(5)과 거의 나란히 되어 있는 경우에는 그 도체 배선(5)으로부터의 노이즈가 도금 스터브(39)에 들어가고, 이 도금 스터브(39)가 부수되어 있는 도체 배선(5)에 신호 파형의 변형의 악영향을 줄 가능성이 크게 된다. 그러나, 도금 스터브(39)끼리의 배선 간격(41)이, 이것이 부수되어 있는 도체 배선(5)과 다른 도체 배선(5)의 간격(40)보다 크면 그 악영향이 효과적으로 저감된다. 또한, 반도체 소자(1)의 단자수가 많게 되면 배선은 보다 고밀도로 되기 때문에 상기 과제는 보다 현저하게 되고, 신호의 오동작으로 연결되지만 이것을 방지할 수 있다.
이 구성에 의해 양 인접하는 도체 배선(5,5)으로부터의 도금 스터브(39)를 경유한 노이즈와, 반대로 도금 스터브(39)로부터 도체 배선(5)으로의 방사나 노이즈를 저감할 수 있다.
따라서, 신호를 전송할 때, 전송 파형에 변형이 적은 반도체 장치를 제공할 수 있다.
본 발명의 반도체 장치에 의하면 비용이 드는 일없이 주로 설계상의 연구에 의해, 도금 스터브로부터의 노이즈나 도금 스터브 자신으로부터 발생하는 방사 노이즈에 의한 신호 파형의 변형을 방어함과 아울러 외부로부터 도금 스터브를 통해 유입되는 노이즈를 방어함으로써 신호 전송성이 우수하다라는 효과를 가지고 있다.

Claims (12)

  1. 반도체 장치로서,
    기재와, 복수의 전극을 갖는 반도체 소자와, 상기 반도체 소자의 전극에 접속하는 복수의 도체 배선과, 상기 도체 배선에 부수하는 도금 스터브와, 상기 기재 상에 있어서 복수층으로 형성된 배선층을 구비하고,
    제 1 도체 배선에 부수하는 도금 스터브와, 상기 제 1 도체 배선과 인접하는 단수 또는 복수의 제 2 도체 배선에 부수하는 도금 스터브가, 다른 도체 배선층에 존재하고 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 제 1 도체 배선은 접지 또는 전원에 접속된 것임을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 제 1 도체 배선을 전송하는 신호가 디지털 신호인 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 디지털 신호의 주파수대가 100MHz이상인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 제 1 도체 배선에 부수하는 도금 스터브와 제 2 도체 배선에 부수하는 도금 스터브의 거리가, 제 1 도체 배선에 부수하는 도금 스터브와, 이 제 1 도체 배선에 부수하는 도금 스터브와 동일한 배선층에 존재하는 다른 도금 스터브와의 최소 배선 간격보다 큰 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치로서,
    주변부를 구비한 기재와, 전극을 갖는 반도체 소자와, 상기 반도체 소자의 전극에 접속하는 도체 배선과, 상기 도체 배선에 부수하는 도금 스터브와, 상기 기재 상에 있어서 복수층으로 형성된 배선층을 구비하고,
    상기 도체 배선은 복수의 배선층에 걸쳐 형성되고,
    상기 도금 스터브는 도체 배선으로부터 기재의 상기 주변부를 향해 형성됨과 아울러 도체 배선의 배치에 기초하여 상기 도금 스터브의 길이를 최소로 할 수 있는 배선층에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치로서,
    2개의 면과 주변부를 구비한 기재와, 이 기재에 있어서의 한쪽의 면에 설치되어 전극을 갖는 반도체 소자와, 상기 반도체 소자의 전극에 접속하는 도체 배선과, 상기 도체 배선에 부수하는 도금 스터브와, 기재 상에 있어서 복수층으로 형성된 배선층을 구비하고,
    상기 도체 배선은 상기 전극으로부터, 기재에 있어서의 반도체 소자가 설치된 면과는 반대측의 면을 향하여 복수의 배선층에 걸쳐, 또한, 상기 전극으로부터기재의 상기 주변부를 향해 형성되고,
    상기 도금 스터브는 상기 반대측의 면의 배선층에 있어서 도체 배선으로부터 기재의 주변부를 향해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 반도체 장치로서,
    2개의 면과 중앙부와 주변부를 구비한 기재와, 이 기재에 있어서의 한쪽의 면에 설치되어 전극을 갖는 반도체 소자와, 상기 반도체 소자의 전극에 접속하는 도체 배선과, 상기 도체 배선에 부수하는 도금 스터브와, 기재 상에 있어서 복수층으로 형성된 배선층을 구비하고, 상기 도체 배선은 상기 전극으로부터, 기재에 있어서의 반도체 소자가 설치된 면과는 반대측의 면을 향하여 복수의 배선층에 걸쳐, 또한, 기재의 상기 주변부로부터 상기 중앙부를 향해 형성되고, 상기 도금 스터브는, 상기 반도체 소자측의 면의 배선층에 있어서 도체 배선으로부터 기재의 상기 주변부를 향해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 반도체 장치로서,
    복수의 전극을 갖는 반도체 소자와, 상기 반도체 소자의 전극에 접속하는 복수의 도체 배선과, 상기 도체 배선에 부수하는 도금 스터브를 구비하고,
    상기 도금 스터브의 선폭이 상기 도체 배선의 선폭보다 작게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 제 1 도체 배선과, 제 2 도체 배선과, 상기 제 1 도체 배선에 부수한 도금 스터브를 구비하고,
    상기 제 1 도체 배선과 도금 스터브는 제 2 도체 배선에 인접해서 배치되고,
    상기 도금 스터브의 선폭은 상기 제 1 및, 또는 제 2 도체 배선의 선폭보다 작게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 반도체 장치로서,
    복수의 전극을 갖는 반도체 소자와, 상기 반도체 소자의 전극에 접속하는 복수의 도체 배선과, 상기 도체 배선에 부수하는 도금 스터브를 구비하고,
    인접하는 도체 배선끼리의 선간격보다 이들 도체 배선에 부수하여 인접하는 도금 스터브끼리의 선간격의 쪽이 크게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 제 1 도체 배선과, 제 2 도체 배선과, 상기 제 1 도체 배선에 부수한 도금 스터브를 구비하고,
    상기 제 1 도체 배선과 도금 스터브는 제 2 도체 배선에 인접해서 배치되고,
    상기 도금 스터브와 상기 제 2 도체 배선의 선간격은 상기 제 1 도체 배선과 제 2 도체 배선의 선간격보다 크게 형성되어 있는 것을 특징으로 하는 반도체 장치.
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