KR20040103453A - 반도체 장치의 제조 방법 - Google Patents
반도체 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20040103453A KR20040103453A KR1020040038607A KR20040038607A KR20040103453A KR 20040103453 A KR20040103453 A KR 20040103453A KR 1020040038607 A KR1020040038607 A KR 1020040038607A KR 20040038607 A KR20040038607 A KR 20040038607A KR 20040103453 A KR20040103453 A KR 20040103453A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- etching
- semiconductor device
- sio
- dielectric constant
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000000034 method Methods 0.000 title abstract description 34
- 238000001312 dry etching Methods 0.000 claims abstract description 29
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 17
- 238000001039 wet etching Methods 0.000 claims description 15
- 239000007789 gas Substances 0.000 claims description 10
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- 229910021193 La 2 O 3 Inorganic materials 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 7
- 239000012528 membrane Substances 0.000 claims description 5
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 58
- 230000001965 increasing effect Effects 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 238000007796 conventional method Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910003855 HfAlO Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
- H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Inorganic Chemistry (AREA)
- Physics & Mathematics (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명의 과제는 High - k막을 에칭할 때의 프로세스 마진을 크게 하여, 안정적으로 반도체 장치를 제조할 수 있는 방법을 제공하는 것이다.
실리콘 기판(101) 상에 SiO2막(102)을 거쳐서 형성된 고유전율 절연막(103)을 드라이 에칭한다. 이 때, 드라이 에칭에 의해 고유전율 절연막(103)에 형성된 손상층(104)만을 남기고 고유전율 절연막(103)을 제거한다. 다음에, 손상층(104)을 습윤 에칭에 의해 제거한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 고유전율의 절연막을 갖는 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 집적 회로 장치에 있어서의 고집적화가 크게 진전되고 있고, MOS(Metal Oxide Semiconductor)형 반도체 장치에서는 고집적화에 대응하기 위한 트랜지스터 등의 소자의 미세화 및 고성능화가 도모되고 있다. 특히, MOS 구조를 구성하는 요소 중 하나인 게이트 절연막에 관해서는, 상기 트랜지스터의 미세화, 고속 동작 및 저전압화에 대응하기 위해 박막화가 급속히 진행되고 있다.
게이트 절연막을 구성하는 재료로서는, 종래부터 실리콘 산화막(SiO2막)이 이용되어 왔다. 한편, 게이트 전극의 미세화에 수반하여 게이트 절연막의 박막화가 진행되면, 캐리어[전자 및 정공(正孔)]가 게이트 절연막을 직접 터널링함으로써 발생하는 터널 전류, 즉 게이트 누설 전류가 증대되게 된다. 예를 들어, 130 ㎚ 노드의 디바이스에서 요구되는 게이트 절연막의 막 두께는 SiO2막으로 2 ㎚ 정도이지만, 이 영역은 터널 전류가 흐르기 시작하는 영역이다. 따라서, 게이트 절연막으로서 SiO2막을 이용한 경우에는, 게이트 누설 전류를 억제할 수 없어 소비 전력의증대를 초래하게 된다.
그래서, SiO2막 대신에 보다 유전율이 높은 재료를 게이트 절연막으로서 사용하는 연구가 행해지고 있다. 고유전율의 절연막(이하, High - k막이라 함)으로서는 종래 TiO2막이나 Ta2O5막 등이 검토되어 왔지만, 최근에는 Al2O3막, HfO2막, HfAlOx막 및 HfSiOx막 등이 실리콘 상에서의 안정성이 우수하므로 주목받고 있다.
도3은, 게이트 절연막으로서 High - k막을 이용한 경우의 종래법에 의한 전계 효과 트랜지스터(Field Effect Transistor)의 제조 공정을 도시하는 단면도이다.
실리콘 기판(301) 상에 공지의 방법을 이용하여 소자 분리 영역(302, 303)을 형성한 후, 열산화법에 의해 SiO2막(304)을 형성한다. 다음에, High - k막(305), 게이트 전극으로서의 다결정 실리콘막(306) 및 마스크재로서의 SiO2막(307)을 차례로 성장시킨다. 그 후, 게이트 전극의 치수 균일성 향상을 목적으로 하여 반사 방지막(308)을 형성한 후, 포토리소그래피법을 이용하여 레지스트 패턴(309)을 형성한다[도3의 (a)].
다음에, 레지스트 패턴(309)을 마스크로 하여 반사 방지막(308) 및 SiO2막(307)을 드라이 에칭하여 SiO2막 패턴(310)을 형성한다[도3의 (b)].
다음에, SiO2막 패턴(310)을 마스크로 하여 다결정 실리콘막(306)을 드라이에칭하여 다결정 실리콘막 패턴(311)을 형성한다[도3의 (c)].
마지막으로, High - k막(305)을 에칭함으로써 게이트 전극이 완성되지만 이 때에 다음과 같은 문제가 있었다.
반도체 장치의 제조 공정에서는, 에칭율이나 피가공막의 막 두께의 변동 등에 기인하는 에칭 잔류 찌꺼기의 발생을 방지하기 위해, 일반적으로 오버 에칭을 하는 것이 행해진다. High - k막의 경우, 그 막 두께가 가장 큰 부분이 에칭되었을 때가 저스트 에칭의 상태라 하면, 이 이후에는 오버 에칭이 된다. 오버 에칭 공정에서는, 기초 SiO2막이 에칭된다. 그리고, SiO2막의 막 두께가 가장 작은 부분이 에칭에 의해 소실되기까지의 시간을 프로세스 마진으로서 생각할 수 있다.
실제로는, 어떤 타이밍에 저스트 에칭이 되는지를 구체적으로 파악하는 것은 곤란하다. 그래서, 예상되는 에칭율이나 피가공막의 막 두께 등의 변동에 소정의 계수를 곱하여 얻어진 값에 상당하는 시간만큼만 오버 에칭된다.
그러나, High - k막의 경우에는 성막 기술이나 에칭 기술 등의 주변 기술이 성숙되지 않았으므로 예상되는 변동이 커지는 동시에, 상기한 계수의 값도 크게 설정할 필요가 있다. 이로 인해, 계산에 의해 구해지는 오버 에칭의 시간이 프로세스 마진을 쉽게 넘어 버린다고 하는 문제가 있었다. 프로세스 마진을 넘어 에칭이 행해지면, SiO2막 기초 실리콘 기판까지 에칭되어 버린다. 이로 인해, 도3의 (d)에 도시한 구조와 같이 되어, 원하는 연장부 영역 및 소스 · 드레인 영역의 형성이 저해된다.
본 발명은 이러한 문제점에 비추어 이루어진 것이다. 즉, 본 발명의 목적은 High - k막을 에칭할 때의 프로세스 마진을 크게 하여, 안정적으로 반도체 장치를 제조할 수 있는 방법을 제공하는 데 있다.
본 발명의 다른 목적 및 이점은, 이하의 기재로부터 명백해질 것이다.
도1의 (a) 내지 도1의 (d)는, 본 실시 형태에 의한 High - k막의 에칭 공정을 도시하는 단면도.
도2의 (a) 내지 도2의 (d)는, 본 실시 형태에 의한 반도체 장치의 제조 공정을 도시하는 단면도.
도3의 (a) 내지 도3의 (d)는, 종래의 반도체 장치의 제조 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101, 201, 301 : 실리콘 기판
102, 204, 304 : SiO2막
103, 205, 305 : 고유전율 절연막(High - k막)
104 : 손상층
202, 203, 302, 303 : 소자 분리 영역
206, 306 : 다결정 실리콘막
208, 308 : 반사 방지막
209, 309 : 레지스트 패턴
213, 311 : 다결정 실리콘막 패턴
210, 310 : SiO2막 패턴
본 발명은, 반도체 기판 상에 실리콘을 포함하는 산화막을 거쳐서 형성된 고유전율 절연막을 에칭하는 반도체 장치의 제조 방법에 있어서, 고유전율 절연막을 드라이 에칭하여 이 드라이 에칭에 의해 고유전율 절연막에 형성된 손상층만을 남기고 고유전율 절연막을 제거하는 공정과, 손상층을 습윤 에칭에 의해 제거하는 공정을 갖는 것을 특징으로 하는 것이다.
본 발명에 있어서, 고유전율 절연막은 HfO2, ZrO2, La2O3, Y2O3및 Al2O3으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 재료로 이루어지는 막으로 할 수 있다. 또한, 고유전율 절연막은 HfO2, ZrO2, La2O3, Y2O3및 Al2O3으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 재료에 SiO2를 혼합한 재료로 이루어지는 막으로 할 수도 있다. 또한, 고유전율 절연막은 이들 재료에 질소를 더 포함하는 재료로 이루어지는 막으로 할 수도 있다.
본 발명에 있어서, 드라이 에칭은 BCl3, Cl2, HBr, CF4, O2, Ar, N2및 He으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 가스를 이용하여 행할 수 있다.
본 발명에 있어서, 습윤 에칭은 HF 및 NH4FOH 중 적어도 한 쪽을 이용하여 행할 수 있다.
본 발명에 있어서, 실리콘을 포함하는 산화막은 실리콘 산화막, 실리콘 산질화막 및 실리케이트막으로 이루어지는 군으로부터 선택되는 어느 하나의 막으로 할 수 있다.
본 발명자는, 예의 연구를 행한 결과 High - k막에 대해 그 막 두께 방향의 일부에 드라이 에칭을 행하면, 나머지 High - k막에는 습윤 에칭에 의해 제거 가능한 손상층이 형성되는 것을 발견하였다. 이 손상층은, 드라이 에칭시의 플라즈마 손상이나 에칭 종류의 주입 등에 의해 High - k막이 변질되어 형성된 것이라 생각된다.
그래서 본 발명자는, High - k막을 드라이 에칭한 후 형성된 손상층을 습윤 에칭함으로써, 에칭 마진을 크게 할 수 있다고 생각하여 본 발명에 이르렀다.
손상층은 High - k막의 표면으로부터 소정 깊이의 영역에 걸쳐 형성된다. 그리고, 손상층의 막 두께는 드라이 에칭의 조건에 의존하여 변화한다. 표1은, 드라이 에칭의 조건을 바꾸어 손상층의 막 두께를 측정한 결과의 일예이다. 시료 A 내지 시료 D는, 실리콘 기판 상에 SiO2막을 거쳐서 HfO2막을 형성한 것에 각각 표에 나타내는 조건에 따라서 2분간 드라이 에칭을 행한 후, 1 ％의 희박 불산 용액(온도 25 ℃)에 2분간 침지하는 습윤 에칭을 행함으로써 제작한 시료이다. 이들 시료에 대해, 습윤 에칭의 전후에 막 두께를 측정하여 그 차를 손상층의 막 두께로서구하였다.
| 드라이 에칭의 조건 | 손상층의막 두께(㎚) | |||
| 시료 | 에칭 가스 | 압력(mTorr) | 바이어스 전력(W) | |
| A | CF4 | 4 | 40 | 0.6 |
| B | Cl2/HBr/O2/CF4 | 4 | 60 | 0.4 |
| C | Cl2/HBr/O2 | 20 | 100 | 0.7 |
| D | HBr/O2/N2/He | 50 | 130 | 0.6 |
표1로부터, 시료 A 내지 시료 D 중 어느 것에 있어서도 손상층이 형성되지만, 그 막 두께는 드라이 에칭 조건에 따라 다른 것을 알 수 있다. 또한, 표1의 예에 따르면 손상층은 0.4 ㎚ 내지 0.7 ㎚로 비교적 큰 막 두께로 형성된다. 이는, 후술하는 바와 같이 에칭 마진을 크게 하는 데 효과적이다.
본 발명에 따른 High - k막의 에칭 공정을, 도1의 (a) 내지 도1의 (d)를 이용하여 설명한다. 도1의 (a)에 있어서, 실리콘 기판(101) 상에는 SiO2막(102)을 거쳐서 High - k막(103)이 형성되어 있다. 그리고, High - k막(103)에 대해 소정 깊이까지 드라이 에칭을 행하면, 남은 High - k막(103)의 표면에는 손상층(104)이 형성된다[도1의 (b)]. 예를 들어, 표1의 시료 C의 조건으로 드라이 에칭을 행한 경우, 0.7 ㎚의 막 두께로 손상층이 형성된다.
그래서, 본 발명에 있어서는 손상층(104)만이 남도록 하여 High - k막(103)을 에칭한다. 예를 들어, 표1의 시료 C의 조건의 경우에는 High - k막을 0.7 ㎚ 남기고 드라이 에칭한다. 이와 같이 함으로써, 도1의 (c)에 도시한 구조를 얻을수 있다. 다음에, 남은 손상층(104)을 습윤 에칭한다. 이에 의해, High - k막(103)을 모두 제거하여, 도1의 (d)의 구조로 할 수 있다.
여기서, 드라이 에칭 후에 남는 High - k막의 막 두께는 형성되는 손상층의 막 두께 이하이면 좋다. 예를 들어, 시료 C의 조건의 경우에는 0.7 ㎚보다 작은 막 두께라도 좋다. 한편, High - k막이 손상층의 막 두께를 넘어 잔존하는 것은 바람직하지 않다. 예를 들어, 시료 C의 조건의 경우에 0.7 ㎚보다도 큰 막 두께로 High - k막이 남으면, 손상층의 하부에 손상을 받지 않은 High - k막이 존재해 버린다. 이로 인해, 습윤 에칭 후에도 High - k막이 잔존하게 되어 본 발명의 효과는 얻을 수 없게 된다.
이하, 본 발명의 실시 형태에 대해 도면을 참조하면서 구체적으로 설명한다.
(제1 실시 형태)
도2는 본 실시 형태에 의한 반도체 장치의 제조 공정을 도시하는 단면도이다. 우선, 반도체 기판으로서의 실리콘 기판(201) 상에 공지의 방법을 이용하여 소자 분리 영역(202, 203)을 형성한다.
다음에, 소자 분리 영역(202)과 소자 분리 영역(203)에 의해 협지된 영역에 실리콘을 포함하는 산화막으로서 SiO2막(204)을 형성한다. SiO2막(204)의 막 두께는, 예를 들어 1 ㎚ 정도로 할 수 있다. 또한 SiO2막(204)은, 예를 들어 열산화법 등에 의해 형성할 수 있다.
다음에, 소자 분리 영역(202, 203) 및 SiO2막(204) 상에 고유전율 절연막(이하, High - k막이라 함)(205)을 형성한다. High - k막(205)의 막 두께는, 예를 들어 3 ㎚ 내지 7 ㎚ 정도로 할 수 있다.
High - k막(205)으로서는, 예를 들어 HfO2, ZrO2, La2O3, Y2O3및 Al2O3으로 이루어지는 군으로부터 선택되는 1 종류의 재료로 이루어지는 막을 사용할 수 있다. 또한, High - k막(205)은 HfO2, ZrO2, La2O3, Y2O3및 Al2O3으로 이루어지는 군으로부터 선택되는 1 종류의 재료에 SiO2또는 질소를 혼합한 재료로 이루어지는 막이라도 좋다. 또한, High - k막(205)은 HfO2, ZrO2, La2O3, Y2O3및 Al2O3으로 이루어지는 군으로부터 선택되는 1 종류의 재료에 SiO2및 질소를 혼합한 재료로 이루어지는 막이라도 좋다.
High - k막(205)을 형성한 후에는, 이 위에 게이트 전극이 되는 다결정 실리콘막(206) 및 마스크재가 되는 SiO2막(207)을 차례로 형성한다. 다결정 실리콘막(206)의 막 두께는, 예를 들어 150 ㎚ 정도로 할 수 있다. 또한, SiO2막(207)의 막 두께는, 예를 들어 100 ㎚ 정도로 할 수 있다.
SiO2막(207)을 형성한 후에는, 이 위에 반사 방지막(208)을 형성한다. 반사 방지막(208)은 다음에 형성하는 레지스트막을 패터닝할 때에 레지스트막을 투과한 노광광을 흡수함으로써, 레지스트막과 반사 방지막과의 계면에 있어서의 노광광의 반사를 없애는 역할을 한다. 반사 방지막(208)으로서는 유기물을 주성분으로 하는 막을 사용할 수 있고, 예를 들어 스핀 코트법 등에 의해 형성할 수 있다. 또한,본 발명에 있어서는 반사 방지막은 없어도 좋다.
다음에, 반사 방지막(208) 상에 레지스트막(도시하지 않음)을 형성하고, 포토리소그래피법에 의해 원하는 선폭을 갖는 레지스트 패턴(209)을 형성한다. 이상의 공정에 의해 도2의 (a)의 구조를 얻을 수 있다.
다음에, 도2의 (b)에 도시한 바와 같이 게이트 마스크가 되는 SiO2막 패턴(210)을 형성한다.
우선, 도2의 (a)의 레지스트 패턴(209)을 마스크로 하여 반사 방지막(208) 및 SiO2막(207)을 에칭한다. 그 후, 불필요해진 레지스트 패턴(209)을 제거함으로써 SiO2막 패턴(210)을 형성할 수 있다.
또, 상기한 예에서는 레지스트 패턴을 SiO2막으로 전사하고, 얻어진 SiO2막 패턴을 마스크로 하여 다결정 실리콘막을 에칭하는 예에 대해 설명하였지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 레지스트 패턴을 마스크로 한 에칭에 의해 다결정 실리콘막 패턴에 레지스트 패턴을 직접 전사해도 좋다.
SiO2막 패턴(210)이 형성된 후에는, 예를 들어 산소 가스를 이용한 플라즈마 처리를 행함으로써 반사 방지막 패턴을 제거할 수 있다.
다음에, SiO2막 패턴(210)을 마스크로 하여 다결정 실리콘막(206)의 에칭을 행함으로써, 도2의 (c)에 도시한 구조를 얻을 수 있다. 도면에 있어서, 다결정 실리콘막 패턴(213)은 게이트 전극이다.
다음에, SiO2막 패턴(210)을 마스크로 하여 High - k막(205)의 에칭을 행한다. 본 발명에 있어서는, 우선 High - k막의 드라이 에칭을 행한다. 이 때, 소정막 두께의 High - k막을 남기고 드라이 에칭을 종료한다. 다음에, 나머지 High - k막을 습윤 에칭에 의해 완전히 제거한다. 이에 의해, 도2의 (d)에 도시한 High - k막 패턴(214)을 얻을 수 있다. 여기서, 드라이 에칭 공정에서 남기는 High - k막의 막 두께는, 이 공정에서 형성될 수 있는 손상층의 막 두께 이하로 한다. 이와 같이 함으로써, 드라이 에칭 종료 후에 손상층만이 남도록 할 수 있다.
본 발명에 있어서의 드라이 에칭은, 예를 들어 BCl3, Cl2, HBr, CF4, O2, Ar, N2및 He으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 가스를 이용하여 행할 수 있다. 단, 본 발명에 있어서 이용되는 드라이 에칭 가스는 이들에 한정되는 것은 아니다. 물리적 에칭 및 화학적 에칭 중 적어도 한 쪽에 의해 High - k막을 에칭 가능한 가스이면, 본 발명에 적용할 수 있다.
예를 들어, 에칭 가스로서 Cl2, HBr 및 O2의 혼합 가스를 이용하여 유도 결합에 의한 저압 고밀도 플라즈마에 의해, High - k막을 에칭할 수 있다. 여기서, 에칭시의 압력은 20 mTorr, 바이어스 전력은 100 W로 할 수 있다. 또한 에칭 시간은, 예를 들어 2분간으로 할 수 있다.
또한, 본 발명에 있어서의 습윤 에칭은 HF 및 NH4FOH 중 적어도 한 쪽을 이용하여 행할 수 있다. 예를 들어, 실온(25 ℃)에서 1 ％의 희박 불산 수용액에 2분간 침지함으로써 에칭할 수 있다.
여기서, 본 발명에 의한 프로세스 마진을 종래법과 비교하여 생각할 수 있다.
예를 들어, 막 두께 1 ㎚의 SiO2막 상에 막 두께 5 ㎚의 High - k막이 형성되어 있다고 하자. 이 때, SiO2막의 에칭율은 1 ㎚/분, High - k막의 에칭율은 2 ㎚/분이라 하자. 또한, High - k막의 막 두께의 변동은 20 ％(즉, 1 ㎚)라고 하자. 또, 간단하게 하기 위해 에칭 마진을 산출할 때의 계수를 1이라 하자.
종래법에 따르면, 저스트 에칭의 상태에 있어서 에칭이 가장 진행되고 있는 부분에서는, 막 두께 1 ㎚의 High - k막에 상당하는 만큼의 SiO2막(즉, 막 두께 0.5 ㎚의 SiO2막)이 에칭되어 있다. 이는, 저스트 에칭에서의 SiO2막의 막 두께는 가장 얇은 부분에서 0.5 ㎚인 것을 의미하고 있다. 따라서, 이 경우의 에칭 마진은 {0.5(㎚) × 60(초)}/1(㎚) ＝ 30(초)이다.
한편, 본 발명에 따르면 손상층을 남기고 드라이 에칭을 종료하므로, 저스트 에칭의 상태에서는 SiO2막에다가 손상층이 잔존하고 있어, 이 손상층에 상당하는만큼만 에칭 마진을 크게 하는 것이 가능해진다.
예를 들어, 에칭 가스로서 Cl2, HBr 및 O2의 혼합 가스를 이용하여 압력을 20 mTorr, 바이어스 전력을 100 W로 하여 에칭을 행한다. 표1에서 설명한 바와 같이, 이 경우(시료 C에 대응)에 형성되는 손상층의 막 두께는 0.7 ㎚이므로, High -k막이 최대 0.7 ㎚의 막 두께로 잔존하도록 하여 에칭을 종료한다. 본 발명자의 검토에 따르면, 손상층의 에칭율은 손상을 받지 않은 High - k막의 에칭율과 동일하다. 따라서, {0.7(㎚) × 60(초)}/2(㎚) ＝ 21(초)만큼만 에칭 마진은 커진다. 구체적으로는, 에칭 마진은 상기한 30초에 이 21초를 더한 51초가 된다.
상기한 것은 다음과 같이 환언할 수도 있다.
종래법에 있어서는, High - k막의 가장 두꺼운 부분이 완전히 에칭되었을 때가 저스트 에칭의 상태가 된다. 이 경우, 가장 에칭이 진행되고 있는 부분에서의 SiO2막의 막 두께는 0.5 ㎚이다. 한편, 본 발명에 따르면 High - k막의 가장 두꺼운 부분의 막 두께가 0.7 ㎚가 될 때까지 에칭되었을 때가 저스트 에칭의 상태가 된다. 이 경우, 가장 에칭이 진행되고 있는 부분에서의 SiO2막의 막 두께는 종래법에서의 0.5 ㎚에 High - k막의 막 두께 0.7 ㎚에 상당하는 SiO2막의 막 두께 0.35 ㎚를 더한 값 0.85 ㎚가 된다. 따라서, 본 발명에 따르면 에칭 마진은 {0.85 (㎚) × 60(초)}/1(㎚) ＝ 51(초)가 된다.
본 실시 형태에 있어서는, 드라이 에칭의 조건에 의해 손상층의 막 두께가 변화하는 것을 서술하였지만, High - k막의 종류에 의해서도 손상층의 막 두께를 바꿀 수 있다. 일반적으로, HfAlOx막이나 HfSiOx막에서는 HfO2막보다도 두꺼운 손상층이 형성된다. 따라서, 플라즈마 에칭에 의해 제거하는 막 두께를 작게 하여 보다 에칭 마진을 크게 하는 것이 가능해진다.
이와 같이, 본 발명에 따르면 종래법과 비교하여 에칭 마진을 크게 할 수 있으므로, 실리콘 기판을 에칭하는 일 없이 오버 에칭을 행하는 것이 가능해진다.
또한, 본 발명은 드라이 에칭에 의해 High - k막의 대부분을 제거한 후, 손상층을 습윤 에칭에 의해 제거하는 것이다. 즉, 단순히 손상층을 형성한 후에 습윤 에칭을 행하는 것은 아니다. 예를 들어, High - k막을 산소 플라즈마 처리함으로써 에칭하는 일 없이 손상층만을 형성하고, 그 후 습윤 에칭에 의해 손상층을 제거하는 경우에는 소정의 막 두께의 High - k막을 모두 에칭하는 데 복수회의 손상층의 형성이 필요해진다. 한편, 본 발명은 이러한 복수회의 처리를 필요로 하지 않으므로, 보다 간편하게 High - k막을 에칭할 수 있다.
본 실시 형태에 있어서는, High - k막의 기초막으로서 SiO2막을 이용한 예에 대해 설명하였지만, 본 발명은 이에 한정되는 것은 아니다. High - k막의 기초막은 실리콘을 포함하는 산화막이면 좋고, 예를 들어 실리콘 산질화막이나 실리케이트막 등을 이용해도 좋다.
또한, 본 실시 형태에 있어서는 게이트 전극 재료로서 다결정 실리콘막을 이용한 예에 대해 서술하였지만, 본 발명은 이에 한정되는 것은 아니다. 비정질 실리콘 또는 실리콘 게르마늄 등의 실리콘을 포함하는 막이면, 게이트 전극 재료로서 사용할 수 있다.
또한, 본 실시 형태에 있어서는 트랜지스터의 게이트 절연막에 High - k막을 이용한 예에 대해 서술하였지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 수동 소자로서의 캐패시터막에 High - k막을 이용한 예에도 적용하는 것이 가능하다.
본 발명에 따르면, 드라이 에칭에 의해 생성된 손상층만을 남기고 High - k막을 제거한 후 이 손상층을 습윤 에칭에 의해 제거한다. 이에 의해, High - k막을 에칭할 때의 에칭 마진을 크게 하는 것이 가능해진다.
Claims (7)
- 반도체 기판 상에 실리콘을 포함하는 산화막을 거쳐서 형성된 고유전율 절연막을 에칭하는 반도체 장치의 제조 방법에 있어서,상기 고유전율 절연막을 드라이 에칭하여, 상기 드라이 에칭에 의해 상기 고유전율 절연막에 형성된 손상층만을 남기고 상기 고유전율 절연막을 제거하는 공정과,상기 손상층을 습윤 에칭에 의해 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 고유전율 절연막은 HfO2, ZrO2, La2O3, Y2O3및 Al2O3으로 이루어지는 군으로부터 선택되는 1 종류의 재료로 이루어지는 막인 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 고유전율 절연막은 HfO2, ZrO2, La2O3, Y2O3및 Al2O3으로 이루어지는 군으로부터 선택되는 1 종류 이상의 재료에 SiO2를 혼합한 재료로 이루어지는 막인 반도체 장치의 제조 방법.
- 제2항 또는 제3항에 있어서, 상기 고유전율 절연막이 또한 질소를 포함하는반도체 장치의 제조 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 드라이 에칭은 BCl3, Cl2, HBr, CF4, O2, Ar, N2및 He으로 이루어지는 군으로부터 선택되는 1 종류의 가스를 이용하여 행해지는 반도체 장치의 제조 방법.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 습윤 에칭은 HF 및 NH4FOH 중 적어도 한 쪽을 이용하여 행해지는 반도체 장치의 제조 방법.
- 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 실리콘을 포함하는 산화막은 실리콘 산화막, 실리콘 산질화막 및 실리케이트막으로 이루어지는 군으로부터 선택되는 어느 하나의 막인 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003155439A JP4358556B2 (ja) | 2003-05-30 | 2003-05-30 | 半導体装置の製造方法 |
| JPJP-P-2003-00155439 | 2003-05-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040103453A true KR20040103453A (ko) | 2004-12-08 |
| KR100732591B1 KR100732591B1 (ko) | 2007-06-27 |
Family
ID=34049805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040038607A KR100732591B1 (ko) | 2003-05-30 | 2004-05-29 | 반도체 장치의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP4358556B2 (ko) |
| KR (1) | KR100732591B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100932763B1 (ko) * | 2007-09-21 | 2009-12-21 | 가부시키가이샤 히다치 하이테크놀로지즈 | 시료의 플라즈마 에칭방법 |
| US7780862B2 (en) | 2006-03-21 | 2010-08-24 | Applied Materials, Inc. | Device and method for etching flash memory gate stacks comprising high-k dielectric |
| US7964512B2 (en) | 2005-08-22 | 2011-06-21 | Applied Materials, Inc. | Method for etching high dielectric constant materials |
| US8722547B2 (en) | 2006-04-20 | 2014-05-13 | Applied Materials, Inc. | Etching high K dielectrics with high selectivity to oxide containing layers at elevated temperatures with BC13 based etch chemistries |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201215A (ja) * | 2006-01-27 | 2007-08-09 | Toshiba Corp | プラズマエッチング装置、プラズマエッチング方法及び半導体装置の製造方法 |
| US7390708B2 (en) * | 2006-10-23 | 2008-06-24 | Interuniversitair Microelektronica Centrum (Imec) Vzw | Patterning of doped poly-silicon gates |
| US8921200B2 (en) | 2011-04-14 | 2014-12-30 | Panasonic Corporation | Nonvolatile storage element and method of manufacturing thereof |
| CN111653477A (zh) * | 2020-05-09 | 2020-09-11 | 中国科学院微电子研究所 | 氧化钇薄膜的形成方法及系统 |
| CN111710603A (zh) * | 2020-06-24 | 2020-09-25 | 中国科学院微电子研究所 | 一种刻蚀方法及系统 |
| JP7482427B2 (ja) | 2020-09-08 | 2024-05-14 | パナソニックＩｐマネジメント株式会社 | プラズマ処理方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100420A (en) * | 1980-01-17 | 1981-08-12 | Toshiba Corp | Plasma etching method for oxidized silicon film |
| JP3371149B2 (ja) * | 1992-11-30 | 2003-01-27 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH07207469A (ja) * | 1993-07-16 | 1995-08-08 | Texas Instr Inc <Ti> | 遷移金属酸化物のエッチング方法及びそのエッチング方法による超小型電子技術構造 |
| JPH10214816A (ja) * | 1997-01-28 | 1998-08-11 | Sony Corp | 半導体装置の製造方法及び半導体装置の容量素子の製造方法 |
| DE19856082C1 (de) * | 1998-12-04 | 2000-07-27 | Siemens Ag | Verfahren zum Strukturieren einer metallhaltigen Schicht |
| JP2002075972A (ja) * | 2000-09-04 | 2002-03-15 | Hitachi Ltd | 半導体装置の製造方法 |
| JP4104834B2 (ja) * | 2001-04-13 | 2008-06-18 | 株式会社東芝 | Ｍｉｓ型電界効果トランジスタの製造方法 |
| JP2004165555A (ja) * | 2002-11-15 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
2003
- 2003-05-30 JP JP2003155439A patent/JP4358556B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-29 KR KR1020040038607A patent/KR100732591B1/ko active IP Right Grant
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7964512B2 (en) | 2005-08-22 | 2011-06-21 | Applied Materials, Inc. | Method for etching high dielectric constant materials |
| US7780862B2 (en) | 2006-03-21 | 2010-08-24 | Applied Materials, Inc. | Device and method for etching flash memory gate stacks comprising high-k dielectric |
| US8722547B2 (en) | 2006-04-20 | 2014-05-13 | Applied Materials, Inc. | Etching high K dielectrics with high selectivity to oxide containing layers at elevated temperatures with BC13 based etch chemistries |
| KR100932763B1 (ko) * | 2007-09-21 | 2009-12-21 | 가부시키가이샤 히다치 하이테크놀로지즈 | 시료의 플라즈마 에칭방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004356575A (ja) | 2004-12-16 |
| JP4358556B2 (ja) | 2009-11-04 |
| KR100732591B1 (ko) | 2007-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7759239B1 (en) | Method of reducing a critical dimension of a semiconductor device | |
| CN100472807C (zh) | 用于金属栅极集成的栅极堆叠及栅极堆叠蚀刻顺序 | |
| KR100732591B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2006509375A (ja) | 多層ゲートスタック | |
| JP3727299B2 (ja) | 半導体装置の製造方法 | |
| JP4283017B2 (ja) | 半導体装置の製造方法 | |
| JP4242158B2 (ja) | シリコンと窒素を含む材料をウエットエッチングする方法 | |
| JP4082280B2 (ja) | 半導体装置およびその製造方法 | |
| US8129101B2 (en) | Method for increasing the removal rate of photoresist layer | |
| JP4282391B2 (ja) | 半導体装置の製造方法 | |
| JP2005045126A (ja) | 半導体装置の製造方法 | |
| JP4152271B2 (ja) | 半導体装置の製造方法 | |
| US6989331B2 (en) | Hard mask removal | |
| CN113097136A (zh) | 半导体结构的形成方法 | |
| JP2008135765A (ja) | 半導体装置 | |
| JP4101130B2 (ja) | 半導体装置の製造方法 | |
| KR100557611B1 (ko) | 반도체 소자의 게이트 산화막 형성 방법 | |
| WO2023279835A1 (zh) | 半导体结构及其制备方法 | |
| KR100267396B1 (ko) | 반도체 소자의 게이트 전극 형성을 위한 게이트 폴리실리콘 식각 방법 | |
| JPH07120649B2 (ja) | コンタクトホールの形成方法 | |
| US20110189859A1 (en) | Method of Etching Oxide Layer and Nitride Layer | |
| US20050112824A1 (en) | Method of forming gate oxide layers with multiple thicknesses on substrate | |
| KR20000025228A (ko) | 반도체 소자의 게이트 절연막 형성 방법 | |
| JP2005044889A (ja) | 半導体装置の製造方法 | |
| CN102446725A (zh) | 一种层叠栅极制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130531 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140603 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150515 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160517 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20170522 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20180516 Year of fee payment: 12 |