KR20040093705A - 임베딩된 레지스터를 형성하기 위한 에칭용액 - Google Patents

임베딩된 레지스터를 형성하기 위한 에칭용액 Download PDF

Info

Publication number
KR20040093705A
KR20040093705A KR10-2004-7012044A KR20047012044A KR20040093705A KR 20040093705 A KR20040093705 A KR 20040093705A KR 20047012044 A KR20047012044 A KR 20047012044A KR 20040093705 A KR20040093705 A KR 20040093705A
Authority
KR
South Korea
Prior art keywords
etching
range
etching solution
solution
resistive
Prior art date
Application number
KR10-2004-7012044A
Other languages
English (en)
Other versions
KR100692606B1 (ko
Inventor
릴리단
웽지앙타오
Original Assignee
닛코 머티리얼즈 유에스에이 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛코 머티리얼즈 유에스에이 인코포레이티드 filed Critical 닛코 머티리얼즈 유에스에이 인코포레이티드
Publication of KR20040093705A publication Critical patent/KR20040093705A/ko
Application granted granted Critical
Publication of KR100692606B1 publication Critical patent/KR100692606B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/067—Etchants
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/14—Aqueous compositions
    • C23F1/16—Acidic compositions
    • C23F1/28—Acidic compositions for etching iron group metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
    • H01C17/22—Apparatus or processes specially adapted for manufacturing resistors adapted for trimming
    • H01C17/24—Apparatus or processes specially adapted for manufacturing resistors adapted for trimming by removing or adding resistive material
    • H01C17/2416—Apparatus or processes specially adapted for manufacturing resistors adapted for trimming by removing or adding resistive material by chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/167—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • ing And Chemical Polishing (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)

Abstract

티오우레아를 함유하는 저항성 에칭 용액, 이것은 니켈-크롬 합금으로 된 전기 저항성 물질을 에칭하는데 특히 적합하다. 저항성 에칭용액은 (a) 구리 표면적 대 (b) 니켈/크롬 표면적의 비율이 비교적 큰 경우, 그리고 미세 지형 에칭이 소망되는 경우에, 니켈-크롬 합금의 신속하고 효과적인 에칭을 가능하게 한다.

Description

임베딩된 레지스터를 형성하기 위한 에칭용액 {ETCHING SOLUTION FOR FORMING AN EMBEDDED RESISTOR}
전자장비가 더작고 더가볍게 되어 감에 따라, 관련된 인쇄회로기판 (PCB)도 더작고 더얇게 될 필요가 있다. PCB의 크기를 감소시키기 위해, 미세 라인들은 더미세하게 만들어지고, PCB 상에서 전기적 접속을 위한 스페이스들은 감소된다. 패시브 디스크리트 콤포넌트 (예를 들면, 임베딩된 레지스터)들의 PCB 내의 집적은 PCB의 크기를 감소시키는데 또한 유용하다. 패시브 디스크리트 콤포넌트의 기능을 PCB의 적층 기질 내로 집적시키는 것은 디스크리트 콤포넌트가 이용가능한 PCB 표면적을 자유롭게 한다. 결론적으로, 임베딩된 패시브 콤포넌트의 사용은 더많은 PCB 표면적을 사용함이 없이 다수의 액티브 콤포넌트의 혼입에 의한 장치 기능의 증가를 가능하게 한다. 더나가서, 패시브 콤포넌트를 PCB 내로 임베딩시키는 것은 전자장비의 추가의 소형화를 가능하게 해줄 뿐만 아니라 신뢰성 및 전기적 성능도향상시킨다.
임베딩된 레지스터를 만드는 하나의 선행기술은 전기 저항성 물질의 박막을 구리 호일 상에 증착시켜서 만들어지는 저항성 호일을 사용하는 것이었다. 니켈(Ni) 및 크롬(Cr)을 주성분으로 갖는 금속 합금 (이후 "니켈-크롬" 또는 "Ni/Cr" 합금으로 칭함)이 임베딩된 레지스터를 형성시킬 때 전기 저항성 물질로서 전형적으로 사용된다. 이와 같은 하나의 금속 합금은 Ni/Cr/Si/Al이다. 임베딩된 레지스터를 형성하는 방법은 다음과 같다: (a) 저항성 호일을 유전층 위에 적층하고, (b) 연속하여 저항성 호일을 에칭하여 레지스터를 형성시키고, 및 (c) 형성된 레지스터를 다층 인쇄회로기판 내에 매몰시킨다.
상술한 연속 에칭 공정에 있어서, 제 1 선택적 에칭용액을 사용하여 Ni/Cr 합금을 공격함이 없이 비소망 구리를 제거한다. 다음으로 제 2 선택적 에칭용액을 사용하여 구리를 공격함이 없이 비소망 Ni/Cr 합금을 제거한다. 산성 크롬 에칭용액이 Ni/Cr 합금을 에칭하는데 바람직하다.
산성 크롬 에칭용액에 대한 여러 개의 특허들이 있다. 예를 들면, US 특허 제2,230,156호는 염산 및 글리콜을 함유하며, 글리콜이 히드록실기보다 탄소원자를 더많이 갖고 있는 크롬 에칭용액을 기술하고 있으며, US 특허 제2,687,345호는 염화칼슘 및 에틸렌 글리콜을 함유하는 크롬 에칭용액을 기술한다. 더나가서, US 특허 제4,160,691호는 염산 및 글리세린을 함유하는 크롬 에칭용액을 기술한다. 이들 언급된 용액들은 모두 산성 크롬 에칭용액으로, 이들은 구리를 거의 또는 전혀 공격하지 않고 크롬을 효과적으로 제거한다. 따라서, 이들 선행기술 에찬트들은Ni/Cr 합금층을 에칭하는데 사용될 수 있다.
지금까지 기술된 유형의 용액의 에칭속도는 하기식의 비율이 증가함에 따라 상당히 감소한다는 것이 관찰되었다:
에칭용액에 노출된 구리의 표면적 (C SA )
에칭용액에 노출된 Ni/Cr 합금의 표면적 (RSA)
상기 비율 (이후 "CSA/RSA비율"이라고 칭함)은 Ni/Cr 합금의 에칭이 저해되는 값에 도달될 수 있다. 더구나, 몇몇 Ni/Cr 합금 에칭용액은 구리 표면에 침착하여 저항성 호일의 박리강도 및 저장기간을 향상시키는 처리법들 (비제한적인 예로서, 접착-보조 처리(예. 노둘라 처리), 열적 배리어층 처리, 방청 처리, 및 수지 내성 코팅 처리)를 풀어버릴(dissolve) 수도 있다는 것을 발견하였다.
본 발명은, 니켈-크롬 합금으로 구성된 저항층의 에칭을 위해 선행기술들의 상기 및 다른 약점들에 역점을 두어 다루고 있다.
본 발명은 저항성 호일 상의 전기 저항층을 에칭하기 위한 에칭 용액에 관한 것으로, 더욱 특별하게는 티오우레아를 함유하는 에칭용액에 관한 것으로, 이것은 니켈-크롬 합금으로 된 전기 저항층을 에칭하는데 특히 적합하다.
본 발명은 어떤 부분 및 그 부분들의 배열로 된 물리적인 형태를 취할 수도 있으며, 그 바람직한 구현예는 명세서에서 상세히 기술될 것이고 그 일부를 이루는 첨부된 도면에서 묘사되는데, 하기와 같다:
도 1은 유전층에 결합된 저항성 호일을 포함하는 적층 조립물의 단면도이고;
도 2는 도 1에 도시된 적층 조립물의, 저항성 호일의 구리층의 부위들을 에칭 제거하는 에칭 공정 후의, 단면도이고; 및
도 3은 도 2에 도시된 적층 조립물의, 저항성 호일의 저항층의 부위들을 에칭 제거하는 에칭 공정 후의, 단면도이다.
<발명을 이루고자 하는 기술적 과제>
본 발명에 따르면, 니켈-크롬 합금을 포함하는 전기 저항성 물질을 에칭하기 위한, 염산 및 티오우레아를 포함하는 저항성 에칭용액이 제공된다.
<기술구성>
본 발명의 또다른 양상에 따르면, 구리층 및 저항층을 갖는 저항성 호일로부터, 저항성 호일이 유전층에 접합되어 있는 임베딩된 레지스터를 형성하는 방법이 제공되는데, 이 방법은 구리층의 부분들을 구리 에찬트로 선택적으로 제거하여 미세 라인을 형성시키고; 및 저항층을 염산 및 티오우레아로 이루어진 에찬트로써 선택적으로 에칭시키는 것을 포함한다.
본 발명의 목적은 Ni/Cr 합금 에칭용 에찬트를 제공하는 것이다.
본 발명의 또다른 목적은 Ni/Cr 합금의 에칭 속도를 향상시키는 에찬트를 제공하는 것이다.
본 발명의 또다른 목적은 CSA/RSA비율이 비교적 큰 Ni/Cr 합금을 적절하게 에칭하는 상술한 에찬트를 제공하는 것이다.
이들 및 다른 목적들은 하기 바람직한 구현예의 기술부분으로부터, 그리고 첨부된 도면 및 부속 청구범위를 함께 고려함으로써 명백해질 것이다.
<발명을 실시하기 위한 바람직한 실시 태양>
본 발명의 바람직한 구현예를 묘사하기 위한 목적으로만 도시되고 이를 제한하기 위한 목적으로 주어진 것이 아닌 도면들을 참조하면, 도 1은 유전층 (60)에 결합된 저항성 호일 (40)으로 일반적으로 이루어진 적층물 (10)의 단면도를 보여준다. 저항성 호일 (40)은 구리층 (20) 및 저항층 (30)을 포함한다. 저항성 호일 (40)은 저항층 (30)을 구리층 (20) 상에 증착시킴으로써 형성된다. 비제한적인 예로서, 저항층 (30)은 스퍼터링 공정을 사용하여 증착된다. 저항층 (30)은 많은 적합한 형태를 취한 수도 있는데, 비제한적인 예를 들면, 니켈-크롬 합금, 및 바람직하게는 니켈, 크롬, 알루미늄 및 실리콘으로 된 니켈-크롬 합금 (Ni/Cr/Al/Si)이다. 하나의 바람직한 구현예에 있어서, Ni/Cr/Al/Si 합금은 56wt% 니켈/38wt% 크롬/4wt% 알루미늄/2wt% 규소로 이루어진다. 유전층 (60)은, 비제한적인 예로서, 직조된 유리섬유를 함유하는 경화된 에폭시 수지 (전통적으로는, "프리프레그"로 칭해짐)이다.
연속 에칭 공정을 사용하여 레지스터를 형성시킨다. 연속 에칭 공정은 구리층 (20)을 에칭하기 위한 제 1 선택적 에칭 공정 및 저항층 (30)을 에칭하기 위한 제 2 선택적 에칭 공정을 포함한다.
선행기술에서 관습적인 것이지만, 구리의 에칭에 대비하기 위해서, 포토레지스트층 (50)을 구리층 (20)에 적용하고, 마스크 (도시하지 않음)를 포토레지스트층 (50) 위에 적용시키고, 포토레지스트층 (50)의 선택된 부위들을 마스크를 따라 경화시킨다. 그런 다음, 마스크를 제거하고, 이어서 비경화된 포토레지스트를 제거한다. 경화된 포토레지스트는, 미세 라인들이 에칭에 의해 형성되어질 구리층 (20) 위에 잔존한다. 도 2는 미세 라인들이 형성되는 제 1 선택적 에칭 공정을 추구한 적층물 (10)을 묘사한다. 이에 관하여, 구리층 (20)의 선택 부위들을 제거하여 미세라인 (22), (24) 및 (26)을 형성한다.
도 3은 저항층 (30)의 선택된 부위들이 제거되는 제 2 에칭 공정을 추구한 적층물 10을 묘사한다. 노출된 저항층 (30)에서 제 2 선택적 에칭 공정에 의해 에칭되지 않을 모든 면적들은 적절한 포토레지스트로써 피복되어야 한다는 것이 당업계 기술자들에게 이해될 것이다.
상기 논의된 바처럼, 구리의 존재는, 더욱 특별하게는 에칭되어질 노출된 구리 표면적의 양은, 저항성 물질을 제거하는데 사용되는 에칭용액의 성능에 영향을 끼치는 것처럼 보이는 것으로 관찰되어 왔다. 하나의 양상에서, CSA/RSA비율의 증가가 있다면, 전기 저항성 물질 (전형적으로 Ni/Cr 합금)의 에칭 속도는 의미가 있을 정도로 감소될 것이다. 상기 비율은 저항층 에칭이 완전히 저해되는 수치까지 도달하는 것으로 관찰되었다. 예로서, 도 2에 기재된 구현예에 있어서, 노출된 구리 측벽 (22a) 및 (24a)는 노출된 저항성 물질 (30a)의 표면적보다 상당히 더큰 표면적을 갖고 있다. 마찬가지로, 노출된 구리 측벽 (24b) 및 (26b)는 노출된 저항성 물질 (30b)의 표면적보다 상당히 더큰 표면적을 갖고 있음을 관찰할 수 있다.
에칭용액을 사용한 저항성 물질의 에칭 속도는 노출된 구리가 에칭될 저항성 물질에 더욱 가까이 근접할수록 감소된다는 것이 또한 관찰되어 왔다. 따라서, 도 2에 도시된 예에 있어서, 미세 라인 (22), (24) 및 (26) 사이의 스페이스가 감소하면서, 노출된 측벽 (22a), (24a), (24b) 및 (26b)에 관련된 노출된 면적 (30a) 및 (30b)와 측벽 (22a), (24a), (24b) 및 (26b)에 대해 인접한 노출 면적 (30a) 및 (30b)의 크기는 감소한다. 결과적으로, 전통적인 에칭용액의 에칭 속도는 감소하는 것으로 관찰될 것이다. 더구나, 전통적인 저항성 에칭용액은 구리층 (20)에 침착된 처리물들을 용해시킬 수도 있다.
인지될 바와 같이, CSA/RSA비율은, 비소망 구리가 구리 에찬트에 의해 제거되어진 후에, 경화된 포토레지스트를 구리층 (20)으로부터 스트리핑하지 않음으로써 감소될 수 있다. 따라서, 포토레지스트는 구리층 (20)을 피복하고, 반면에 저항층 (30) (예를들면, Ni/Cr 합금)의 비소망 부위들을 Ni/Cr 에칭용액으로 에칭해 낸다. 구리층 (20) 위의 경화된 포토레지스트는 노출된 구리 표면적을 감소시킨다.
고밀도 상호접속 PCB의 경우에 있어서, 전기적 상호접속을 위해 더욱 미세한 라인들 및 스페이스들이 PCB 상에 필요한 경우, 라인과 그들 사이의 스페이스의 크기는 더욱 작아진다. 그렇지만, 폭 약 2-6 mil 이하의 스페이스가 에칭될 때에 저항성물질의 적절한 에칭은, 저항성 물질에 비해서 양이 많은 구리로 인해, 종래의 저항성 에칭용액을 사용해서는 어렵다.
본 발명의 바람직한 구현예에 따르면, 높은 CSA/RSA비율의 경우에, 뿐만 아니라 에칭 스페이스가 작은 경우, 즉 폭이 대략 2-6 mil 이하의 경우에, 증가된 에칭 속도로 결과되는 저항성 에칭용액이 제공된다. 이 바람직한 에칭용액은 비제한적인 예를 들어 Ni/Cr/Al/Si 합금과 같은 니켈-크롬 합금으로 된 저항성 물질을 에칭하는데 특히 적절하다.
본 발명의 바람직한 구현예에 따르면, HCl 및 티오우레아로 이루어진 에칭용액이 제공된다. 바람직한 구현예에 있어서, 저항성 에칭용액은 HCl, 글리세린 및 티오우레아로 이루어진 용액이다. 티오우레아는 니켈-크롬 합금의 에칭 속도를, 특히 CSA/RSA비율이 높은 경우에, 상당히 증가시키는 것으로 관찰되었다. 티오우레아를 저항성 에칭용액에 첨가하면, 심지어 저항성 에칭 공정 도중에 구리 상에 포토레지스트가 존재하지 않는 경우에도, 적절한 미세 지형(feature) 에칭 (즉 < 6 mils의 노출된 면적 30a, 30b에서 니켈-크롬 합금 저항성 물질의 에칭)을 하는 것이 가능하다.
바람직한 저항성 에칭용액은 염산 (37중량% HCl)을 5부피% 내지 95부피% (바람직하게는 약 43부피%)의 범위로, 글리세린을 5부피% 내지 95부피% (바람직하게는 약 46부피%)의 범위로, 티오우레아를 0.1 ppm 내지 100 g/리터 (더욱 바람직하게는 1 ppm 내지 2ppm)의 범위로, 그리고 100% (총 부피%)로 만드는 충분한 물을 포함한다. 바람직한 저항성 에칭용액의 온도는 실온 (약 68℉ 내지 약 77℉ ) 내지 대략 그 에칭용액의 비등점 온도 (약 220℉ )의 범위, 바람직하게는 120℉ 내지 180℉ 의 범위, 더욱 바람직하게는 140℉ 내지 150℉ 의 범위이다. 저항성 에칭용액은 바람직하게는 스프레이법으로 적용된다.
본 발명은 하기 실시예에 의해 더욱 기술될 것인데, 여기서 하나는 티오우레아를 사용하고 하는 티오우레아를 사용하지 않는 두가지 유사한 에칭용액을 사용하여 유사한 저항성 물질을 에칭한다. 이제 실시예 1 및 2를 참조하여, 티오우레아가 있고 없는 경우의 에칭시간을 비교한 것을 보여준다.
실시예 1
에칭 용액: HCl (43 부피%),
글리세린 (46 부피%),
티오우레아 (2 ppm),
물 (11 부피%)
에칭용액 온도 : 150℉
구리 호일 (단위 면적당 중량): 1 oz./ft2
저항성 물질: Ni (56wt%) / Cr (38 wt%) / Al (4 wt%) / Si (2 wt%)
저항성 물질의 두께: 0. 1 ㎛
인접한 미세 라인들 사이의 스페이스: 2-4 mils
에칭 시간
티오우레아 없음 티오우레아 2ppm
포토레지스트 있음 6 분 3 분
포토레지스트 없음 에칭 없음 5 분
EXAMPLE 2
에칭 용액: HC1 (43 부피%),
글리세린 (46 부피%),
티오우레아 (2 ppm),
물 (11 부피%)
에칭용액 온도: 150℉
구리 호일 (면적당 중량): 1 oz./ft2
저항성 물질: Ni (56wt%) / Cr (38 wt%) / Al (4 wt%) / Si (2 wt%)
저항성 물질의 두께: 0.03 ㎛
인접한 미세 라인들 사이의 스페이스: 2-4 mils
에칭 시간
티오우레아 없음 티오우레아 2ppm
포토레지스트 있음 4 분 2 분
포토레지스트 없음 에칭 없음 3 분
실시예 1 및 2에서 묘사된 에칭시간으로부터 관측할 수 있는 바처럼, 티오우레아를 포함하는 저항성 에칭용액은, 저항성 에칭 공정 도중에 포토레지스트가 존존할 때, 상당히 더 높은 에칭 속도를 갖는다. 이와 관련하여, 에칭 시간은 대략 50% 감소된다. 포토레지스트가 제거되어진 경우에는, 티오우레아를 갖는 저항성 에칭용액은 티오우레아를 배제한 저항성 에칭용액으로는 가능하지 않았던 저항성에칭을 촉진시킨다.
명세서를 읽고 이해하면서 다른 변화 또는 개조가 있을 것이다. 이러한 모든 변화 또는 개조는 청구된 바의 본 발발의 범주 또는 이와 동등성 내에 있는 한 이것에 포함되는 것으로 의도된다.

Claims (31)

  1. 니켈-크롬 합금을 포함하는 전기 저항성 물질을 에칭하기 위한, 염산 및 티오우레아를 포함하는 에칭용액.
  2. 2. 제 1 항에 있어서, 전술한 염산은 5 부피% 내지 95 부피%의 범위로 있는 것을 특징으로 하는 에칭용액.
  3. 3. 제 2 항에 있어서, 전술한 염산은 약 43 부피%로 있는 것을 특징으로 하는 에칭용액.
  4. 4. 제 1 항에 있어서, 전술한 티오우레아는 0.1 ppm 내지 100 g/리터의 범위로 있는 것을 특징으로 하는 에칭용액.
  5. 5. 제 4 항에 있어서, 전술한 티오우레아는 1 ppm 내지 20 ppm의 범위로 있는 것을 특징으로 하는 에칭용액.
  6. 6. 제 5 항에 있어서, 전술한 티오우레아는 1 ppm 내지 2 ppm의 범위로 있는 것을 특징으로 하는 에칭용액.
  7. 7. 제 1 항에 있어서, 전술한 용액은 추가로 글리세린을 포함하는 것을 특징으로 하는 에칭용액.
  8. 8. 제 7 항에 있어서, 전술한 글리세린은 5 부피% 내지 95 부피%의 범위로 있는 것을 특징으로 하는 에칭용액.
  9. 9. 제 8 항에 있어서, 전술한 글리세린은 약 46 부피%로 있는 것을 특징으로 하는 에칭용액.
  10. 10. 제 1 항에 있어서, 전술한 용액은 물을 추가로 포함하는 것을 특징으로 하는 에칭용액.
  11. 제 10 항에 있어서, 전술한 물은 총 부피%로 100%로 만들기에 충분한 양으로 있는 것을 특징으로 하는 에칭용액.
  12. 제 1 항에 있어서, 전술한 용액은 실온 내지 전술한 용액의 대략 비등점 온도의 범위의 온도에 있는 것을 특징으로 하는 에칭용액.
  13. 제 12 항에 있어서, 전술한 용액은 120℉ 내지 180℉ 의 범위의 온도에 있는 것을 특징으로 하는 에칭용액.
  14. 제 13 항에 있어서, 전술한 용액은 140℉ 내지 150℉ 의 범위의 온도에 있는 것을 특징으로 하는 에칭용액.
  15. 구리층 및 저항층을 갖는 저항성 호일로부터, 저항성 호일이 유전층에 결합되어 있는 임베딩된 레지스터를 형성하는 방법에 있어서, 다음을 포함하는 것을 특징으로 하는 방법:
    구리층의 부위들을 구리 에찬트로써 선택적으로 제거하여 미세 라인들을 형성시키고; 및
    저항층을 염산 및 티오우레아로 된 에찬트로써 선택적으로 에칭함.
  16. 제 15 항에 있어서, 포토레지스트를 구리층에 적용하여 미세 라인을 경계짓는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서, 전술한 포토레지스트는 저항층의 선택적 에칭 이전에 제거되지 않는 것을 특징으로 하는 방법.
  18. 제 16 항에 있어서, 전술한 포토레지스트는 저항층의 선택적 에칭 이전에 제거되는 것을 특징으로 하는 방법.
  19. 19. 제 15 항에 있어서, 전술한 염산은 5 부피% 내지 95 부피%의 범위로 있는 것을 특징으로 하는 방법.
  20. 제 19 항에 있어서, 전술한 염산은 약 43 부피%로 있는 것을 특징으로 하는 방법.
  21. 제 15 항에 있어서, 전술한 티오우레아는 0.1 ppm 내지 100 g/리터의 범위로 있는 것을 특징으로 하는 방법.
  22. 제 21 항에 있어서, 전술한 티오우레아는 1 ppm 내지 20 ppm의 범위로 있는 것을 특징으로 하는 방법.
  23. 제 22 항에 있어서, 전술한 티오우레아는 1 ppm 내지 2 ppm의 범위로 있는 것을 특징으로 하는 방법.
  24. 제 15 항에 있어서, 전술한 용액은 추가로 글리세린을 포함하는 것을 특징으로 하는 방법.
  25. 제 24 항에 있어서, 전술한 글리세린은 5 부피% 내지 95 부피%의 범위로 있는 것을 특징으로 하는 방법.
  26. 제 25 항에 있어서, 전술한 글리세린은 약 46 부피%로 있는 것을 특징으로 하는 방법.
  27. 제 15 항에 있어서, 전술한 용액은 물을 추가로 포함하는 것을 특징으로 하는 방법.
  28. 제 27 항에 있어서, 전술한 물은 총 부피%로 100%로 만들기에 충분한 양으로 있는 것을 특징으로 하는 방법.
  29. 제 15 항에 있어서, 전술한 용액은 실온 내지 전술한 용액의 대략 비등점 온도의 범위의 온도에 있는 것을 특징으로 하는 방법.
  30. 제 29 항에 있어서, 전술한 용액은 120℉ 내지 180℉ 의 범위의 온도에 있는 것을 특징으로 하는 방법.
  31. 제 30 항에 있어서, 전술한 용액은 140℉ 내지 150℉ 의 범위의 온도에 있는 것을 특징으로 하는 방법.
KR1020047012044A 2002-02-11 2003-02-03 임베딩된 레지스터를 형성하기 위한 에칭용액 KR100692606B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/073,503 US6841084B2 (en) 2002-02-11 2002-02-11 Etching solution for forming an embedded resistor
US10/073,503 2002-02-11
PCT/US2003/003086 WO2003069636A1 (en) 2002-02-11 2003-02-03 Etching solution for forming an embedded resistor

Publications (2)

Publication Number Publication Date
KR20040093705A true KR20040093705A (ko) 2004-11-08
KR100692606B1 KR100692606B1 (ko) 2007-03-13

Family

ID=27659687

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047012044A KR100692606B1 (ko) 2002-02-11 2003-02-03 임베딩된 레지스터를 형성하기 위한 에칭용액

Country Status (8)

Country Link
US (1) US6841084B2 (ko)
EP (1) EP1474811B1 (ko)
JP (1) JP4232871B2 (ko)
KR (1) KR100692606B1 (ko)
CN (1) CN1328196C (ko)
DE (1) DE60327168D1 (ko)
TW (1) TWI284683B (ko)
WO (1) WO2003069636A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW518616B (en) * 2001-06-01 2003-01-21 Phoenix Prec Technology Corp Method of manufacturing multi-layer circuit board with embedded passive device
US7285229B2 (en) * 2003-11-07 2007-10-23 Mec Company, Ltd. Etchant and replenishment solution therefor, and etching method and method for producing wiring board using the same
DE502005005467D1 (de) * 2005-03-16 2008-11-06 Dyconex Ag Verfahren zum Herstellen eines elektrischen Verbindungselementes, sowie Verbindungselement
US20060286742A1 (en) * 2005-06-21 2006-12-21 Yageo Corporation Method for fabrication of surface mounted metal foil chip resistors
KR101124290B1 (ko) * 2005-11-03 2012-03-27 삼성엘이디 주식회사 질화물 반도체 레이저 소자 및 그 제조 방법
CN101365300A (zh) * 2007-08-08 2009-02-11 富葵精密组件(深圳)有限公司 电路板导电线路的制作方法
KR101026000B1 (ko) * 2009-01-22 2011-03-30 엘에스엠트론 주식회사 저항층 코팅 도전체 및 그 제조방법과 인쇄회로기판
US8486281B2 (en) * 2009-10-05 2013-07-16 Kesheng Feng Nickel-chromium alloy stripper for flexible wiring boards
US8102042B2 (en) * 2009-12-03 2012-01-24 International Business Machines Corporation Reducing plating stub reflections in a chip package using resistive coupling
US8143464B2 (en) * 2011-03-24 2012-03-27 Cool Planet Biofuels, Inc. Method for making renewable fuels
CN103842553B (zh) 2011-09-30 2016-04-27 3M创新有限公司 图案化的基底的连续湿法蚀刻方法
JP5920972B2 (ja) * 2011-12-26 2016-05-24 メック株式会社 配線形成方法およびエッチング液
CN103762049A (zh) * 2013-11-01 2014-04-30 成都顺康三森电子有限责任公司 半导体陶瓷化学镀镍镍电极外沿去除的方法
WO2015088475A1 (en) * 2013-12-09 2015-06-18 Halliburton Energy Services, Inc. Leaching ultrahard materials by enhanced demetalyzation
JP6429079B2 (ja) * 2015-02-12 2018-11-28 メック株式会社 エッチング液及びエッチング方法
CN106048704B (zh) * 2016-08-05 2018-06-19 广州三孚新材料科技股份有限公司 用于铬锆铜合金的电解刻蚀剂和电解刻蚀方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2230156A (en) * 1940-03-06 1941-01-28 Interchem Corp Lithographic etching solution
US2687345A (en) * 1950-11-22 1954-08-24 Printing Dev Inc Etching composition for lithographic plates
US2959555A (en) 1956-09-28 1960-11-08 Dow Chemical Co Copper and iron containing scale removal from ferrous metal
US3102808A (en) * 1959-01-29 1963-09-03 Eltex Res Corp Composition for selectively stripping electroplated metals from surfaces
US3562040A (en) * 1967-05-03 1971-02-09 Itt Method of uniformally and rapidly etching nichrome
US3668131A (en) * 1968-08-09 1972-06-06 Allied Chem Dissolution of metal with acidified hydrogen peroxide solutions
US3644155A (en) * 1969-05-01 1972-02-22 Fmc Corp Cleaning and brightening of lead-tin alloy-resisted circuit boards
US3607450A (en) * 1969-09-26 1971-09-21 Us Air Force Lead sulfide ion implantation mask
US3864180A (en) * 1971-07-23 1975-02-04 Litton Systems Inc Process for forming thin-film circuit devices
US4160691A (en) * 1977-12-09 1979-07-10 International Business Machines Corporation Etch process for chromium
DE2834279C2 (de) * 1978-08-04 1980-10-09 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Ätzen von CrNi-Schichten
US4311551A (en) * 1979-04-12 1982-01-19 Philip A. Hunt Chemical Corp. Composition and method for etching copper substrates
US4370197A (en) * 1981-06-24 1983-01-25 International Business Machines Corporation Process for etching chrome
DD201462A1 (de) * 1981-12-17 1983-07-20 Albrecht Lerm Verfahren zum aetzen von nicr-widerstandsschichten
US4588471A (en) * 1985-03-25 1986-05-13 International Business Machines Corporation Process for etching composite chrome layers
US4715894A (en) * 1985-08-29 1987-12-29 Techno Instruments Investments 1983 Ltd. Use of immersion tin and tin alloys as a bonding medium for multilayer circuits
DE3623504A1 (de) * 1986-07-09 1988-01-21 Schering Ag Kupferaetzloesungen
JPH062836B2 (ja) * 1986-08-06 1994-01-12 ポリプラスチックス株式会社 ポリアセタ−ル樹脂成形品の表面処理法
US4784785A (en) * 1987-12-29 1988-11-15 Macdermid, Incorporated Copper etchant compositions
US5017271A (en) * 1990-08-24 1991-05-21 Gould Inc. Method for printed circuit board pattern making using selectively etchable metal layers
US5428263A (en) * 1992-01-07 1995-06-27 Mitsubishi Denki Kabushiki Kaisha Discharge cathode device with stress relieving layer and method for manufacturing the same
US6150279A (en) * 1998-06-23 2000-11-21 Ku; Amy Reverse current gold etch
US6117250A (en) * 1999-02-25 2000-09-12 Morton International Inc. Thiazole and thiocarbamide based chemicals for use with oxidative etchant solutions
US6086779A (en) * 1999-03-01 2000-07-11 Mcgean-Rohco, Inc. Copper etching compositions and method for etching copper

Also Published As

Publication number Publication date
CN1328196C (zh) 2007-07-25
JP4232871B2 (ja) 2009-03-04
DE60327168D1 (de) 2009-05-28
EP1474811B1 (en) 2009-04-15
JP2005517811A (ja) 2005-06-16
EP1474811A1 (en) 2004-11-10
TW200302880A (en) 2003-08-16
KR100692606B1 (ko) 2007-03-13
WO2003069636A1 (en) 2003-08-21
EP1474811A4 (en) 2005-04-06
TWI284683B (en) 2007-08-01
US20030150840A1 (en) 2003-08-14
US6841084B2 (en) 2005-01-11
CN1630917A (zh) 2005-06-22

Similar Documents

Publication Publication Date Title
KR100692606B1 (ko) 임베딩된 레지스터를 형성하기 위한 에칭용액
EP1087647B1 (en) Thin integral resistor/capacitor/inductor package, method of manufacture
US5284548A (en) Process for producing electrical circuits with precision surface features
US7444727B2 (en) Method for forming multi-layer embedded capacitors on a printed circuit board
US6629348B2 (en) Substrate adhesion enhancement to film
JP2007158362A (ja) 絶縁基板に抵抗体を形成する方法
EP0045405A2 (en) Method of forming aluminum/copper alloy conductors
KR100899588B1 (ko) 인쇄 회로 기판 제조에서 옥사이드 공정을 대체하고 미세라인을 제조하기 위해 구리 포일을 금속 처리하는 인쇄회로 기판 제조 방법
US6671950B2 (en) Multi-layer circuit assembly and process for preparing the same
JPH05198948A (ja) 厚膜と薄膜の混成多層回路基板
WO2006127721A1 (en) Method for forming via hole in substrate for flexible printed circuit board
EP1887590A1 (en) Method of forming individual formed-on-foil thin capacitors
US20020127494A1 (en) Process for preparing a multi-layer circuit assembly
US20020124398A1 (en) Multi-layer circuit assembly and process for preparing the same
JP2004063643A (ja) プリント配線板の製造方法
US7022464B2 (en) Integral plated resistor and method for the manufacture of printed circuit boards comprising the same
WO1988005990A1 (en) Cladding of substrates with thick metal circuit patterns
JP4626282B2 (ja) 抵抗素子内蔵基板の製造方法
JPH0685073A (ja) 薄膜多層回路の製造方法
JP2006134994A (ja) 抵抗層積層基板及び抵抗素子内蔵回路基板
JP2013089942A (ja) 無収縮セラミック基板及びその製造方法
JP2005158988A (ja) 抵抗体内蔵配線基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120224

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee