KR20040091983A - 반도체소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 하부구조를 갖는 반도체기판상의 층간절연막을 선택적으로 제거한 후 상기 층간절연막내에 스토리지노드 콘택을 형성하는 단계; 상기 결과물의 전체상부에 절연막을 형성한 후 상기 절연막의 상부를 선택적으로 제거하여 상기 절연막의 상부에 상부콘택홀을 형성하는 단계; 상기 상부콘택홀의 측벽에 보호막을 형성하는 단계; 상기 상부콘택홀 하부의 절연막을 제거함으로써 상기 상부콘택홀에 연속하는 하부콘택홀을 형성하고 상기 스토리지노드 콘택의 상면을 노출시키는 단계; 상기 하부콘택홀 측벽의 절연막을 일부 제거하여 상기 하부콘택홀의 폭을 넓히는 단계; 및 상기 상하부 콘택홀내에 하부전극층, 유전물질층 및 상부전극층을 순차적으로 형성하는 단계를 포함하여 구성된다.

Description

반도체소자의 캐패시터 형성방법{Method for forming capacitor in semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는스토리지노드형성용 산화막의 식각공정을 2단계로 나누어 진행함으로써 스토리지노드 프로파일을 개선할 수 있는 반도체소자의 캐패시터 형성방법에 관한 것이다.
일반적으로 반도체소자의 디자인 룰이 감소하면서, 스토리지노드 형성공정시 충분한 정전용량을 확보하고 노드간 브릿지등에 의한 비트페일을 방지하기 위해 양호한 스토리지노드 프로파일을 얻는데 많은 어려움이 있다.
이를 극복하기 위해서 스토리지노드형성용 산화막을 상하부 이중층으로 적층한 후 각각의 상부층 및 하부층의 습식식각선택비를 이용하여 좁은 하부층을 넓혀 주는 방법을 이용하고 있다.
그러나, 하부층으로 주로 이용되는 PSG층은 수분에 민감하여 대기중 노출시 결함발생측면에서 불리한 특성을 보여 후속의 마스크공정 진행시 어려움이 있다.
또한, 스토리지노드형성용 산화막을 이중층으로 사용하기 때문에 상하부층간 계면에 습식액이 급격하게 침투하여 스토리지노드 프로파일을 취약하게 하는 문제점이 있다.
한편, 스토리지노드형성용 산화막이외의 물질을 이중층의 일부로 채택하는 경우에도 건식식각시의 적절한 선택비를 갖는 마스크물질 및 해결수단을 찾는데 어려움이 있다.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 스토리지노드형성용 산화막의 식각공정을 2단계로 나누어 진행함으로써제 1 단계 식각공정후 표면이 질화처리된 상부산화막과 질화처리되지 않은 하부산화막간 선택적 식각비를 용이하게 확보하여 스토리지노드 프로파일을 개선할 수 있는 반도체소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 바람직한 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정별 단면도.
(도면의 주요부분에 대한 부호설명)
100 : 하부구조 120 :층간절연막
140 : 스토리지노드 콘택
160 : 스토리지노드형성용 절연막(PETEOS층)
160a : 상부절연막 160b : 하부절연막
180 : 상부콘택홀 200 : 보호막
220 : 하부콘택홀
상기 목적을 달성하기 위한 본 발명은, 하부구조를 갖는 반도체기판상의 층간절연막을 선택적으로 제거한 후 상기 층간절연막내에 스토리지노드 콘택을 형성하는 단계; 상기 결과물의 전체상부에 절연막을 형성한 후 상기 절연막의 상부를 선택적으로 제거하여 상기 절연막의 상부에 상부콘택홀을 형성하는 단계; 상기 상부콘택홀의 측벽에 보호막을 형성하는 단계; 상기 상부콘택홀 하부의 절연막을 제거함으로써 상기 상부콘택홀에 연속하는 하부콘택홀을 형성하고 상기 스토리지노드 콘택의 상면을 노출시키는 단계; 상기 하부콘택홀 측벽의 절연막을 일부 제거하여 상기 하부콘택홀의 폭을 넓히는 단계; 및 상기 상하부 콘택홀내에 하부전극층, 유전물질층 및 상부전극층을 순차적으로 형성하는 단계를 포함하여 구성됨을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 바람직한 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정별 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 하부구조(100)를 갖는 반도체기판상에 층간절연막(120)을 증착한 후 상기 층간절연막(120)내에 스토리지노드 콘택(140)을 형성한다.
그 다음, 상기 스토리지노드 콘택(140)을 포함한 결과물의 전체상부에 PETEOS 등의 스토리지노드형성용 산화막(160)을 형성한다.
이어서, 제 1 단계 식각공정에 의해 상기 스토리지노드 콘택(140) 상부의 상기 스토리지노드형성용 산화막(160)을 전체높이의 1/2 내지 2/3 깊이로 선택적으로 식각하여 상기 스토리지노드형성용 산화막(160)내에 제 1 스토리지노드용 콘택홀(180)을 형성한다.
이때, 후속의 제 2 단계 식각공정을 고려하여 상기 제 1 단계 식각공정에서는 적절한 깊이로 스토리지노드형성용 산화막의 식각타겟을 설정한다.
그 다음, 도 1b에 도시된 바와 같이, 제 1 단계 식각공정에서 이용된 포토레지스트(미도시)를 제거한 후, 퍼니스공정 또는 플라즈마공정에 의해 상기 제 1 스토리지노드용 콘택홀(180)의 측벽을 질화처리하여 질화막(200)을 형성한다.
이때, 상기 질화막은 SixOyNz계열의 질화물 또는 폴리실리콘층으로 이용할 수 있다.
이어서, 도 1c에 도시된 바와 같이, 제 2 단계 식각공정에 의해 상기 제 1 스토리지노드용 콘택홀(180) 하부의 잔류하는 스토리지노드형성용 산화막(160)을 식각함으로써 제 2 스토리지노드용 콘택홀(220)을 형성하여 상기 스토리지노드 콘택(140)의 상면을 노출시킨다.
그 다음, 도 1d에 도시된 바와 같이, 상기 질화처리된 스토리지노드형성용 상부산화막(160a)과 상기 질화처리되지 않은 스토리지노드형성용 하부산화막(160b)간의 습식식각 선택비의 차이를 이용하여 세정공정을 진행함으로써 하부산화막(160b)내 제 2 스토리지노드용 콘택홀(220)의 노드콘택 임계치수(Critical Dimension)를 넓힌다.
이로써, 상기 제 2 스토리지노드용 콘택홀(220) 보다 넓어진 임계치수를 갖는 콘택홀(240)이 형성된다.
이어서, 도면에는 도시되지 않았지만, 상기 콘택홀(180)(240)내에 하부전극층을 형성한 후, 유전물층과 상부전극층을 순차적으로 형성하여 캐패시터를 완성한다.
상술한 바와 같이, 본 발명은 스토리지노드형성용 산화막을 단일층으로 구성하므로 제조공정이 편리하다는 효과가 있으며, 또한 하부층으로 주로 사용되던 PSG층을 스토리지노드 형성용 산화막으로 대체함으로써 결함발생을 개선할 수 있다는 효과가 있다.
또한, 질화처리막과 PETEOS간의 습식식각비는 BOE등의 간단한 습식액에서 상당히 크므로 후속의 세정공정 마진을 크게 개선할 수 있다는 효과가 있다.
또한, 결과적으로 우수한 스토리지노드 프로파일을 얻을 수 있으므로 정전용량값을 안정적으로 확보하면서 노드간 브릿지등에 의한 비트 페일등을 방지할 수있다는 효과가 있다.
한편, 스토리지노드를 형성하고 나서 스토리지노드 형성용 산화막(PSG층)을 디핑-아웃한 후에는 스토리지노드에 질화처리된 산화막이 잔류하므로 스토리지노드의 표면을 개질하는 효과가 있으며, 따라서 스토리지노드간 표면장력에 의해 유발되는 스토리지노드의 기울어짐 현상도 방지할 수 있다는 효과가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (5)

  1. 하부구조를 갖는 반도체기판상의 층간절연막을 선택적으로 제거한 후 상기 층간절연막내에 스토리지노드 콘택을 형성하는 단계;
    상기 결과물의 전체상부에 절연막을 형성한 후 상기 절연막의 상부를 선택적으로 제거하여 상기 절연막의 상부에 상부콘택홀을 형성하는 단계;
    상기 상부콘택홀의 측벽에 보호막을 형성하는 단계;
    상기 상부콘택홀 하부의 절연막을 제거함으로써 상기 상부콘택홀에 연속하는 하부콘택홀을 형성하고 상기 스토리지노드 콘택의 상면을 노출시키는 단계;
    상기 하부콘택홀 측벽의 절연막을 일부 제거하여 상기 하부콘택홀의 폭을 넓히는 단계; 및
    상기 상하부 콘택홀내에 하부전극층, 유전물질층 및 상부전극층을 순차적으로 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 상부콘택홀은 상기 절연막 전체높이의 1/2 내지 2/3 정도를 식각하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서, 상기 보호막은 SixOyNz계열의 질화물 또는 폴리실리콘층 인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서, 상기 보호막은 플라즈마공정 또는 퍼니스공정에 의해 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서, 상기 하부콘택홀의 폭은 상기 보호막과 상기 절연막간 식각비 차이를 이용하여 넓히는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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