KR20040084696A - 데이터 판독방법, 데이터 기입방법 및 반도체 메모리장치 - Google Patents

데이터 판독방법, 데이터 기입방법 및 반도체 메모리장치 Download PDF

Info

Publication number
KR20040084696A
KR20040084696A KR1020040019435A KR20040019435A KR20040084696A KR 20040084696 A KR20040084696 A KR 20040084696A KR 1020040019435 A KR1020040019435 A KR 1020040019435A KR 20040019435 A KR20040019435 A KR 20040019435A KR 20040084696 A KR20040084696 A KR 20040084696A
Authority
KR
South Korea
Prior art keywords
memory cell
bit line
signal
data
reference signal
Prior art date
Application number
KR1020040019435A
Other languages
English (en)
Other versions
KR100991249B1 (ko
Inventor
니시하라도시유키
츠네다유키히사
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20040084696A publication Critical patent/KR20040084696A/ko
Application granted granted Critical
Publication of KR100991249B1 publication Critical patent/KR100991249B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명에 따르는 데이터 판독방법에서, 제 1판독펄스는 메모리셀에 인가되어 메모리셀에 저장된 데이터에 따라서 제 1신호를 발생시킨다. 다음, 하이레벨측에 따른 참조신호 발생용 데이터가 메모리셀에 기입된다. 다음, 제 2판독펄스는 메모리셀에 인가되어 참조신호 발생용 데이터에 따라서 제 2신호를 발생시킨다. 다음, 참조신호는 제 2신호에 의거하여 발생된다. 그리고, 제 1신호 및 참조신호는 메모리셀에 저장된 기억데이터를 판정하기 위하여 서로 비교된다. 데이터기입에서, 하이레벨 데이터는 비트선을 사용하지 않고 메모리셀에 처음으로 기입된다. 기입되는 데이터에 대응하는 하이레벨 또는 저레벨신호가 먼저 비트선에 인가된다. 저레벨 신호가 비트선에 인가될 때, 저레벨 데이터가 비트선에서 메모리셀로 기입된다. 그 때문에, 판독동작마진은 잘못된 판독을 방지하도록 급격하게 확장된다. 또, 판독/기입 동작은 고속에서 저소비전력으로 수행될 수 있다.

Description

데이터 판독방법, 데이터 기입방법 및 반도체 메모리장치{Data reading method, data writing method, and semiconductor memory device}
본 발명은 예를 들면 강유전체 메모리 등의 반도체 메모리장치에 있어서의 데이터 판독방법과 데이터 기입방법 및 그 데이터 판독방법 또는 데이터 기입방법을 실행하는 반도체 메모리장치에 관한 것이다.
[특허문헌1] 미국특허 4873664
[특허문헌2] 일본 공개특허 No. 2002-197857
[특허문헌3] 일본 공개특허 No. 평 9-116107
근년 프레시 메모리 재료를 이용한, 여러 가지의 반도체 메모리가 제안되고 있다. 이들 메모리중 다수는 불휘발성이지만 DRAM과 같은 고속 동작이 가능하고, "차세대 메모리"로서 미래에 적용될 전망이 있다. 이러한 메모리의 대표적인 예는 강유전체 메모리이다. 현재 주류인 강유전체 메모리의 셀구성과 동작에 은 특허문헌1에 개시되어 있다.
도 16은 강유전체 메모리의 실현방법의 일 예를 나타낸다.
도 16에 나타낸 구성에서, 메모리셀은 한개의 억세스 트랜지스터(Ta)와 한개의 강유전체 캐패시터(C)로 형성된다. 강유전체 캐패시터(C)의 분극방향에 따라서 2개의 값, 즉 1비트를 저장한다.
워드선 디코더/드라이버(1)는 워드선(WL(WL1, WL2 …))에 억세스하는 어드레스에 따라서 전압을 인가한다. 소정의 워드선(WL)은 각 메모리셀에서 억세스 트랜지스터(Ta)의 게이트전극에 전압을 인가한다. 그러므로, 워드선(WL)의 구동에 의해 메모리셀이 선택된다.
비트선(BL(BL1, BL2 …))이 워드선(WL)과 직교하는 방향으로 배치되어 있다.
비트선(BL1, BL2)은 센스앰프(3-1)에 의해 그 전위가 검출되는 한쌍의 비트선을 형성한다. 또, 비트선(BL3, BL4)은 센스앰프(3-2)에 의해 그 전위가 검출되는 한쌍의 비트선을 형성한다.
각 메모리셀에 있어서, 워드선(WL)에 의해 억세스 트랜지스터(Tr)가 온으로 되므로, 메모리셀이 대응하는 비트선(BL)에 접속된다.
플레이트선 디코더/드라이버(2)는 플레이트선(PL(PL1, PL2 …))에 소정의 전압을 인가한다.
소정의 플레이트선(PL)은 각 메모리셀의 캐패시터(C)의 일단에 접속된다.
이와 같은 구성에 있어서, 예를 들면 도 16에서 (*)가 붙여진캐패시터(C(*)), 억세스 트랜지스터(Ta(*))에 의해 형성된 메모리셀에서 데이터를 판독하는 것을 예로 들어, 도 17의 히스테리시스 커브를 참조하여 데이터 판독동작을 설명한다.
캐패시터(C(*))에서 데이터를 판독할 때, 워드선(WL3)이 선택되고, 플레이트선(PL2)에 펄스가 인가된다. 그러면, 메모리 셀의 억세스 트랜지스터(Ta(*))는 온으로 되기 때문에, 강유전체 캐패시터(C(*))의 대향전극에 접속된 비트선(BL1)에, 강유전체 캐패시터(C(*))에서의 판독신호가 나타난다.
이 상태를 도 17을 참조하여 설명한다. 횡축은 강유전체 캐페시터에 인가된 전압을 나타내고, 종축은 분극량을 나타낸다.
판독의 초기상태에서는 플레이트선(PL2) 및 비트선(BL1)이 0V에 이퀄라이즈되고, 또한 비트선(BL1)은 플로팅 상태에 있다.
강유전체 캐패시터(C(*))는 저장된 데이터에 따라서 다른 방향으로 분극한다. 예를 들면 데이터 "0"을 갖는 캐패시터는 도 17에서 (H0)에 있고, 데이터 "1"을 갖는 캐패시터는 (H1)에 있다.
플레이트선(PL2)에 전압(Vcc)의 펄스를 인가하므로, 캐패시터(C(*))에 대략 Vcc가 인가된다. 그러면, 상기 어느 경우라도, 분극량은 (H2)의 상태로 이행한다. 따라서, 초기상태에서의 분극변이량의 차에 대응하는 신호차가 "0"과 "1"의 판독신호차로서 비트선(BL1)에 나타난다.
즉, "1" 데이터가 "H1" 상태에 저장되어 있는 경우에만, 강유전 캐패시터(C(*))가 분극반전에 영향을 주고, 그 반전에 대응한 신호차가비트선(BL1)에 나타난다. 구체적으로는 분극반전에 관련된 "1"데이터 판독시의 비트선(BL1)의 전위는 분극반전에 관련되지 않은 "0" 데이터 판독시보다 높다.
예를 들면 "1"데이터 저장시의 판독신호와 "0"데이터 저장시의 판독신호 사이의 중간적 전위를 참조신호로서 쌍을 이루는 비트선(BL2)에 공급하고, 판독신호와 참조신호를 차동형 센스 앰프(3-1)에서 비교하므로, 판독신호가 "1"인지 "0"인지를 판정하는 것이 가능하다.
이와 같은 강유전체 캐패시터의 분극반전은 약 1나노초 정도로 고속으로 실행할수 있다. 그러므로, 강유전체 메모리는 불휘발성이지만 DRAM과 같은 고속의 억세스속도를 실현할 수 있다.
또한, 상술의 예는 소위 접혀진 비트선 구성에 대해서 서술하였지만, 다른 구성으로 개방비트선 구성, 또는 쌍의 비트선을 사용하지 않고 센스 앰프에 직접 참조전압을 공급하는 구성이 알려져 있다. 이들 경우도, 상기 동작 및 데이터 판정의 원리는 동일하다.
특허문헌 2, 3은 상기 서술된 강유전체 메모리의 집적도를 개선하는 수단으로서 크로스 포인트형 강유전체 메모리를 제안하고 있다.
도 18은 크로스 포인트형 메모리셀의 회로예를 나타낸다.
도 18에 나타내는 것같이, 셀스트링(SS(SS1, SS2…))이 공통노드전극NE(NE1, NE2…))에 접속된 복수(n개)의 캐패시터(C1∼Cn)를 포함한다.
셀스트링은 워드선(WL(WL1…))으로 제어되는 FET에 의해 형성된 억세스 트랜지스터(Ta(Ta1, Ta2…))를 통하여 비트선(BL(BL1, BL2 …))에 접속되어 있다.
셀스트링(SS)을 포함하는 캐패시터(C)는 각각 개별의 데이터를 저장하고, 서로 독립한 플레이트선(PL1∼PLn)에 의해 제어된다.
이 회로예에서, 비트선(BL1)의 전위검출은 센스 앰프(3-1)에 의해 검출되고, 비트선(BL2)의 전위는 센스 앰프(3-2)에 의해 검출된다.
셀스트링(SS1)의 캐패시터(C1)에서의 데이터 판독을 예로 든다.
이 경우, 워드선(WL1)이 선택되고, 0V로 고정된 플레이트선(PL2∼PLn)을 갖는 플레이트선(PL1)에 펄스를 인가하면, 상술과 동일한 원리로 강유전체 캐패시터(C1)의 분극방향에 따라서 비트선(BL1)에 다른 신호가 발생한다. 센스 앰프(3-1)는 이와 같이 비트선(BL1)에 발생한 신호와, 별도 공급되는 참조신호를 비교하므로, 판독신호가 "1" 또는 "0"인지 판정한다.
이 크로스 포인트형 셀구성은 한개의 억세스 트랜지스터(Ta)가 복수의 캐패시터(C1∼Cn)에 의해 공유되기 때문에, 실효적으로 비트당의 소자수를 감소시키고, 코스트저감에 유효하다.
또한, 이 크로스 포인트형은 접혀진 비트선구성, 개방비트선 등 여러가지의 구성의 변화를 갖는 것은 말할 것까지도 없다.
더욱이 특허문헌 2는, 크로스 포인트형을 발전시키고, 판독신호를 증폭시키는 메모리구성이 제안되고 있다. 도 19는 그 일예를 나타낸다.
셀스트링(SS)은 공통노드전극(NE)에 접속된 복수(n개)의 강유전체 캐패시터(C1∼Cn)로 구성된다. 캐패시터(C1∼Cn)는 각각 별개의 데이터를 저장하고, 서로 독립한 플레이트선(PL1∼PLn)으로 제어된다.
또한, 각각 FET에 의해 형성된 판독용 억세스 트랜지스터(Tr), 기입용 억세스 트랜지스터(Tw), 센스 트랜지스터(Ts)가 설치된다.
센스 트랜지스터(Ts)는 디플레이션형의 N채널 MOS-FET이다. 센스 트랜지스터(Ts)는 공통노드전극(NE)에 접속되어 있는 게이트를 가진다. 더욱이 센스 트랜지스터(Ts)의 소스 및 드레인의 하나는 예를 들면 그랜드전위에 접속되고, 다른 것은 판독용 억세스 트랜지스터(Tr)를 통하여 비트선(BL)에 접속되어 잇다.
판독용 억세스 트랜지스터(Tr)의 소스 및 드레인의 한편이 센스트랜지스터(Ts)에 접속되고, 타편이 비트선(BL)에 접속된다. 또 판독용 억세스 트랜지스터(Tr)의 게이트는 판독워드선(WLr)에 접속되므로, 판독용 억세스 트랜지스터(Tr)는 판독워드선(WLr)에 의해 온/오프 제어된다.
기입용 억세스 트랜지스터(Tw)의 소스 및 드레인의 한편이 공통노드전극(NE)에 접속되고, 타편이 비트선(BL)에 접속된다. 또 기입용 억세스 트랜지스터(Tw)의 게이트는 기입워드선(WLw)에 접속되므로, 기입용 억세스 트랜지스터(Tw)는 기입워드선(WLw)에 의해 온/오프 제어된다.
캐패시터(C1)에서의 데이터 판독을 예로 든다. 이 경우, 판독워드선(WLr)이 선택되고, 또 플레이트선(PL2∼PLn)이 0V로 고정되어 플레이트선(PL1)에 펄스가 인가된다.
이것에 의해 강유전체 캐패시터(C1)의 분극방향에 따라서 공통노드전극(NE)에 신호가 나타난다. 이 때, 기입워드선(WLw)은 오프가 되고(기입용 억세스 트랜지스터(Tw)는 오프), 공통노드전극(NE)은 비트선(BL)에서 절단된다.
즉, 셀캐패시터(C1)에서의 전하는 직접 비트선(BL)을 구동하지 않고, 센스트랜지스터(Ts)의 게이트전극만 구동한다. 예를 들면 디플레이션형의 NMOS인 센스트랜지스터(Ts)는 그 게이트의 인가전압에 따라서 비트선(BL)을 구동한다. 그래서, 이 경우, 비트선(BL)에 공통노드전극(NE)에 나타난 신호를 변환하여 증폭신호가 얻어진다.
한편, 데이터 기입시에, 기입워드선(WLw)이 선택되고, 그래서 기입용 억세스 트랜지스터(Tw)가 온으로 된다. 판독용 억세스 트랜지스터(Tr)는 오프가 된다. 그러면, 공통노드전극(NE)은 비트선(BL)에 접속된다. 비트선(BL)과 플레이트선을 각각 필요한 상태로 구동하므로, 선택된 캐패시터(C(x))에, 비트선(BL)과 플레이트선(PL(x))의 전위차로서의 적절한 전압이 인가되므로, 데이터가 선택된 캐패시터(C(x))에 기입된다.
이와 같은 증폭형 메모리는 그 신호증폭효과로 인해, 미소한 강유전체 캐패시터에서 유효하게 신호를 낼수 있고, 그래서 고집적화에는 매우 유리하다. 또 이러한 증폭형 메모리는 증폭용의 추가회로로서 센스트랜지스터(Ts)등이 셀스트링(SS)의 아래의 빈 실리콘 영역에 형성되기 때문에, 셀면적을 증가시키지 않는다.
상술과 같이, 강유전체 메모리는 불휘발이면서, 고속 기입동작을 실현할수 있고, DRAM보다 큰 용량을 실현할수 있는 전위를 가진다. 도 19에 도시된 것같이 신호증폭기능을 가지는 크로스 포인트형은 특히 미세한 캐패시터의 신호라도 큰 신호로 증폭하기 때문에 소형화에 유리하다.
그렇지만, 강유전체 캐패시터는 소형화되고, 신호 변동에 의해 에러율이 증가한다.
강유전체막은, 그 결정의 불완전성으로 인해 결정방향이나 분극량에 적은 변동을 가지고 있다. 그와 같은 변동은 큰 캐패시터에서는 평균화되어 문제로 되지 않지만, 미세화에 따라서 현저하게 된다. 예를 들면, 캐패시터 면적과 부하용량이 모두 1/4로 축소되면, 신호의 평균치는 그대로 축소되어 변화하지 않지만, 통계적인 변동은 2배로 증가한다.
변동도 동일하게 증폭되기 때문에, 이와 같은 문제는 간단히 신호를 증폭하는 것으로 해결되지 않는다.
또한, 이와 같은 변동은 강유전 성분의 변동에 크게 의존하지 않고, 통상 하이레벨측(이 경우 "1" 데이터에 상당)에서 특히 현저하다.
이와 같은 신호의 변동이 데이터 판정에 미치는 영향을 도 20a의 개념도에 도시된다. 도면에 있어서 셀신호(CS1, CS2, CS3)로서 표시된 메모리셀의 신호레벨 "0", "1"은 모두 변화하고,,로 표시된다. 또한, 이 신호들은 데이터 유지열화나 방해 열화 등에 의해, "0" 데이터와 "1"데이터가 서로 인접하는 방향에 ×, △로서 나타내는 것같이 변화한다. 예를 들면 셀신호(CS1)는 상태 α에서 상태β로 시간에 따라 변화한다. 즉, "0"신호는 레벨이 상승하고, "1"신호는 레벨이 하강하고, 신호차는 줄어든다.
여기서, 메모리셀에 저장된 데이터의 판정에서, "0"과 "1"의 중간레벨에 상당하는 한개의 참조신호가 복수의 캐패시터의 판정에 대하여 사용한다. 한 방법으로서 예를 들면 비트선상에 기준전위발생용의 하나의 더미 캐패시터가 설치되고, 인접하는 비트선들의 전체 메모리셀의 판정이 그 더미 캐패시터를 이용하여 행하는 것이 제안된다.
더구나 도 20a에 있어서의 참조신호(rf)는 예를 들면 셀신호(CS1)의 판정에는 적절한 레벨을 가지지만, 셀신호(CS2)에서 에러를 발생시킨다. 더욱이, 동작마진은 상술과 같은 신호의 시간상 열화에 따라서 열화한다.
이와 같은 문제를 해결하기 위해, 억세스한 캐패시터 자체에 참조신호를 발생시키는 자기 참조로 칭해지는 방법이 제안되고 있다. 이 방법은 이하의 순서로 행해진다.
1. 첫번째의 판독으로 초기데이터에서 제 1신호를 취득한 후, 그 셀에 로레벨의 신호에 상당하는 데이터를 기입한다.
2. 2번째의 판독을 행하여 제 2신호를 취득한다.
3. 제 2신호에 일정한 오프셋신호를 추가하여 얻어진 참조신호와 제 1신호를비교하여, 초기데이터를 판정한다.
이와 같은 판정방법에서, 도 20b에 나타내는 것같이, 각 메모리셀마다 그 로레벨(이 경우 "0" 데이터에 대응)의 신호에 일정한 오프셋(OF)을 추가하여 얻어진 신호가 참조신호(rf1, rf2, rf3)로서 제공된다. 따라서 "0"측의 변동은 언제나 상쇄된다.
그러나, 가장 문제가 되는 "1"측의 변동은 상쇄되지 않는다. 더구나 상기 오프셋(OF)의 값이 모든 셀에 대하여 일정하므로, 각 메모리셀마다 최적의 신호를주는 것은 가능하지 않다.
따라서, 도 20b에 나타내는 것같이, 예를 들면 셀신호(CS1)에 대한 참조신호(rf1)는 적절하여도, 셀신호(CS2)에 대한 참조신호(rf2)는 "1"에 너무 근접하고, 셀신호(CS3)에 대한 참조신호(rf3)는 "0"측으로 이동한 레벨을 갖는다.
센스 앰프는 각 셀신호와 참조신호의 차분을 감지하여 판독 데이터판정을 행하기 때문에, 상술과 같은 불평형이 있으면 특정의 셀의 특정의 상태에 있어서 충분한 차분을 획득할수 없으므로, 판정의 감도를 저하시킨다.
더욱이 데이터 유지등의 경시열화가 있던 경우, 참조로서 기입한 "0"신호는 신선하므로, 유지되어 있던 "0"신호보다 작게 된다. 그러므로, 너무 작은 오프셋은 "0"판독으로 에러를 발생시키고, 너무 큰 오프셋은 "1"판독으로 에러를 발생시킨다. 그래서, 적절한 오프셋(OF)의 값의 설정 자체가 매우 어렵다.
강유전체 메모리는 기입동작에서 또한 다음과 같은 문제점을 갖는다.
현재, 강유전체 메모리의 극성 반전은 1.5 ∼ 3V의 전압의 인가를 요구한다. 이 값을 저하하는 것이 강유전체 막을 얇게 하는데 요구된다. 그러나, 캐패시터 누설 및 유지전압의 문제로 인해, 이것은 즉시 행해질수 없다. 한편, 트랜지스터의 크기의 감소에 있어서, 칩내의 논리회로의 동작전압은 계속해서 감소하므로, 메모리 장치 및 다른 회로의 동작전압사이에 불일치를 가져온다.
이 불일치는 즉시 전력소비에 문제를 가져오므로, 메모리 기입시 억세스 속도는 트랜지스터의 크기가 감소되는 경우라도 개선될 수 없다.
강유전체 메모리에 "1"을 기입하는 것은 예를 들면 도 16에서 비트선(BL)을하이로 하고, 워드선(WL)을 온상태로 설정하고, 플레이트선(PL)을 그라운드상태로 설정하므로 행해진다. 비트선(BL)은 통상적으로 다수의 비선택된 메모리셀에 접속되기 때문에, 매우 높은 부하 캐패시턴스를 가고, 비트선(BL)의 충전 및 방전은 대부분 메모리 억세스에서 전력소비로 설명된다.
예를 들면, 칩내의 논리회로가 1.5 ∼ 3V로 동작될수 있는 경우라도, 셀캐패시터의 극성 반전에 효과를 주기위해 비트라인에 인가하는 것이 필요하다. 그래서 비트라인의 충방전에 필요한 전력소비는 여러번 증가한다. 또한, 기입동작은 비트선이 그 전위까지 완전히 충전되지 않을 때 실행될 수 없기 때문에, 기입억세스시간은 길어진다.
이러한 문제를 감안하여, 본 발명의 목적은 예를 들면 강유전체 메모리를 이용한 반도체 메모리장치에 있어서, 그 판독의 동작마진을 비약적으로 확대시키고, 그러므로, 오판독을 방지하고, 그와 같은 판독을 고속 또한 저소비전력으로 실행할 수 있는 메모리셀구성 및 데이터 판독방법을 제안하는 것이다. 본 발명의 다른 목적은 기입을 고속 또한 저소비전력으로 실행할 수 있는 메모리셀구성 및 데이터 기입방법을 제안하는 것이다.
도 1a 및 도 1b는 본 발명에 따르는 데이터 판정방법을 설명하기 위한 보조도면이며, 도 1a는 펄스가 하이에서 로우로 복귀될 때 셀의 잔존신호상태를 나타내며, 도 1b는 하이레벨을 기입하고 하이레벨을 대략 1/2로 변환함으로써 획득된 참조신호를 나타낸다.
도 2는 본 발명에 따르는 데이터판정방법에서 강유전체 캐패시터의 동작을 설명하기 위한 보조 도면이다.
도 3은 본 발명의 제 1실시예의 구성을 설명하기 위한 보조 도면이다.
도 4는 제 1실시예의 데이터판독동작의 타이밍 차트이다.
도 5a 및 도 5b는 실시예의 효과 향상을 설명하기 위한 보조 도면이며, 도 5a는 펄스가 통상의(증폭형 아님) 크로스 포인트형에서 하이에서 로우로 단순히 떨어질 때 잔존신호의 분배의 예를 나타내고, 도 5b는 본 발명이 적용되고 각 비트용 프레시 하이레벨 신호가 대략 1/2로 변환됨으로써 획득된 신호가 참조로 사용될 때 "1" 및 "0" 신호의 상대분배를 나타낸다.
도 6은 본 발명의 제 2실시예의 구성을 설명하기 위한 보조 도면이다.
도 7은 제 2실시예의 구성을 설명하기 위한 보조 도면이다.
도 8은 제 2실시예의 데이터기입동작의 타이밍 차트이다.
도 9는 본 발명의 제 3실시예의 구성을 설명하기 위한 보조 도면이다.
도 10은 제 3실시예의 구성을 설명하기 위한 보조 도면이다.
도 11은 제 3실시예의 제어회로의 구성을 설명하기 위한 보조 도면이다.
도 12는 제 3실시예의 데이터 판독동작의 타이밍 차트이다.
도 13은 제 3실시예의 데이터 기입동작의 타이밍 차트이다.
도 14는 본 발명의 제 4실시예의 제어회로의 구성을 설명하기 위한 보조 도면이다.
도 15a 및 도 15b는 제 4실시예의 제어회로의 동작을 설명하기 위한 보조 도면이며, 도 15a는 제 1비트충전 및 판독이 스위치 트랜지스터(SW4)의 도통 상태에서 수행되는 반면에 스위치 트랜지스터(SW4)가 오프로 남는 예를 나타낸다.
도 16은 강유전체 캐패시터에 의해 형성된 반도체 메모리의 구성을 설명하기 위한 보조 도면이다.
도 17은 강유전체 캐패시터의 반응을 설명하기 위한 보조 도면이다.
도 18은 크로스 포인트형 강유전체 메모리를 설명하기 위한 보조 도면이다.
도 19는 증폭형 크로스 포인트형 강유전체 메모리를 설명하기 위한 보조 도면이다.
도 20a 및 도 20b는 강유전체 캐패시터의 신호 변동을 설명하기 위한 보조 도면이며, 도 20a는 균일한 참조신호(rf)가 주어지는 예를 나타내고, 도 20b는 고정 오프셋(OF)을 저레벨에서 신호를 부가함으로써(상기 경우 "0"에 대응) 획득된신호가 참조신호(rf1, rf2, rf3)를 제공하는 예를 나타낸다.
* 도면의 주요부분에 대한 부호설명
1. 워드선 디코더/드라이버 2. 플레이트선 디코더/드라이버
3. 센스앰프 WL. 워드선
BL. 비트선 PL. 플레이트선
C. 캐패시터 Ta. 억세스 트랜지스터
Tp. 패스 트랜지스터 Tcg. 충전용 트랜지스터
Trst. 재설정 트랜지스터 Tst 신호분배용 트랜지스터
본 발명에 따르면, 강유전체 캐패시터 분극상태에 의해 데이터를 저장하는 메모리셀을 갖는 반도체 메모리장치에 있어서, 저장된 데이터에 대응하는 제 1신호를 발생시키기 위해 제 1판독펄스를 메모리셀에 인가하는 제 1판독스텝, 상기 메모리셀에 하이레벨측의 신호에 상당하는 참조신호 발생 데이터를 기입하는 기입스텝, 상기 참조신호 발생용 데이터에 따른 제 2신호를 발생시키기 위해 제 2 판독펄스를 상기 메모리셀에 인가하는 제 2판독스텝, 상기 제 2신호에 의거하여 참조신호를 발생시키는 참조신호 발생스텝, 상기 제 1신호와 상기 참조신호를 비교하기 위해, 상기 메모리셀에 저장되어 있는 저장데이터를 판정하는 판정스텝을 갖춘 반도체 메모리장치의 데이터 판독방법이 제공된다.
특히 바람직하게는, 상기 제 1, 제 2판독스텝에서, 상기 판독펄스가 하이레벨에서 로레벨에 돌아온 뒤의 잔존신호를 이용하여 상기 제 1, 제 2신호가 발생된다.
또 상기 반도체 메모리장치는 메모리셀과 정전압 노드간에 배치된 스위치수단을 더욱 가지고, 상기 기입스텝에서, 상기 스위치수단을 도통시키므로, 상기 메모리셀에 하이레벨측의 신호에 상당하는 참조신호발생 데이터가 기입된다.
또 상기 참조신호 발생스텝에서, 상기 제 2신호에 따른 상기 참조신호의 발생은 상기 제 2신호를 대략 1/2로 변환함으로써 행한다.
상기 제 1, 제 2신호는 부하 용량에 생긴 전위변동에 따라서 생성되고, 상기 참조신호 발생스텝에서 상기 제 2신호를 대략 동일 용량의 부하에 분배함으로써 상기 참조신호가 발생된다.
상기 반도체 메모리장치는 복수의 상기 메모리셀의 각 일단이 공통노드전극에 접속된 셀스트링 구성을 가지고, 상기 제 1, 제 2신호는 상기 공통노드전극에 생긴 전위변동에 따라서 생성되고, 상기 참조신호 발생스텝에서는 상기 공통노드전극과 인접하는 셀스트링의 공통노드 전극을 단락하므로, 상기 공통노드전극에 생긴 상기 제 2신호를 대략 1/2로 변환하여 상기 참조신호가 발생된다.
본 발명에 따르면 반도체 메모리장치에서의 데이터판독방법이 제공된다. 반도체 메모리장치는 판독되도록 선택될 때에 비트선을 통하여 기억데이터에 대응하는 전류를 통하기 위한 복수의 메모리셀, 상기 비트선과 정전압 노드의 사이에 배열된 전류공급용 트랜지스터, 상기 전류공급용 트랜지스터의 게이트와 상기 비트선 사이에 배열된 스위치수단을 포함한다. 데이터판독방법은 상기 전류공급용 트랜지스터의 게이트와 비트선을 단락시키고, 상기 메모리셀에서 제 1판독을 수행하는 제 1판독스텝, 비트선에서 상기 전류공급용 트랜지스터의 게이트와 비트선을 절단하여, 상기 메모리셀에서 제 2판독을 수행하는 제 2판독스텝, 상기 제 2판독스텝에서 생기는 비트선의 전위상태에 따라서 상기 메모리셀에 저장되어 있는 상기 기억데이터를 판정하는 판정스텝을 포함한다.
본 발명에 따르면 반도체 메모리장치에서의 데이터기입방법이 제공된다. 반도체 메모리장치는 제 1스위치용 소자를 통하여 비트선에 접속되고 강유전체 캐패시터의 분극상태에 의하여 데이터를 저장하는 메모리셀, 상기 메모리셀과 정전압 노드 사이에 배열된 제 2스위치용 소자를 포함한다. 데이터판독방법은 상기 제 2스위치용 소자를 동작함으로써 상기 비트선을 이용하지 않고 하이레벨 데이터를 상기 메모리셀에 기입하는 제 1기입스텝, 하이레벨 또는 저레벨 신호를 상기 비트선에 인가하고 상기 제 1스위치용 소자를 동작하는 제 2기입스텝을 포함한다.
또한, 본 발명에 따르면 반도체 메모리장치에서의 데이터기입방법이 제공된다. 반도체 메모리장치는 강유전체 캐패시터의 분극상태에 의한 데이터를 저장하고, 각 메모리셀의 일단이 제 1스위치용 소자를 통하여 비트선에 접속된 공통 노드전극에 접속되는 셀 스트링 구성을 가지는 복수의 메모리셀과, 상기 공통 노드전극과 정전압 노드 사이에 배열된 제 2스위치용 소자를 포함한다. 그 데이터기입방법은 상기 제 2스위치용 소자를 동작함으로써 상기 비트선을 이용하지 않고 하이레벨 데이터를 상기 셀 스트링 구성에서 선택된 메모리셀로 기입하는 제 1기입스텝, 하이레벨 또는 저레벨신호를 상기 비트선에 인가하고 상기 제 1스위치용 소자를 동작하는 제 2기입스텝을 포함한다.
또한, 본 발명에 따르면, 강유전체 캐패시터의 분극상태에 의해 데이터를 저장하는 메모리셀, 기억데이터에 대응하는 신호를 발생시키도록 판독펄스를 상기 메모리셀에 선택적으로 인가하고, 상기 메모리셀에 대하여 하나의 판독동작에서, 제 1판독펄스 및 제 2판독펄스를 인가하는 판독수단, 상기 판독수단이 제 1판독펄스를 선택된 메모리셀에 인가하고 선택된 메모리셀의 기억데이터에 대응하는 제 1신호가 발생된 후, 상기 판독수단이 제 2판독펄스를 인가하기 전에 선택된 메모리셀에 하이레벨측의 신호에 대응하는 참조신호발생용 데이터를 기입하는 기입수단, 상기 제 2판독펄스를 적용함으로써 발생된 제 2신호에 의거한 참조신호를 발생하고 상기 선택된 메모리셀에 저장된 상기 참조신호발생용 데이터에 대응하는 참조신호 발생수단, 상기 제 1신호와 상기 참조신호를 비교하여, 상기 메모리셀에 저장된 상기 기억데이터를 판정하는 판정수단을 포함하는 반도체 메모리장치가 제공된다.
더욱이, 본 발명에 따르면, 비트선에 접속된 복수의 메모리셀, 선택된 메모리셀을 판독하고 상기 비트선을 통하여 상기 선택된 메모리셀에 저장된 데이터에 대응하는 전류를 통과시키는 판독수단, 상기 비트선과 정전압 노드 사이에 배열된 전류공급용 트랜지스터, 상기 전류공급용 트랜지스터의 게이트와 상기 비트선 사이에 배열된 스위치수단, 상기 판독수단이 상기 전류공급용 트랜지스터의 게이터와 비트선이 단락된 상태에서 선택된 메모리셀의 제 1판독을 수행하고, 상기 판독수단이 상기 전류공급용 트랜지스터의 게이터와 비트선이 서로 절단된 상태에서 선택된 메모리셀의 제 2판독을 수행할 때, 비트선의 전위상태에 따라서 상기 선택된 메모리셀에 저장된 기억데이터를 판정하고, 전위상태는 상기 제 2판독에 의해 생성되는 반도체 메모리장치가 제공된다.
더욱이, 본 발명에 따르면, 비트선에 접속되고 강유전체 분극상태에 의해 데이터를 저장하는 메모리셀, 상기 메모리셀과 정전압 노드 사이에 배열되며, 상기 비트선을 사용하지 않고, 상기 하이레벨 신호에 대응하는 데이터를 상기 메모리셀에 기입하는 기입수단을 포함하는 반도체 메모리장치가 제공된다.
더욱이, 본 발명에 따르면, 비트선에 접속되고, 강유전체 캐패시터의 분극상태에 의해 데이터를 저장하고, 각 메모리셀의 일단이 공통노드전극에 접속되는 셀 스트링 구성을 가지는 복수의 메모리셀, 상기 공통 노드전극과 정전압 노드 사이에 배열되며, 상기 비트선을 사용하지 않고 상기 하이레벨 신호에 대응하는 데이터를 상기 메모리셀에 기입하는 기입수단을 포함하는 반도체 메모리장치.
더욱이, 본 발명에 따르면, 제 1스위치용 소자를 통하여 비트선에 접속되고, 제 2스위치용 소자를 통하여 정전압노드에 접속되며, 강유전체 캐패시터의 분극상태에 의해 데이터를 저장하는 메모리셀, 하이레벨 데이터를 상기 제 2스위치용 소자를 도통시키므로 상기 비트선을 사용하지 않고 상기 메모리셀에 기입하는 제 1기입수단, 저레벨 신호를 상기 비트선에 인가하고 상기 제 1스위치용 소자를 도통시키므로 저레벨데이터를 상기 메모리셀에 기입하는 제 2기입수단을 포함하는 반도체 메모리장치가 제공된다.
더욱이, 본 발명에 따르면, 강유전체 캐패시터의 분극상태에 의해 데이터를 저장하는 복수의 각 메모리셀의 일단이 제 1스위치용 소자를 통해 비트선에 접속되고 제 2스위치용 소자를 통해 정전압 노드에 접속되는 셀 스트링 구성을 갖는 메모리부, 하이레벨 데이터를 상기 제 2스위치용 소자를 동작함으로써 상기 비트선을 사용하지 않는 상기 셀 스트링 구성에서 선택되는 메모리셀에 기입하는 제 1기입수단, 저레벨 신호를 상기 비트선에 인가시키고 상기 제 1스위치용 소자를 도통시키므로 저레벨 데이터를 상기 선택된 메모리셀에 기입하는 제 2기입수단을 포함하는 반도체 메모리장치가 제공된다
그래서, 상기 서술한 본 발명에서, 데이터 판독시, 메모리셀에서의 초기신호의 제 1데이터판독이 행해지고, 고레벨신호에 대응하는 데이터가 원래의 셀에 기입되고, 참조신호가 초기데이터를 판정하기 위해 사용되는 셀로부터 판독된 신호에 의거하여 발생된다.
또한, 펄스인가후에 잔존신호가 제 1신호 및 제 2신호에 대하여 사용된다. 더욱이, 참조신호는 제 2판독시 판독된 고레벨신호를 대략 1/2로 변환하여 발생된다.
참조신호는 제 2판독시 판독된 고레벨신호를 대략 신호노드와 동일한 용량을갖는 부하에 분배함으로써 발생된다.
본 발명은 또한 상기 동작이 고속으로 또한 효과적으로 실행될 수 있는 메모리셀구성을 제안한다. 하나의 구성으로서, 상기 서술된 것같이 하나의 캐패시터, 하나의 억세스 트랜지스터 또는 크로스 포인트형 셀부를 포함하는 구성에서 비트선을 구동하지 않고 각각의 캐패시터에 고레벨신호를 기입하기 위한 기능이 제공된다. 특히, 그 기능은 정전압노드(전원)에 연결된 일측을 갖는 트랜지스터를 예를 들면 셀의 신호노드에 부가적으로 연결하므로 실현된다.
또한, 증폭형 크로스 포인트형 메모리에서 인접하는 신호노드를 단락시키기 위한 기능이 제공된다.
본 발명은 또한 상기 서술된 것같은 자기 참조를 실현하기에 적합한 새로운 감지시스템을 제안한다. 특히, 전류공급형 트랜지스터가 비트선에 설치된다. 제 1판독은 상기 비트선에 접속된 전류공급형 트랜지스터의 게이트에서 실행된다. 게이트는 비트선을 통해 흐르는 전류와 동일한 전류가 트랜지스터를 통해 흐르는 평형상태에서 비트선과 절단되므로, 게이트는 플로팅상태로 되고, 게이트의 전위가 유지된다. 그러면, 제 2판독이 행해진다. 이때, 제 1판독에서와 동일한 전류가 전류공급형 트랜지스터를 통해 흐르고, 비트선은 제 1판독과 제 2판독사이의 차에 대응하는 전하를 축적한다. 즉, 증폭효과가 비트라인에 생기므로, 제 1판독과 제 2판독사이의 비교가 즉시 행해진다.
더욱이, 본 발명은 각각의 셀의 강유전체 캐패시터가 제 2스위치용 소자를통해 정전압노드에 접속되어 있으므로, 고레벨 데이터(예를 들면 "1")가 비트선을 사용하지 않고 선택된 캐패시터에 기입될 수 있는 구성을 제공한다. 강유전 캐페시터에 임의의 데이터를 기입하는데 있어, 정전압노드에서의 전압을 제 2스위칭소자를 통하여 인가하므로 "1"이 모든 선택된 셀에 먼저 기입되고, 원하는 셀만이 비트선을 통하여 "0"으로 반전된다.
또한, 본 발명에 따르는 크로스 포인트형 FeRAM은 각각의 메모리부, 셀스트링 구성의 캐패시터군의 공통노드 전극이 제 2스위치수단을 통하여 정전압노드에 접속되므로, "1"이 비트선을 사용하지 않고 선택된 캐패시터에 기입될 수 있다. 임의의 데이터를 강유전체 캐패시터에 기입하는데 있어서, 정전압노드에서의 전압을 제 2스위칭소자를 통하여 인가하므로 "1"이 모든 선택된 셀에 먼저 기입되고, 원하는 셀만이 비트선을 통하여 "0"으로 반전된다.
본 발명의 바람직한 실시예를 이하 설명할 것이다.
구체적인 실시예의 구성의 종래 설명에서, 본 발명에 따라서 데이터판독시의 신호판정개념을 다음의 도 1a 및 1b를 참조하여 먼저 설명할 것이다.
상술한 바와 같이, 본 발명에서, 초기데이터의 제 1판독 후, 저레벨 보다는 하이레벨에서의 신호에 대응하는 데이터가 본래 셀에 기입되고, 참조신호가 셀에서 판독된 신호에 의거하여 발생되고 초기데이터를 판정하도록 사용된다.
본 발명은 하이레벨측에서의 변동을 상쇄하는데 효과적이면서, 본 발명은 저레벨측의 신호전위를 판독 전 참조레벨로 되돌리는 판독방법과 결합될 때 특히 바람직하게 효과적이다.
특히, 펄스가 하이상태에서 판독하기 보다, 펄스가 판독시에 하이에서 로우로 복귀하는 상태에서 잔존신호를 판독하는 것으로 충분하다. 이러한 판독에 있어서, 신규라면, 분극 반전에 관련없는 저레벨 신호가 펄스가 인가되기 전 상태로 복귀된다. 반면에, 분극 반전이 수행되는 하이레벨측에서, 반전뒤 전하가 신호로서 남는다.
펄스가 하이에서 로우로 복귀될 때 셀의 잔존신호의 상태를 도 1a에서 셀신호(CS11, CS12, CS13)로 나타낸다.
도 18과 같이, 셀신호(CS11, CS12, CS13)에 의해 표시된 메모리셀의 신호레벨 "0" 및 "1"이및에 의해 표시된 것같이 변동한다. 데이터 유지 열화, 열화방해 등에 의해 ×및 △에 의해 표시되는 것같이 "0" 데이터 및 "1"데이터가 서로 접근하는 방향으로 이들 신호가 변경된다.
하이레벨을 다시 기입하고 하이레벨을 대략 1/2로 변환함으로써 포함된 참조신호레벨이 도 1b에 파선(rf11, rf12, rf13)과 같이 나타낸다.
각 캐패시터에 발생된 참조신호가 최적레벨, 또는 "0" 및 "1" 사이의 가까운 중간점에 설정된다. 특히 "0" 및 "1" 모두의 때에 데이터유지열화가 "0" 및 "1" 사이에 중간값쪽으로 실제적이고 대칭적으로 진행하는 특징을 가지는 것이 중요하다.
그러한 강유전체 캐패시터의 성질은 참조로 기입된 새로운 하이레벨(fresh high level)이 대략 1/2로 감소될 때 대략 최적 참조신호가 데이터유지열화를 원인으로 하는 메모리셀로 주어지도록 한다.
즉, 초기데이터의 제 1판독 후에, 하이레벨의 신호에 대응하는 데이터가 원래 셀에 기입되고, 참조신호(rf11, rf12, rf13)는 셀의 신호판독에 의거하여 발생되고 초기데이터를 판정하는데 사용된다. 그 때문에 데이터판정에 에러가 적게 나올 수 있다.
데이터판독용 펄스가 하이에서 로우로 복귀될 때 강유전체 캐패시터의 반응을 도 2의 히스테리시스(hysteresis) 곡선을 참조하여 설명한다.
판독의 초기상태에서, 플레이트선과 비트선에 접속된 캐패시터의 양 전극은 0V로 되고, 비트선측은 플로팅상태가 된다. 강유전체 캐패시터는 저장된 데이터에 따라서 다른 방향으로 분극화된다. 예를 들면, 도 2에서 "0"의 캐패시터는 (H0)상태가 되고, "1"의 상태는 (H1)상태가 된다.
Vcc 펄스가 플레이트선에 인가되고 그 때문에 플레이트선이 하이상태로 주어질 때, 대략 Vcc는 양측 캐패시터에 인가된다. 양측 캐패시터는 (H2)상태로 이동된다. 플레이트선이 낮은 상태로 떨어졌을 때, "0" 측의 캐패시터가 원래의 (H0)상태로 복귀되고, 반면에 "1"측의 캐패시터는 잔존신호를 형성하는 분극 반전 후 전하를 가지는 (H4)로 이동한다.
이러한 반응은 데이터유지열화(data retention deterioration)등이 없는 프레시 신호인 것에 주목한다. 시간의 열화가 있을 때, 어떠한 잔존신호가 또한 "0"측에 생기고, 도 1a의 (γ)로 표시된 것같이 "1"의 잔존신호가 감소된다.
<제 1실시예>
제 1실시예의 구성과 동작을 도 3 및 4를 참조하여 설명할 것이다.
도 3에 나타난 구성에서 메모리셀은 하나의 억세스 트랜지스터(Ta) 및 강유전체 캐패시터(C)에 의해 형성된다. 메모리셀은 두개의 값을 저장하는데, 즉, 강유전체 캐패시터(C)의 분극방향에 따르는 1비트이다.
워드선 디코더/드라이버(1)는 억세스되는 어드레스에 따라서 전압을 워드선(WL)(WL1, WL2...)에 인가한다. 소정의 워드선(WL)은 각 메모리셀에서 전압을 억세스 트랜지스터(Ta)의 게이트 전극에 인가한다.
비트선(BL)(BL1, BL2...)은 워드선(WL)에 수직한 방향으로 배열된다.
비트선(BL1, BL2)은 전위가 센스앰프(3)에 의해 검출되는 비트선 쌍을 형성한다.
각 메모리셀에서, 억세스 트랜지스터(Ta)는 워드선(WL)에 의해 온으로 되고, 메모리셀이 대응하는 비트선(BL)에 접속된다.
플레이트선 디코더/드라이버(2)는 소정의 전압을 플레이트선(PL)(PL1, PL2...)에 인가한다.
소정의 플레이트선(PL)은 각 메모리셀의 캐패시터(C)의 한 단에 접속된다.
또한, 제어선(SL1, SL2, SL3, SL4, SL5, SL6)이 설치된다. 뒤에 서술하는 것같이 제어선(SL)은 각 소정의 타이밍으로 구동된다.
예를 들면, 제어선(SL1)이 P-채널 MOSFET에 의해 형성된 패스 트랜지스터(Tp1)의 게이트에 접속된다. 패스 트랜지스터(Tp1)의 소스 및 드레인의 일단이 고정전압(Vcc)에 접속되고, 패스 트랜지스터(TP1)의 다른 단은 비트선(BL1)에 접속된다. 패스 트랜지스터(Tp1)가 제어선(SL1)에 의해 온으로되고 전압(Vcc)을 비트선(BL1)에 인가한다.
예를 들면, 제어선(SL2)이 P-채널 MOSFET에 의해 형성된 패스 트랜지스터(Tp2)의 게이트에 접속된다. 패스 트랜지스터(Tp2)의 소스 및 드레인의 일단이 고정전압(Vcc)에 접속되고, 패스 트랜지스터(TP2)의 다른 단은 비트선(BL2)에 접속된다. 패스 트랜지스터(Tp2)가 제어선(SL2)에 의해 온으로 되고 전압(Vcc)을 비트선(BL2)에 인가한다.
예를 들면, 제어선(SL3)이 N-채널 MOSFET에 의해 형성된 패스 트랜지스터(Tp3a, Tp3b)의 게이트에 접속된다. 패스 트랜지스터(Tp3a, Tp3b)의 소스 및 드레인의 일단이 접지노드(ground node)에 접속된다. 패스 트랜지스터(TP3a)의 다른 단은 비트선(BL1)에 접속되고, 패스 트랜지스터(Tp3b)의 다른 단은 비트선(BL2)에 접속된다. 패스 트랜지스터(Tp3a, Tp3b)가 제어선(SL3)에 의해 온으로 되어 비트선(BL1, BL2)을 접지시킨다.
예를 들면, 제어선(SL4)이 N-채널 MOSFET에 의해 형성된 패스 트랜지스터(Tp4)의 게이트에 접속된다. 패스 트랜지스터(Tp4)의 소스 및 드레인은 각각 비트선(BL1, BL2)에 접속된다. 패스 트랜지스터(Tp4)가 제어선(SL4)에 의해 온으로 되어 그 때문에 비트선(BL1, BL2)을 단락시킨다.
예를 들면, 제어선(SL5)이 N-채널 MOSFET에 의해 형성된 패스 트랜지스터(Tp5)의 게이트에 접속된다. 패스 트랜지스터(Tp5)의 소스 및 드레인은 비트선(BL2) 및 센스앰프(3)의 비트선(BL2)용 입력노드(NI2)에 접속된다. 패스 트랜지스터(Tp5)가 제어선(SL5)에 의해 온으로 되어 비트선(BL2)의 전위를 센스앰프(3)에 입력한다.
예를 들면, 제어선(SL6)이 N-채널 MOSFET에 의해 형성된 패스 트랜지스터(Tp6)의 게이트에 접속된다. 패스 트랜지스터(Tp6)의 소스 및 드레인은 비트선(BL1) 및 센스앰프(3)의 비트선(BL1)용 입력노드(NI1)에 접속된다. 패스 트랜지스터(Tp6)가 제어선(SL6)에 의해 온으로 되어 비트선(BL1)의 전위를 센스앰프(3)에 입력한다.
이와 같은 구성에서 도 3에서 (*)로 제공된 캐패시터(C(*)) 및 억세스 트랜지스터(*)에 의해 형성된 메모리셀로부터 판독하는 예시 데이터로써 도 4의 타이밍 차트를 참조하여 데이터 판독동작을 설명한다.
판독사이클을 포함하는 타이밍은 도 4의 S1 내지 S9에 의해 나타난다. 도 4는 각 타이밍에서 워드선(WL3), 플레이트선(PL2), 비트선(BL1, BL2), 제어선(SL1, SL2, SL3, SL4, SL5, SL6) 및 입력노드(NI1, NI2)의 다음 설명에 대응하는 전압상태를 나타낸다.
[타이밍 S1]
타이밍(S1) 직전의 초기상태에서, 플레이트선(PL2), 비트선(BL1, BL2), 차동형 센스 앰프(3)의 입력노드(NI1, NI2)가 모두 0V가 된다. 즉, 패스 트랜지스터(Tp3a, Tp3b, Tp5, Tp6)가 온 상태에 있다.
도 4에 나타난 바와 같이, 타이밍(S1)에서, 선택된 셀용 워드선(WL3)은 캐패시터(C(*))를 비트선(BL1)에 접속하도록 온 되고, 제어선(SL3, SL5, SL6)은 오프되어, NMOS 패스 트랜지스터(Tp3a, Tp3b, Tp5, Tp6 )가 오프되어 비트선(BL1, BL2)이플로팅 상태로 가게 한다.
[타이밍 S2]
강유전체 캐패시터(C(*))로부터 신호를 판독하기 위하여 펄스가 플레이트선(PL2)에 인가된다. 도 4에 나타난 바와 같이, 플레이트선(PL2)에 인가된 펄스가 타이밍(S3) 전에 하이에서 로우로 복귀될 때, "0" 또는 "1"의 잔존신호가 캐패시터(C(*))에 저장된 데이터에 따라서 비트선(BL1)에서 생긴다. 플레이트선(PL2)에 인가된 펄스가 하이에서 로우로 변경된 후에 워드선(WL3)은 오프되어, 판독신호(비트선(BL1)의 전위)가 판정된다.
[타이밍 S3]
제어선(SL6)이 패스 트랜지스터(Tp6)를 온으로 하는 상태에 주어지고, 비트선(BL1)의 신호가 센스앰프(3)의 입력노드(NI1)로 전송된다. 그에 따라 제어선은 패스 트랜지스터(Tp6)를 오프로 하는 상태에 주어지고, 입력노드(NI1)에 전송된 신호가 저장된다.
[타이밍 S4]
다음, 워드선(WL3)은 다시 온으로 되고, PMOS 패스 트랜지스터(Tp1)용 제어선(SL1)이 온으로 되어 비트선(BL1)을 Vcc로 변경한다. 그 때문에 하이레벨측의 신호로써 "1"이 캐패시터(C(*))에 기입된다.
[타이밍 S5]
제어선(SL3)은 비트선(BL1, BL2)이 다시 0V가 되도록 온 된다. 비트선(BL1, BL2)이 플로팅상태가 되도록 제어선(SL3)이 오프된다.
[타이밍 S6]
캐패시터(C(*))로부터 신호를 판독하기 위하여 펄스가 다시 플레이트선(PL2)에 인가된다. 플레이트선(PL2)에 인가된 펄스가 하이에서 로우로 복귀될 때, 캐패시터(C(*))에 기입된 "1"의 잔존신호가 비트선(BL1)에서 생긴다. 플레이트선(PL2)에 인가된 펄스가 로우로 변경된 후에 워드선(WL3)은 오프되어, 제 2판독신호(비트선(BL1)의 전위)가 판정된다.
[타이밍 S7]
제어선(SL4)이 온으로 되어 패스 트랜지스터(Tp4)는 비트선(BL1) 및 인접한 비트선(BL2)을 단락시키도록 동작한다. 그 때문에 신호 전하가 인접한 비트선에 분배되고, 전위는 대략 전위의 1/2로 변환되어, 최적의 참조신호가 발생된다. 제어선(SL4)은 오프상태로 남아 있다.
[타이밍 S8]
제어선(SL5)이 패스 트랜지스터(Tp5)를 온으로 하는 상태가 되게 하여, 비트선(BL2)의 신호가 센스 앰프(3)의 입력노드(NI2)로 전송된다. 그에 따라 제어선(SL5)이 패스 트랜지스터(Tp5)를 오프하는 오프상태가 되어, 입력노드(NI2)에 전송된 신호가 저장된다.
[타이밍 S9]
차동형 센스앰프(3)가 입력노드(NI1, NI2)신호를 비교하고 증폭시키도록 활성화된다. 그에 따라 타이밍(S2)에서 셀 데이터판독이 타이밍(S7)에서 발생된 참조신호에 의거하여 판정된다.
그 동안, 제어선(SL3)이 비트선(BL1, BL2)을 0V로 동일하게 하여 초기상태로 복귀되도록 온으로 된다.
이러한 데이터판정방법에서, 판독메모리셀 자체에 기입된 "1" 데이터에 의거하여 각 메모리셀용 "0" 및 "1" 사이에서 거의 중간값에 자동적으로 인접하도록 기준전위가 발생된다. 즉, 도 1B에 나타난 참조신호(rf11, rf12, rf13...)를 얻을 수 있다. 그러므로 강유전체 필름의 성질이 변경될 때라도 에러없이 매우 높은 동작 마진을 얻고 데이터 판정을 수행할 수 있다.
도 3의 예가 접혀진 비트선 구성을 나타내는 반면, 유사 시스템도 물론 오픈 비트선의 경우에 사용될 수 있다. 또, 상기 방법은 크로스 포인트형에 유사하게 적용할 수 있다.
또, 강유전체 메모리의 신호를 추출하는 방법의 변경이다. 예를 들면, VISL 회로 다이제스트지의 심포지엄, 12-3(p127)은 비트선에서 생기는 신호 전하를 비트선에 접속된 제 2부하 캐패시턴스로 전송하고, 제 2부하 캐패시턴스의 전위의 변화를 감지(sensing)하는 방법을 제안한다. 또한, 이러한 경우에, 비트선에 생기는 신호는 감지하는데 사용된다. 하이레벨측의 신호가 비트선과 인접한 제 2부하캐패시턴스 사이에서 분배될 때, 적절한 참조신호는 유사한 방식으로 얻을 수 있다.
도 5a 및 5b는 상기 예를 사용하는 판독동작에서 크로스 포인트형 강유전체 메모리의 향상된 신호분배의 예를 나타낸다.
도 5a는 통상의 (증폭형 아님) 크로스 포인트형에서 하이에서 로우로 펄스가단순하게 떨어질 때 잔존신호의 분배의 예를 나타낸다. 단일 참조신호가 통상의 분배로써 상기 예의 최적위치에 주어질 때, 에러율이 3×10-6로 추산된다. 그러나, 설계단계에서 그러한 최적위치를 추산하고 에러없는 위치에서 참조신호를 발생시키는 것은 매우 어렵다. 실제 에러율은 더 나빠진다.
반면에, 도 5b는 본 발명에 따르는 상기 방법이 적용되고 각 비트용 프레시 하이레벨 신호를 대략 1/2로 변환함으로써 얻는 신호가 참조로써 사용될 때 "1" 및 "0"신호의 상대분배를 나타낸다.
이 경우, 특히 "1" 신호의 분배가 상당히 향상되고, 에러율이 3×10-8로 줄어든다. 또한, 이 경우에, 참조신호가 자동적으로 발생되어, 참조신호의 발생에서 상기 어려움이 제거된다.
<제 2실시예>
비트선(BL)이 상술한 바와 같이 참조용으로 "1"을 기입하는 전압(Vcc)이 캐패시터(C)에 충전될 때, 비트선 캐패시턴스의 충방전이 종래보다 요구되고, 충전에 시간이 걸리고 또한 전력소비가 증가된다. 비트선이 보통 메모리셀 캐패시터보다 10배 이상 캐패시턴스를 가지기 때문에, 이러한 낭비를 피하는 것이 요구된다.
상기 문제는 비트선을 사용하지 않고 "1"을 기입하는 메커니즘을 메모리셀에 제공함으로써 해결될 수 있다. 제 2실시예의 그러한 구성이 도 6에 나타난다.
상기 경우에, 도 3과 같이 메모리셀(MC1, MC2, MC3...)은 캐패시터(C)와 억세스 트랜지스터(Ta)를 가진다. 또한, 메모리셀(MC1, MC2, MC3...)은 전압(Vcc)의 캐패시터(C)를 충전하기 위한 충전용 트랜지스터(Tcg)를 더 포함한다.
각 메모리셀(MC)의 억세스 트랜지스터(Ta)는 워드선(WL)(WL1, WL2...)에 접속된 게이트를 가지며, 따라서 워드선 디코더/드라이버(1)(1a, 1b...)에 의해 제어된다.
각 메모리셀(MC)의 충전용 트랜지스터(Tcg)는 충전제어선(SLcg)(SLcg1, SLcg2...)에 접속된 게이트를 가지며, 따라서 충전드라이버(5)(5a, 5b...)에 의해 제어된다.
충전용 트랜지스터(Tcg)의 드레인 및 소스중 하나가 정전압노드(예를 들면, Vcc)에 접속되고, 충전용 트랜지스터(Tcg)의 다른 하나가 억세스 트랜지스터(Ta)(내부노드(NE))와 함께 캐패시터(C)를 충전하는 포인트에 접속된다.
도 7은 도 6의 구성이 채택될 때 단면도(sectional view)이다.
플레이트선(PL)은 비트선(BL)(도면의 깊이방향)에 수직인 방향으로 배열된다. 강유전체 캐패시터(C)는 확산층에서 분리된 접촉부와 각 플레이트선(PL) 사이에 삽입된 강유전체 필름으로 형성된다.
도 7에 나타난 바와 같이, 억세스용 워드선(WL) 및 충전제어선(SLcg)이 도면의 깊이 방향으로 배열된다. 워드선(WL)에 접속된 게이트를 가지는 충전용 트랜지스터(Tcg)와 억세스 트랜지스터 및 충전제어선(SLcg), 각각 도 7에 나타난 바와 같이 형성된다.
전압(Vcc) 공급용 선으로써 확산층(K)이 충전용 트랜지스터(Tcg)의 소스 및 드레인중 하나로써 사용된다. 확산층(K)이 셀 영역에서 증가를 최소화하기 위하여 인접한 셀 사이에 할당된다.
도 6 및 도 7에 나타난 구성과 같이, 플레이트선(PL)을 접지(grounding)하고, 충전 제어선(SLcg)을 하이레벨로 설정하고 그에 따라 충전용 트랜지스터(Tcg)를 온 함으로써, 비트선(BL)을 사용하지 않는 선택된 ROW 어드레스의 메모리셀(MC)의 캐패시터(C)로 인가할 수 있어서, 고속으로 "1"을 기입한다.
즉, 도 4의 타이밍(S4)에서 수행된 처리, 또는 비트선을 충전함으로써 캐패시터(C)로 "1"을 기입하는 동작이 비트선 충전없이 충전용 트랜지스터(Tcg)를 온 함으로써 오직 수행될 수 있다.
따라서, 비트선 충전에 의해 주어진 시간이 감소되고, 또 전력소비가 감소된다.
이러한 "1" 기입기능은 상기 이용에 더하여 다양한 편의를 제공한다. 예를 들면, "1"이 요구된 워드선의 셀에 동시에 기입되도록 요구될 때, "1"의 기입은 통상의 기입보다 고속 및 저소비전력에서 수행될 수 있다. 도형을 빈틈없이 채우는 것과 같이 실제 재기입에서의 그러한 사용이 가능하다. 예를 들면, 기능이 임프린트 열화(imprint deterioration)로부터 강유전체 필름을 재기억하도록 "0" 및 "1"을 기입하는 동작으로 또한 인가된다.
그리고 나서, 도 6에 나타난 바와 같이 충전용 트랜지스터(Tcg)에서, 이상적인 동작이 기입동작으로써 실현된다.
도 8은 기입동작의 타이밍 차트이다.
기입사이클을 포함하는 타이밍이 도 8의 W1~W5에 의해 나타난다. 도 8은각 타이밍에서 워드선(WL), 충전제어선(SLcg), 비트선(BL), 플레이트선(PL), 내부노드(NE)의 전압상태를 나타낸다. 워드선(WL), 충전제어선(SLcg), 비트선(BL), 플레이트선(PL)은 기입용으로 선택된 메모리셀에 대응하는 각 선이다.
상기 예에서, 메모리셀의 억세스동작은 1V 및 2V의 두 전력에 의해 수행된다. 비트선(BL) 및 선택용 워드선(WL)은 1V에서 동작되고, 플레이트선(PL) 및 충전 제어선(SLcg)은 2V, 3V에서 동작되며, 이것은 2V로부터 올라간다. 2V는 충전용 트랜지스터(Tcg)를 통하여 메모리셀에 공급된 충전전력(Vcc)에 사용된다.
동작절차가 다음과 같다.
[타이밍 W1]
충전제어선(SLcg)이 하이레벨(3V)에서 구동되고, 그 결과 충전용 트랜지스터(Tcg)가 내부노드(NE), 또는 강유전체 캐패시터(C)의 전극단을 2V로 퉁전하도록 동작된다.
이 때, 플레이트선(PL)은 접지(ground)되고, 따라서 2V가 캐패시터(C)에 인가되어, 그에 따라 "1"이 캐패시터(C)에 인가된다.
그 사이에, 기입되는 요구데이터에 대응하는 신호가 비트선(BL)에 인가된다. 특히, "0"이 기입되도록 요구될 때 비트선(BL)은 0V로 설정되고, 반면에 "1"이 기입되도록 요구될 때 비트선(BL)은 1V로 설정된다.
[타이밍 W2]
플레이트선(PL)은 2V로 설정되고, "1"의 기입이 종료된다.
[타이밍 W3]
충전 제어선(SLcg)이 낮게 설정되어 충전용 트랜지스터(Tcg)는 오프된다. 또, 선택용 워드선(WL)이 높게(1V) 구동된다. 이 때, 비트선(BL)이 0V일 때(즉, 기입될 데이터가 "0"이다.), 억세스 트랜지스터(Ta)는 노드(NE)가 0V로 구동하도록 온 된다. 플레이트선(PL)이 2V로 설정되기 때문에 -2V가 캐패시터(C)로 인가되고, 그에 따라 "0"이 캐패시터(C)로 기입된다.
한 편, 비트선(BL)이 1V일 때(즉, 기입될 데이터가 "1"이다.), 억세스 트랜지스터(Ta)가 오프로 남고, 따라서 노드(NE)는 플로팅상태에서 2V에서 남는다. 따라서, 이와 같이 캐패시터(C)가 타이밍(W1)에서 기입된 "1"을 저장한다.
[타이밍 W4]
플레이트선(PL)은 0V로 설정되고, "0"의 기입이 종료된다.
[타이밍 W5]
워드선(WL)이 오프되고, 비트선(BL)이 0V로 복귀되고, 그에 따라 기입처리가 완성된다.
이러한 절차에서 기입은 오직 비트선(BL)용 1V의 진폭을 요구하고, 따라서 상당히 전력소비를 줄인다. 또, "1"의 기입과 비트선의 구동이 타이밍(W1)에서 서로 병렬로 수행될 수 있으며, 억세스 시간의 감소에 효과적이다.
<제 3실시예>
도 9는 제 3실시예에 따르는 증폭형 크로스 포인트형 메모리의 구성의 예를 나타낸다.
상기 예는 앞의 제 2실시예에서와 같이 Vcc 충전 메카니즘을 포함하며, 인접부 사이의 신호를 분배하는 메카니즘이다.
도 9는 하나의 메모리부 부분을 나타낸다. 셀 스트링(SS)은 공통 노드전극(NE1)에 접속된 복수(n)의 캐패시터(C1~Cn)를 포함한다.
각 셀 스트링(SS)을 포함하는 캐패시터(C)가 분리데이터를 기억하고, 서로 독립적인 각 플레이트선(PL1~PLn)에 의해 제어된다.
또, 판독용 억세스 트랜지스터(Tr), 기입용 억세스 트랜지스터(Tw), FET에 의해 형성된 각 센스 트랜지스터(Ts)가 설치된다.
센스 트랜지스터(Ts)는 소모형 N-채널 MOS-FET이다. 센스 트랜지스터(Ts)는 공통 노드전극(NE1)에 접속된 게이트를 가지고 있다. 예를 들면, 센스 트랜지스터(Ts)의 소스 및 드레인 중 하나는 접지전위에 접속되고, 다른 하나는 판독용 억세스 트랜지스터(Tr)를 통하여 비트선(BL)에 접속된다.
판독용 억세스 트랜지스터(Tr)의 소스 및 드레인 중 하나는 센스 트랜지스터(Ts)에 접속되고, 다른 하나는 비트선(BL)에 접속된다. 판독용 억세스 트랜지스터(Tr)의 게이트가 판독용 워드선(WLr)에 접속되고, 그 결과 판독용 억세스 트랜지스터(Tr)의 온/오프제어가 판독용 워드선(WLr)에 의해 영향을 받는다.
또, 재설정 트랜지스터(Trst), 전압(Vcc), 충전용 트랜지스터(Tcg), 및 신호분배용 트랜지스터(Tst)가 도 9에서 메모리부 내에 배치된다.
재설정 트랜지스터(Trst)의 소스 및 드레인의 하나가 공통 노드전극(NE1)에 접속되고, 다른 하나는 접지된다. 재설정 트랜지스터(Trst)의 게이트가 재설정 제어선(SLrst)에 접속되어, 그 결과 재설정 트랜지스터(Trst)의 온/오프 제어가 재설정 제어선(SLrst)에 의해 영향을 받는다.
재설정 트랜지스터(Trst)가 비트선(BL)의 이용없이 공통 노드전극(NE1), 또는 캐패시터(C)의 신호송신용 노드를 접지할 수 있다.
충전용 트랜지스터(Tcg)의 소스 및 드레인의 하나가 공통 노드전극(NE)에 접속되고, 다른 하나는 고정전압(Vcc)에 접속된다. 충전용 트랜지스터(Tcg)의 게이트가 충전제어선(SLcg)에 접속되고, 그 결과 충전용 트랜지스터(Tcg)의 온/오프제어가 충전 제어선(SLcg)에 의해 영향을 받는다.
충전용 트랜지스터(Tcg)가 비트선(BL) 이용 없이 공통 노드전극(NE1)을 전압(Vcc)에 충전시킬 수 있다.
신호분배용 트랜지스터(Tst)의 소스 및 드레인의 하나가 공통 노드전극(ME1)에 접속되고, 다른 하나는 인접 메모리부의 공통 노드전극(NE2)에 접속된다. 단일분배용 트랜지스터(Tst)의 게이트가 신호분배 제어선(SLst)에 접속되고, 그 결과 신호분배용 트랜지스터(Tst)의 온/오프 제어가 신호분배 제어선(SLst)에 의해 영향을 받는다.
신호분배용 트랜지스터(Tst)는 인접한 메모리부의 공통 노드전극(NE1) 및 공통 노드전극(NE2)을 단락시킬 수 있다.
도 10은 상기 트랜지스터의 배열의 예의 단면도이다.
플레이트선(PL1)은 비트선(BL)(도면의 깊이 방향)에 수직인 방향으로 배열된다. 강유전체 캐패시터(C1~Cn)가 확산층에서 접촉부분에 접속된 공통 노드전극(NE1) 및 플레이트선(PL) 사이에 삽입된 강유전체 필름과 함께 형성된다.
도 10에서 나타난 바와 같이, 판독 워드선(WLr), 기입 워드선(WLw), 충전제어선(SLcg), 재설정 제어선(SLrst), 신호분배 제어선(SLst)이 도면의 깊이방향으로 배열된다.
판독용 워드선(WLr)에 접속된 게이트의 판독 억세스 트랜지스터(Tr), 기입 억세스 트랜지스터(Tw), 충전용 트랜지스터(Tcg), 재설정 트랜지스터(Trst), 신호분배 트랜지스터(Tst), 기입 워드선(WLw), 충전 제어선(SLcg), 재설정 제어선(SLrst), 신호분배 제어선(SLst)이 각각 도 10과 같은 방식으로 형성된다.
접지배선(ground wiring)(GND) 및 전원배선(VCC)이 확산층에 의해 형성되고 트랜지스터 제어선(SLcg, SLrst, SLst)과 워드선(WLw, WLr)과 같은 방향으로 배열된다.
이러한 트랜지스터(Tcg, Trst, Tst) 및 제어선 배선(SLcg, SLRST, SLst)이 캐패시터(C) 아래의 층에서 배열되고, 트랜지스터(Tcg, Trst, Tst) 및 제어선 배선(SLcg, SLrst, SLst)이 셀 영역의 증가없이 부가된다.
도 11은 도 9와 같이 형성된 메모리부로부터 판독동작을 위한 제어회로의 예를 나타낸다.
도 11의 메모리부(MU)는 도 9의 구성을 가진다. 덧붙여 말하자면, 도 11에서, 오직 판독 워드선(WLr)이 워드선 방향으로 배선과 같이 나타나고, 다른 선은 생략된다.
비트선(BL)이 클램프 트랜지스터(TCL)에 설치된다.
클램프 트랜지스터(TCL)의 소스와 드레인이 각각 회로(10)를 비교 및 판정하는 것의 입력노드(ND) 및 비트선(BL)에 접속된다.
클램프 트랜지스터(TCL)의 게이트에 접속된 제어선(G3)을 Vcc/2로 설정함으로써, 예를 들면, 클램프 트랜지스터(TCL)가 기생용량이 큰 비트선(BL)의 전위를 (Vcc/2-Vth)로 클램프(clamp)하고, 따라서 이 진폭이 작게 변경되도록 한다.
또, P-채널 MOSFET에 의해 형성된 트랜지스터(SW2), 트랜지스터(TCG), N-채널 MOSFET에 의해 형성된 트랜지스터(SW1)가 비트선과 입력노드(ND)의 충전용 회로로써 설치된다.
트랜지스터(SW2)의 게이트가 제어선(G2)에 접속된다. 트랜지스터(SW2)의 소스 및 드레인의 하나가 고정전압(Vcc)의 노드에 접속되고, 그리고 다른 하나는 트랜지스터(TCG)에 접속된다. 즉, 트랜지스터(SW2)가 충전 스위치의 역할을 한다.
트랜지스터(SW1)의 게이트가 제어선(G1)에 접속된다. 트랜지스터(SW2)의 소스 및 드레인의 하나가 접지되고, 다른 하나는 입력노드(ND) 및 트랜지스터(TCG)에 접속된다. 즉, 트랜지스터(SW1)가 접지 스위치로써 역할을 한다.
트랜지스터(TCG)의 소스 및 드레인의 하나와 게이트가 입력노드(ND)에 접속된다.
평형상태의 트랜지스터(TCG)가 메모리부에 흐르는 전류와 동일전류를 비트선(BL)으로 공급하고, 메모리부 전류에 대응하는 다른 전위가 비교 및 판정회로(10)의 입력노드(ND)에 생긴다.
비교 및 판정회로(10)는 제 2판독에서 발생하는 참조 입력전위와 함께 제 1판독에서 생기는 입력전위를 비교함으로써 데이터판정을 수행한다.
도 9의 메모리부를 이용하는 구체적인 메모리판독동작과 도 11의 제어회로를 도 12의 타이밍 차트를 참조하여 설명한다. 도 9에서 캐패시터(C1)의 판독을 예로 든다.
판독사이클을 포함하는 타이밍이 도 12의 s1~s9에 의해 나타난다. 도 12가 각 타이밍에서 판독 위드선(WLr), 플레이트선(PL1), 플레이트선(PL2~PLn), 공통 노드전극(NE1, NE2), 재설정 제어선(SLrst), 충전 제어선(SLcg), 신호분배 제어선(SLst), 입력노드(ND), 제어선(G2, G1)의 다음 설명에 대응하는 전압상태를 나타낸다.
[타이밍 s1]
초기 상태에서, 메모리부(MU) 내의 공통 노드전극(NE1) 및 플레이트선(PL1~PLn)이 0V에서 모두 접지된다. 비트선 및 판정회로로 입력하기 위한 입력노드(ND)가 또한 접지된다.
타이밍 s1에서, 재설정 제어선(SLrst)이 오프되어 공통 노드전극(NE1)을 플로팅상태로 설정하고, 트랜지스터(SW1)가 오프되고 트랜지스터(SW2)가 제어선(G1, G2)에 의해 온으로 되어서 비트선(BL)과 입력노드(ND)를 충전시키기 시작한다.
[타이밍 s2]
펄스가 플레이트선(PL1)에 부가되어 강유전체 캐패시터(C1)의 신호를 판독한다. 플레이트선(PL1)에 인가된 펄스가 타이밍 s3전에 하이에서 로우로 복귀될 때, "0" 또는 "1"의 잔존신호가 캐패시터(C1)에서 저장된 데이터에 따르는 공통 노드전극(NE1)에서 발생한다.
[타이밍 s3]
판독 워드선(WLr)이 온 된다. 그 때문에 공통 노드전극(NE1)의 레벨에 의존하는 전류가 메모리부(MU)로 흐르고, 입력노드(ND)의 전위가 레벨에 따라 변경되고, 제 1판독에 대응하는 신호가 발생된다. 비교 및 판정회로(10)가 신호를 저장한다.
[타이밍 s4]
다음, 선택된 부의 선택용 플레이트선(PL1)이 0V로 설정되는 상태에서, 다른 플레이트선(PL2~PLn)이 플로팅상태로 설정되고, 충전 제어선(SLcg)이 온으로 되어 메모리부 내의 공통 노드전극(NE1)을 비트선(BL)을 이용하지 않는 전압(Vcc)으로 충전한다. 그 때문에 하이레벨측의 신호와 같이 "1"이 캐패시터(C1)에 기입된다.
[타이밍 s5]
선택된 부의 재설정 제어선(SLrst)이 온으로 되어 공통 노드전극(NE1)을 다시 0V로 다시 균등하게 한다. 그에 따라 재설정 제어선(SLrst)이 오프되어 공통 노드전극(NE1)이 플로팅상태로 가게 된다. 플레이트선(PL1~PLn)이 모두 접지된다.
[타이밍 s6]
펄스가 플레이트선(PL1)에 인가되어 다시 캐패시터(C1)로부터 신호를 판독한다. 펄스가 하이에서 로우로 복귀될 때, 타이밍 s4에서 캐패시터(C1)에 기입된"1"의 잔존신호가 공통 노드전극(NE1)에서 발생한다.
[타이밍 s7]
신호분배 제어선(SLst)이 온으로 되어 선택된 부의 공통 노드전극(NE1)과 선택되지 않은 인접부의 공통 노드전극(NE2)을 단락시킨다. 그 때문에 신호충전이 인접전극에 분배되고, 전위가 대략 전위의 1/2로 변환되고, 그에 따라 최적 기준전위가 발생된다. 신호분배 제어선(SLst)은 오프상태로 있다.
[타이밍 s8]
판독 워드선(WLr)이 온으로 된다. 그것에 의하여 공통 노드전극(NE1)의 레벨에 의존하는 전류가 메모리부(MU)로 흐르고, 입력노드(ND)의 전위가 레벨에 따라 변경되고, 그 결과 기준전위에 대응하는 참조신호가 발생된다. 비교 및 판정회로(10)가 참조신호와 함께 상기 타이밍 s3에서 저장된 신호를 비교함으로써 데이터를 판정한다.
[타이밍 s9]
제어선(G2)이 오프되어 비트선(BL) 충전용 회로를 정지하고, 제어선(G1)이 온으로 되어 비트선(BL)을 접지상태로 복귀된다. 또, 선택된 부의 재설정 제어선(SLrst)과 도에 나타나지 않은 인접부의 재설정선이 온으로 되어 공통 노드전극(NE1, NE2)은 접지상태로 복귀된다.
상술한 판독동작에서, 참조용 "1"이 비트선(BL)을 충전 방전하지 않고 메모리셀에 기입되고, 그 결과 고속에서 저소비전력의 판독이 가능하다.
덧붙여 말하자면, 비교 및 판정회로(10)가 도 3에 기초한 시스템을 적용함으로써 형성될 수 있고, 제 1판독에 대응하는 신호와 참조신호가 스위치에 의해 선택되어 센스앰프(3)의 입력쌍으로 흐른다. 그러나, 다양한 다른 판정회로일 수 있다.
예를 들면, ISSCC 2003 다이제스트지, 16.1(p278)는 입출력 사이의 숏 스위치와 인버터에 의해 형성된 캐패시터를 가지는 비교 및 판정회로를 설명한다. 상기 비교 및 판정회로가 사용될 수 있다.
유용한 기입동작이 도 9와 같이 크로스 포인트형 메모리에서 또한 실현될 수 있으며, 충전용 트랜지스터(Tcg)를 이용한다.
도 13은 기입동작의 타이밍 차트이다.
기입사이클을 포함하는 타이밍이 도 13의 W11~W19에 의해 나타난다. 도 13은 각 타이밍에서 기입 워드선(WLw), 충전제어선(SLcg), 선택된 플레이트선(PL1), 선택되지 않은 플레이트선(PL2~PLn), 비트선(BL), 공통 노드전극(NE1)의 전압상태를 나타낸다. 상기 예에서, 기입이 캐패시터(C1)로 수행되고, 그러므로 선택된 플레이트선이 PL1임에 주의한다.
상기 예에서, 억세스용 메모리셀의 동작이 1V 및 2.1V의 두 전력에서 수행된다. 비트선(BL) 및 기입워드선(WLw)이 1V에서 동작되고, 플레이트선(PL1~PLn) 및 충전제어선(SLcg)이 2.1V 및 3.0V에서 동작되고, 이것은 2.1V부터 올라간다. 2.1V가 충전용 트랜지스터(Tcg)를 통하여 메모리셀에 공급된 충전용 전력(Vcc)에 이용된다.
덧붙여 말하자면, 판독 워드선(WLr) 및 재설정 제어선(SLrst)이 기입하는 동안 모든시간에 오프되어, 1V에서 동작될 수 있고, 이것은 타이밍 차트에 나타내지 않는다.
동작의 절차가 아래와 같다.
[타이밍 W11]
충전 제어선(SLcg)이 하이레벨(3V)에서 구동되고, 그 결과 충전용 트랜지스터(Tcg)가 강유전체 캐패시터 그룹(셀 스트링(SS))과 함께 접속된 공통 노드전극(NE1)을 2.1V로 충전시키도록 동작된다.
이 때, 선택된 플레이트선(PL1)은 접지되고, 따라서 2.1V가 선택된 캐패시터(C1)에 인가되고, 그에 따라 "1"이 선택된 캐패시터(C1)에 기입된다.
선택되지 않은 플레이트선(PL2~PLn)이 플로팅상태에 있고, 공통 노드전극(NE1)과의 연결(coupling)에 기인하여 약 2.1V로 상승하여, 전압이 선택되지 않은 캐패시터(C2~Cn)에 인가되지 않는다.
이 때, 기입되는 요구데이터에 대응하는 신호가 비트선(BL)에 인가된다. 특히, "0"이 기입되도록 요구될 때 비트선(BL) 0V로 설정되고, 반면에 "1"이 기입되도록 요구될 때 비트선(BL) 1V로 설정된다.
[타이밍 W12]
모든 플레이트선(PL1~PLn)이 1.4V가 된다, 즉, (2/3)Vcc이다. 따라서, 0.7V가 선택되지 않은 캐패시터(C2~Cn)에 인가되나, 낮은 값이 실제로 상태변화에 영향을 미치지 않는다.
[타이밍 W13]
충전 제어선(SLcg)이 충전용 트랜지스터(Tcg)를 오프하도록 로우(low)로 복귀되어, 그 때문에 공통 노드전극(NE1)이 Vcc에서 절단되고 플로팅상태가 된다.
[타이밍 W14]
모든 플레이트선(PL1~PLn)이 0.7로 구동된다, 즉, (1/3)Vcc이다. 따라서, 공통 노드전극(NE1)이 플레이트선과의 연결에 의해 구동되고 공통 노드전극(NE1)의 전위가 2.1V에서 약 1.4V로 감소된다.
[타이밍 W15]
다음, 기입 워드선(WLw)이 하이레벨(1V)로 구동된다. 이 때, 비트선(BL)이 0V에 있을 때(즉, 기입된 데이터가 "0"이다.), 기입 억세스 트랜지스터(Tw)가 공통 노드전극(NE1)이 0V로 구동되도록 온 된다. 그 때문에 -0.7V가 캐패시터 그룹(C1~Cn)에 인가되나, 낮은 값이 대략 상태변화에 영향을 미치지 않는다.
한 편, 비트선(BL)이 1V에 있을 때(즉, 기입된 데이터가 "1"이다.), 기입 억세스 트랜지스터(Tw)가 오프로 남고, 따라서 플로팅상태에서 공통 노드전극(NE1)이 1.4V이다. 이 때, 0.7V가 캐패시터 그룹(C1~Cn)에 인가되나, 낮은 값이 대략 상태변화에 영향을 미치지 않는다.
[타이밍 W16]
상기 타이밍에서, 오직 선택된 플레이트선(PL1)이 2.1V로 구동된다. 그 때문에, 비트선(BL)이 0V일 때, 즉, "0"이 기입되도록 설정될 때, -2.1V가 선택된 캐패시터(C1)에 인가되어, 그에 따라 "0"이 선택된 캐패시터(C1)에 기입된다.
한 편, 비트선(BL)이 1V일 때, -0.7V가 선택된 캐패시터(C1)에 인가되나, 낮은 값이 대략 상태변화에 영향을 미치지 않는다. 따라서, 타이밍(W11)에서 기입된 "1"이 이와 같이 저장된다.
[타이밍 W17]
선택된 플레이트선(PL1)이 0.7V로 복귀되고, 그 때문에 "0"의 기입이 종료된다.
[타이밍 W18]
플레이트선(PL1~PLn) 및 비트선(BL)이 모두 0V가 된다. 그 때문에 모든 캐패시터에 인가된 전압이 0V로 복귀된다.
[타이밍 W19]
기입 워드선(WLw)이 오프되고, 그것에 따라 기입처리가 완성된다.
기입이 상기 절차에 의해 수행될 때, 요구데이터가 오직 선택된 캐패시터에 기입될 수 있다. 선택되지 않은 캐패시터에 인가된 전압이 대략 ±0.7V 범위에서 남는데, 즉, (1/3)Vcc이고, 선택되지 않은 캐패시터가 반전에 영향을 미치지 않고, 따라서 선택되지 않은 캐패시터의 기억상태가 유지된다.
또, 오직 1V의 진폭이 비트선(BL)에 요구되고, 따라서 전력소비를 크게 줄인다. 또, "1"의 기입과 비트선(BL)의 구동이 서로 병렬로 수행될 수 있고, 이것은 억세스 시간을 줄이기에 효과적이다.
<제 4실시예>
제 4실시예는 앞의 제 3실시예보다 간단하고 작은 회로 스케일로 제 1 및 제 2전류판독함으로써 전류신호를 판정한다. 도 14는 제 4실시예의 판정회로의 예를 나타낸다.
이 회로가 도 11에서 충전용 트랜지스터(TCG) 및 회로의 입력 노드(ND) 사이에 스위치 트랜지스터(SW4)를 삽입함으로써 형성된다. 상기 경우에 비교 및 판정회로(11)에 나타난 회로가 실제 문제로서 특별한 비교 및 판정기능을 가지는 것을 필요로 하지 않으며, 회로가 단순하게 래치(latch)이거나 또는 데이터버스를 직접 접속함으로써 형성될 것이다.
상기 경우의 동작이 제 1비트선 충전 및 판독 후에 스위치 트랜지스터(SW4)가 오프되고, 트랜지스터(TCG)의 게이트전위가 유지되는 상태에서 제 2비트선 충전 및 판독이 수행된다는 것에서 앞의 제 3실시예의 동작예와 다르다.
도 15a 및 도 15b는 동작의 개념도이다.
제 1비트선 충전 및 판독이 도 15a에 나타난 바와 같이 스위치 트랜지스터(SW4)의 도통상태에서 수행된다. 입력노드(ND)의 전위가 메모리부(MU)에서 전류판독에 대응하여 판정되고, 스위치 트랜지스터(SW4)가 충전 트랜지스터(TCG)의 게이트 전위를 유지하도록 오프된다. 이 때, 메모리부(MU)의 전류와 충전용 트랜지스터(TCG)의 공급전류가 서로 평형(equilibrium)이고, 둘 다 i1이다.
도 15b에 나타난 바와 같이, 제 2비트선 충전 및 판독이 수행되는 반면 스위치 트랜지스터(SW4)가 오프상태로 된다. 이 때, 제 1신호전위가 충전용 트랜지스터(TCG) 게이트에서 기억되기 때문에, 제 1비트선 충전 및 판독에서와 같이 동일 충전전류(i1)가 트랜지스터(TCG)를 통해 흐른다. 한편, 제 2판독전류(i2)가 메모리부(MU)에 저장된 데이터에 대응하는 메모리부(MU)로 흐른다.
입력노드(ND)가 제 2판독에서 충전회로(i1) 및 단위회로(i2) 사이의 차이 즉, 제 1단위전류 및 제 2단위전류 사이의 차(i1-i2)에 대응하는 전하를 축적한다. i2가 참조전류일 때, 예를 들면, 입력노드(ND)의 전위가 i1이 하이레벨 일 때 Vcc에 가깝게 올라가고, 반면에 입력노드(ND)의 전위는 i1이 저레벨일 때 0V에 가깝게 내려간다. 따라서, 자동증폭 및 판정이 수행된다.
상기 회로가 물론 본 발명에 따르는 자기-참조 판정시스템으로 적합한 반면에, 회로 또한 지기필름의 자화방향에 의해 데이터를 저장하는 MRAM, 칼코제나이드 필름(chalcogenide)의 결정상태에 의해 데이터를 저장하는 OUM 등과 같이 다른 메모리의 자기-참조 판정에 적합하다. 또, 회로의 응용은 자기-참조에 제한되지 않는다. 제 1억세스 및 제 2억세스의 전류가 동일 비트선의 판정을 위해 서로 비교되는 어떠한 반도체 메모리응용에서 회로가 편리하다. 예를 들면, 더미셀이 동일 비트선에 설치되는 경우에 회로가 효과적이고, 선택된 셀을 억세스함으로써 획득된 제 1결과 및 더미셀을 억세스함으로써 획득된 제 2결과가 서로 비교된다.
본 발명의 제 1실시예 내지 제 4실시예가 상기와 같이 설명되는 반면에, 본 발명은 실시예의 구성과 동작에 제한되지 않는다. 예를 들면, 제 3실시예는 증폭형 크로스 포인트메모리의 구성에 의거한 예이고, 본 발명이 비증폭형 크로스 포인트메모리에 응용될 필요는 없다.
상기 서술로부터 이해할 수 있는 것같이, 본 발명은 다음의 효과를 가진다.
본 발명에 따르는 반도체 메모리장치 또는 데이터 판독장치는 강유전체 메모리에서 더 문제가 되는 고레벨측의 변동을 삭제시킬수 있고, 그래서 효과적으로 에러율을 감소시킨다.
또한, 펄스 인가후 잔존신호의 사용과 결합하여, 본 발명에 따르는 반도체 메모리장치 또는 데이터 판독방법은 동시에 낮은 측에서 변동을 취소할 수 있으므로, 오프셋신호를 발생할 필요없이 각각의 메모리셀에 대해서 최적의 참조신호를 제공한다. 그러므로, 각 캐패시터의 특성이 변화하여도 정확한 판독이 행해질수 있다.
더욱이, 참조신호는 정전용량의 부하에 분배함으로써 최소회로규모로 적절하게 발생될 수 있다.
또한, 메모리셀과 정전압 노드사이에 배치된 스위치 수단을 통하게 하여, 고레벨측에서 신호에 대응하는 참조신호발생용 데이터를 메모리셀에 기입하고, 고레벨신호에 대응하는 데이터를 원하는 셀에 비트선의 충방전 필요없이 기입하는 것이 가능하다. 그러므로, 참조신호를 발생하는 동작이 고속 및 저소비전력으로 행해질 수 있다.
또한, 증폭형 크로스 포인트 메모리구성에서, 부내의 내부신호는 인접하는 부의 공통노드전극을 단락하여 즉시 신속하게 참조신호로 변환될 수 있다.
또한, 비트선과 정전압 노드 사이에 배열된 전류공급형 트랜지스터와 상기 전류공급형 트랜지스터의 게이트와 비트선사이에 배치된 스위치수단이 설치된다. 메모리셀에서의 제 1판독은 상기 전류공급형 트랜지스터의 게이트와 상기 비트선이단락된 상태에서 실행되고, 그 후 메모리셀에서의 제 2판독은 상기 전류공급형 트랜지스터의 게이트와 상기 비트선이 서로 절단된 상태에서 실행되고, 메모리셀에 저장되어 있은 기억데이터는 비트선의 전위에 따라서 판정되고, 전위상태는 제 2판독에 의해 주어진다. 그러므로 자기감지가 소회로 규모로 바람직하게 행해질수 있다.
또한, 본 발명에 따르는 반도체 메모리장치 또는 데이터 기입방법은 비트선을 사용하지 않고 고부하로 메모리셀에 "1"을 기입할 수 있다. 또한, 원하는 셀의 "0"으로의 반전은 비트선에 고전압을 인가하는 것을 요구하지 않는다. 그러므로, 고전압으로 비트선을 충방전할 필요는 데이터 기입과정을 통해 삭제되고, 비트선은 예를 들면 논리회로와 동일한 전압으로 구동될 수 있다. 그러므로, 전력소비를 크게 감소할 수 있고 비트선의 충방전에 필요한 시간을 줄일수 있다.
모든 선택된 셀에 "1"을 기입하는 동작은 기입되는 데이터에 따라서 원하는 전압을 비트선에 설정하는 동작과 동시에 고속으로 행할 수 있다. 그러므로 "1"기입동작의 부가에 의한 오버헤드는 생기지 않고 전체 기입시간은 감소될 수 있다.

Claims (20)

  1. 강유전체 캐패시터의 분극상태에 의해 데이터를 저장하는 메모리셀을 가지는 반도체 메모리장치에서 데이터판독방법은,
    제 1판독펄스를 상기 메모리셀에 인가하여 기억데이터에 대응하는 제 1신호를 발생시키는 제 1판독스텝,
    상기 메모리셀에 하이레벨측의 신호에 대응하는 참조신호 발생용 데이터를 기입하는 기입스텝,
    제 2판독펄스를 상기 메모리셀에 인가하여 상기 참조신호 발생용 데이터에 대응하는 제 2신호를 발생시키는 제 2판독스텝,
    상기 제 2신호에 의거하여 참조신호를 발생시키는 참조신호 발생스텝,
    상기 제 1신호와 상기 참조신호를 비교하여, 상기 메모리셀에 저장된 상기 기억데이터를 판정하는 판정스텝을 포함하는 데이터판독방법.
  2. 제 1항에 있어서,
    상기 제 1, 제 2판독스텝에서, 인가된 상기 판독펄스가 하이레벨에서 저레벨로 복귀된 후, 잔존신호를 이용하여 상기 제 1, 제 2신호가 발생되는 데이터판독방법.
  3. 제 1항에 있어서,
    상기 반도체 메모리장치는 상기 메모리셀과 정전압 노드 사이에 배치된 스위치수단을 더 포함하고,
    상기 기입스텝에서, 상기 스위치수단을 도통시키므로 상기 메모리셀에 하이레벨의 신호에 대응하는 참조신호발생용 데이터를 기입하는 데이터판독방법.
  4. 제 1항에 있어서,
    상기 참조신호발생스텝에서, 상기 참조신호는 상기 제 2신호를 대략 1/2로 변환함으로써 상기 제 2신호에 따라서 발생되는 데이터판독방법.
  5. 제 1항에 있어서,
    상기 제 1, 제 2신호는 부하용량에서 발생하는 전위변동에 대응하여 발생되고, 상기 참조신호발생스텝에서, 상기 제 2신호를 대략 동일 용량을 가지는 부하에 분배함으로써 상기 참조신호가 발생되는 데이터판독방법.
  6. 제 1항에 있어서,
    상기 반도체 메모리장치는 복수의 상기 메모리셀의 각 단이 공통노드전극에 접속되는 셀 스트링 구성을 가지고,
    상기 제 1, 제 2신호는 상기 공통노드전극에 생긴 전위변동에 따라서 발생되고,
    상기 참조신호 발생스텝에서, 상기 참조신호는 상기 공통 노드전극과 셀 스트링에 인접하는 공통 노드전극을 단락시키고 상기 공통 노드전극에서 발생하는 상기 제 2신호를 대략 1/2로 변환함으로써 발생되는 데이터판독방법.
  7. 판독하기 위해 선택된 때에 비트선을 통하여 기억데이터에 따라서 전류를 통과시키기 위한 복수의 메모리셀, 상기 비트선과 정전압 노드의 사이에 배열된 전류공급용 트랜지스터, 상기 전류공급용 트랜지스터의 게이트와 상기 비트선의 사이에 배열된 스위치수단을 포함하는 반도체 메모리장치에서의 데이터판독방법에 있어서,
    상기 전류공급용 트랜지스터의 게이트와 비트선을 단락시키고, 상기 메모리셀에서 제 1판독을 수행하는 제 1판독스텝,
    비트선에서 상기 전류공급용 트랜지스터의 게이트와 비트선을 절단하여, 상기 메모리셀에서 제 2판독을 수행하는 제 2판독스텝,
    상기 제 2판독스텝에 있어서 생기는 비트선의 전위상태에 따라서 상기 메모리셀에 저장되어 있는 상기 기억데이터를 판정하는 판정스텝을 포함하는 데이터판독방법.
  8. 제 1스위치용 소자를 통하여 비트선에 접속되고 강유전체 캐패시터의 분극상태에 의하여 데이터를 저장하는 메모리셀과, 상기 메모리셀과 정전압 노드 사이에 배열된 제 2스위치용 소자를 포함하는 반도체 메모리장치에서의 데이터판독방법에 있어서,
    상기 제 2스위치용 소자를 도통시키므로 상기 비트선을 이용하지 않고 하이레벨 데이터를 상기 메모리셀에 기입하는 제 1기입스텝,
    하이레벨 또는 저레벨 신호를 상기 비트선에 인가하고 상기 제 1스위치용 소자를 도통시키는 제 2기입스텝을 포함하는 데이터기입방법.
  9. 각 메모리셀의 일단이 제 1스위치용 소자를 통하여 비트선에 접속된 공통 노드전극에 접속되는 셀 스트링 구성을 가지고, 메모리셀 강유전체 캐패시터의 분극상태에 의한 데이터를 저장하는 복수의 메모리셀, 상기 공통 노드전극과 정전압 노드 사이에 배열된 제 2스위치용 소자를 포함하는 반도체 메모리장치에서의 데이터기입방법에 있어서,
    상기 제 2스위치용 소자를 도통시키므로 상기 비트선을 이용하지 않고 하이레벨 데이터를 상기 셀 스트링 구성에서 선택된 메모리셀에 기입하는 제 1기입스텝,
    하이레벨 또는 저레벨신호를 상기 비트선에 인가하고 상기 제 1스위치용 소자를 도통시키는 제 2기입스텝을 포함하는 데이터기입방법.
  10. 강유전체 캐패시터의 분극상태에 의한 데이터를 저장하는 메모리셀과,
    기억데이터에 따라서 신호를 발생시키도록 판독펄스를 상기 메모리셀에 선택적으로 인가하고, 상기 메모리셀에 대하여 하나의 판독동작에서, 제 1판독펄스 및 제 2판독펄스를 인가하는 판독수단,
    상기 판독수단이 제 1판독펄스를 선택된 메모리셀에 인가하고 선택된 메모리셀의 기억데이터에 대응하는 제 1신호가 발생된 후, 상기 판독수단이 제 2판독펄스를 인가하기 전에 선택된 메모리셀에 하이레벨측의 신호에 대응하는 참조신호발생용 데이터를 기입하는 기입수단,
    상기 제 2판독펄스를 인가함으로써 발생된 제 2신호에 의거한 참조신호를 발생하고 상기 선택된 메모리셀에 저장된 상기 참조신호발생용 데이터에 대응하는 참조신호 발생수단,
    상기 제 1신호와 상기 참조신호를 비교하여, 상기 메모리셀에 저장되는 상기 기억데이터를 판정하는 판정수단을 포함하는 반도체 메모리장치.
  11. 제 10항에 있어서,
    상기 판독수단은 상기 인가된 판독펄스가 하이레벨에서 저레벨로 복귀된 후 잔존신호를 이용하여 상기 제 1신호 및 제 2신호를 발생시키는 반도체 메모리장치.
  12. 제 10항에 있어서,
    상기 메모리셀과 정전압 노드 사이에 배열된 스위치수단을 더 포함하며,
    상기 스위치수단을 동작함으로써 상기 기입수단은 하이레벨측의 신호에 따라서 참조신호발생용 데이터를 상기 메모리셀로 기입하는 반도체 메모리장치.
  13. 제 10항에 있어서,
    상기 참조신호발생수단은 상기 제 2신호를 대략 1/2 변환함으로써 상기 제 2신호에 따라서 상기 참조신호를 발생시키는 반도체 메모리장치.
  14. 제 10항에 있어서,
    상기 제 1 및 제 2신호가 부하 정전용량에서 생기는 전위변화에 따라서 발생되고, 상기 참조신호발생수단은 상기 제 2신호를 대략 동일정전용량을 가지는 부하로 분배함으로써 상기 참조신호를 발생시키는 반도체 메모리장치.
  15. 제 10항에 있어서,
    복수의 상기 메모리셀은 각 복수의 상기 메모리셀의 일단이 공통 노드전극에 접속되는 셀 스트링 구성을 가지고,
    상기 제 1신호 및 상기 제 2신호가 상기 공통 노드전극과 인접한 셀 스트링의 공통 노드전극을 단락시키고 상기 공통 노드전극에서 생기는 상기 제 2신호를 대략 1/2로 변환함으로써 상기 참조신호를 발생시키는 반도체 메모리장치.
  16. 비트선에 접속된 복수의 메모리셀,
    선택된 메모리셀을 판독하고 상기 비트선을 통하여 상기 선택된 메모리셀에 저장된 데이터에 따르는 전류를 통하는 판독수단,
    상기 비트선과 정전압 노드 사이에 배열된 전류공급용 트랜지스터,
    상기 전류공급용 트랜지스터의 게이트와 상기 비트선 사이에 배열된 스위치수단,
    상기 판독수단이 상기 전류공급용 트랜지스터의 게이터와 비트선이 단락되는 상태에서 선택된 메모리셀의 제 1판독을 수행하고, 상기 판독수단이 상기 전류공급용 트랜지스터의 게이터와 비트선이 서로 절단되는 상태에서 선택된 메모리셀의 제 2판독을 수행하는 판정수단을 포함하는 반도체 메모리장치로서,
    비트선의 전위상태에 따라서 상기 선택된 메모리셀에 저장된 기억데이터를 판정하고, 전위상태는 상기 제 2판독에 의해 생성되는 반도체 메모리장치.
  17. 비트선에 접속되고 강유전체 분극상태에 의해 데이터를 저장하는 메모리셀,
    상기 메모리셀과 정전압 노드 사이에 배열되며, 상기 비트선 사용없이 상기 하이레벨 신호에 따라서 상기 메모리셀에 데이터를 기입하는 기입수단을 포함하는 반도체 메모리장치.
  18. 비트선에 접속되고, 강유전체 캐패시터의 분극상태에 의해 데이터를 기억하고, 각 메모리셀의 일단이 공통노드전극에 접속되는 셀 스트링 구성을 가지는 복수의 메모리셀,
    상기 공통 노드전극과 정전압 노드 사이에 배열되며, 상기 비트선 사용없이 상기 하이레벨 신호에 따라서 상기 메모리셀에 데이터를 기입하는 기입수단을 포함하는 반도체 메모리장치.
  19. 제 1스위치용 소자를 통하여 비트선에 접속되고, 제 2스위치용 소자를 통하여 정전압노드에 접속되며, 강유전체 캐패시터의 분극상태에 의해 데이터를 저장하는 메모리셀,
    하이레벨 데이터를 상기 제 2스위치용 소자를 도통시키므로 상기 비트선을 사용하지 않고 상기 메모리셀에 기입하는 제 1기입수단,
    저레벨 신호를 상기 비트선에 인가하고 상기 제 1스위치용 소자를 도통시키므로 저레벨데이터를 상기 메모리셀에 기입하는 제 2기입수단을 포함하는 반도체 메모리장치.
  20. 강유전체 캐패시터의 분극상태에 의해 데이터를 저장하는 복수의 각 메모리셀의 일단이 제 1스위치용 소자를 통해 비트선에 접속되고 제 2스위치용 소자를 통해 정전압 노드에 접속되는 셀 스트링 구성을 가지는 메모리부,
    하이레벨 데이터를 상기 제 2스위치용 소자를 도통시키므로 상기 비트선을 사용하지 않는 상기 셀 스트링 구성에서 선택되는 메모리셀에 기입하는 제 1기입수단,
    저레벨 신호를 상기 비트선에 인가시키고 상기 제 1스위치용 소자를 도통시키므로 상기 선택된 메모리셀에 기입하는 제 2기입수단을 포함하는 반도체 메모리장치.
KR1020040019435A 2003-03-27 2004-03-22 데이터 판독방법, 데이터 기입방법 및 반도체 메모리장치 KR100991249B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00087687 2003-03-27
JP2003087687 2003-03-27
JPJP-P-2003-00280608 2003-07-28
JP2003280608A JP3988696B2 (ja) 2003-03-27 2003-07-28 データ読出方法及び半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20040084696A true KR20040084696A (ko) 2004-10-06
KR100991249B1 KR100991249B1 (ko) 2010-11-01

Family

ID=33478384

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040019435A KR100991249B1 (ko) 2003-03-27 2004-03-22 데이터 판독방법, 데이터 기입방법 및 반도체 메모리장치

Country Status (4)

Country Link
US (2) US7142444B2 (ko)
JP (1) JP3988696B2 (ko)
KR (1) KR100991249B1 (ko)
TW (1) TWI245408B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1790543B (zh) * 2004-12-17 2010-05-05 电子科技大学 一种磁性随机存储器参考信号的产生方法
US7206221B2 (en) * 2005-09-09 2007-04-17 Northern Lights Semiconductor Corp. Upside-down magnetoresistive random access memory
JP4887853B2 (ja) * 2006-03-17 2012-02-29 富士通セミコンダクター株式会社 半導体記憶装置
JP5312782B2 (ja) 2007-12-20 2013-10-09 株式会社船井電機新応用技術研究所 ナノギャップスイッチング素子の駆動方法及びナノギャップスイッチング素子を備える記憶装置
KR101103216B1 (ko) * 2009-05-19 2012-01-05 대구텍 유한회사 원형 형상을 갖는 양면형 절삭 삽입체 및 이를 사용하는 절삭 공구
JP5586666B2 (ja) 2012-08-01 2014-09-10 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその読み出し方法
JP6219060B2 (ja) * 2013-04-12 2017-10-25 ラピスセミコンダクタ株式会社 不揮発性半導体記憶装置、及び不揮発性記憶装置データ読出し方法
JP2015061043A (ja) * 2013-09-20 2015-03-30 株式会社東芝 抵抗変化メモリ
JP6860411B2 (ja) * 2017-04-27 2021-04-14 ラピスセミコンダクタ株式会社 不揮発性半導体記憶装置
US10403336B2 (en) 2017-12-28 2019-09-03 Micron Technology, Inc. Techniques for precharging a memory cell
US11342039B2 (en) * 2020-10-27 2022-05-24 Micron Technology, Inc. Word line characteristics monitors for memory devices and associated methods and systems

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873664A (en) 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
US5086412A (en) * 1990-11-21 1992-02-04 National Semiconductor Corporation Sense amplifier and method for ferroelectric memory
US5373463A (en) * 1993-07-06 1994-12-13 Motorola Inc. Ferroelectric nonvolatile random access memory having drive line segments
US5753946A (en) * 1995-02-22 1998-05-19 Sony Corporation Ferroelectric memory
JP3327071B2 (ja) 1995-10-16 2002-09-24 ソニー株式会社 強誘電体記憶装置
JP3196829B2 (ja) * 1997-12-26 2001-08-06 日本電気株式会社 強誘電体メモリ装置
JP3319437B2 (ja) * 1999-06-04 2002-09-03 ソニー株式会社 強誘電体メモリおよびそのアクセス方法
JP2001043694A (ja) * 1999-07-30 2001-02-16 Oki Electric Ind Co Ltd 半導体記憶素子
DE19950581A1 (de) * 1999-10-20 2001-04-26 Infineon Technologies Ag Anordnung zur Selbstreferenzierung von ferroelektrischen Speicherzellen
JP4670177B2 (ja) 2000-05-26 2011-04-13 ソニー株式会社 強誘電体型不揮発性半導体メモリ及びその駆動方法
US6566698B2 (en) * 2000-05-26 2003-05-20 Sony Corporation Ferroelectric-type nonvolatile semiconductor memory and operation method thereof
US6449184B2 (en) * 2000-06-19 2002-09-10 Matsushita Electric Industrial Co., Ltd. Method for driving semiconductor memory
US6459609B1 (en) * 2001-12-13 2002-10-01 Ramtron International Corporation Self referencing 1T/1C ferroelectric random access memory
US6510073B1 (en) * 2002-01-31 2003-01-21 Sharp Laboratories Of America, Inc. Two transistor ferroelectric non-volatile memory
KR100449953B1 (ko) * 2002-05-16 2004-09-30 주식회사 하이닉스반도체 강유전체 메모리 장치의 셀어레이
US6724645B1 (en) * 2003-01-30 2004-04-20 Agilent Technologies, Inc. Method and apparatus for shortening read operations in destructive read memories

Also Published As

Publication number Publication date
US7203086B2 (en) 2007-04-10
US7142444B2 (en) 2006-11-28
TWI245408B (en) 2005-12-11
JP2004310971A (ja) 2004-11-04
US20060164878A1 (en) 2006-07-27
TW200501390A (en) 2005-01-01
KR100991249B1 (ko) 2010-11-01
JP3988696B2 (ja) 2007-10-10
US20040246761A1 (en) 2004-12-09

Similar Documents

Publication Publication Date Title
JP4531886B2 (ja) 強誘電体メモリ装置
KR100384804B1 (ko) 데이터 전송 회로
US7203086B2 (en) Data reading method, data writing method, and semiconductor memory device
US6055200A (en) Variable test voltage circuits and methods for ferroelectric memory devices
US7518901B2 (en) Ferroelectric semiconductor memory device and method for reading the same
KR100520016B1 (ko) 강유전체 반도체 메모리
US20070014169A1 (en) Semiconductor memory device and semiconductor integrated circuit
US7590003B2 (en) Self-reference sense amplifier circuit and sensing method
KR20030070886A (ko) 강유전성 메모리 및 그 작동 방법
JPH07226087A (ja) 半導体メモリ装置
US7616471B2 (en) Ferroelectric memory device
JP3636991B2 (ja) 集積メモリおよび該集積メモリの参照ビット線上に参照電圧を発生させる方法
JPH10112185A (ja) 半導体記憶装置のビット線プリチャージ回路
US7200028B2 (en) Ferroelectric memory device and its driving method
KR20050074913A (ko) 메모리
US20080239810A1 (en) Cell array of semiconductor memory device and method of driving the same
JP3604576B2 (ja) 強誘電体メモリ装置
KR20020007186A (ko) 반도체기억장치의 구동방법
US6316812B1 (en) Static semiconductor memory device with expanded operating voltage range
JP2004178734A (ja) メモリ装置
JP2001110192A (ja) 不揮発性メモリおよびその駆動方法
US7212450B2 (en) FeRAM having differential data
JP2008103055A (ja) メモリ
US6903959B2 (en) Sensing of memory integrated circuits
JP3620588B2 (ja) 半導体記憶装置の駆動方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee