KR20040075033A - 상변화 메모리의 프로그래밍 방법, 장치 및 시스템 - Google Patents

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KR20040075033A KR10-2004-7010061A KR20047010061A KR20040075033A KR 20040075033 A KR20040075033 A KR 20040075033A KR 20047010061 A KR20047010061 A KR 20047010061A KR 20040075033 A KR20040075033 A KR 20040075033A
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Abstract

본 발명의 일 실시예에 따르면, 멀티 레벨 셀(MLC : Multi Level Cell) 상변화 재료를 프로그래밍하는 방법 및 장치가 제공된다. 이 재료에 인가되는 전류 신호의 하강 시간을 설정함으로써, 이 재료를 다수의 상태 중 원하는 하나의 상태로 프로그래밍할 수 있다.

Description

상변화 메모리의 프로그래밍 방법, 장치 및 시스템{METHOD AND APPARATUS TO PROGRAM A PHASE CHANGE MEMORY}
상변화 재료(a phase change material)는 메모리 셀에서 데이터 비트를 저장하는 데 사용되고 있다. 메모리 디바이스에서 사용되는 상변화 재료는 적어도 두 가지 상이한 상태를 나타낸다. 이들 상태는 비정질 및 결정질 상태로 지칭된다. 비정질 상태는 일반적으로 결정질 상태보다 높은 저항을 나타내므로 이들 상태는 구별이 가능하다. 일반적으로, 비정질 상태는 보다 무질서한 원자 구조를 포함한다.
구형 전류 펄스는 상변화 재료를 원하는 상태로 프로그래밍하기 위해 사용된다. 전류 펄스의 진폭을 변경하여 상변화 재료의 저항을 변경할 수 있다. 그러나, 재료의 변화, 제조 프로세스, 작동 환경에 따라, 주어진 구형 전류 펄스에 대한 메모리 어레이의 서로 다른 메모리 셀에서의 저항이 달라질 수 있다. 따라서, 메모리 어레이 내의 다수의 메모리 셀을 프로그래밍하는 경우, 이들 변화 요인으로 인해, 동일한 구형 펄스가 각 메모리 셀에 인가되더라도 어떤 셀들은 소정 상태로 프로그래밍되고 다른 셀들은 다른 상태로 프로그래밍될 수도 있으며, 또 어떤 셀들은 원하는 상태로 프로그래밍되더라도 적절한 감지 마진(sense margin)을 갖지 못할 수도 있다.
그러므로, 상변화 재료를 사용하여 메모리 시스템의 메모리 셀을 프로그래밍하는 보다 나은 방법이 지속적으로 요구된다.
도면의 간단한 설명
본 발명으로 간주되는 사항은 본 상세한 설명의 결론부에서 구체적으로 지적되고 분명히 청구된다. 그러나, 장치 및 작동 방법에 관한 본 발명은 및 그 목적, 특징, 장점은 첨부하는 도면과 함께 후속하는 상세한 설명을 참조하면 가장 잘 이해될 것이다.
도 1은 본 발명의 일 실시예에 따른 컴퓨터 시스템의 블럭도,
도 2는 본 발명의 일 실시예에 따른 상변화 메모리의 개략도,
도 3은 본 발명의 일 실시예에 따른 복수의 프로그래밍 신호를 도시하는 도면,
도 4는 본 발명의 다른 실시예에 따른 다른 복수의 프로그래밍 신호를 도시하는 도면,
도 5는 본 발명의 또다른 실시예에 따른 또다른 복수의 프로그래밍 신호를 도시하는 도면,
도 6은 본 발명의 또다른 실시예에 따른 또다른 복수의 프로그래밍 신호를 도시하는 도면,
도 7은 본 발명의 일 실시예에 따른 판독 회로를 도시하는 도면,
도 8은 본 발명의 일 실시예에 따른 휴대용 통신 디바이스의 블럭도를 도시하는 도면.
단순 명료함을 위해, 도면에 도시된 구성요소는 실제 축척대로 도시되지 않았다는 점을 이해해야 한다. 예컨대, 알아보기 쉽도록, 어떤 구성요소의 크기는 다른 구성요소에 비해 과장되었다. 그리고, 적절하다고 판단되는 경우, 동일하거나 유사한 구성요소를 나타내기 위해 여러 도면들에서 동일한 참조 번호를 반복하기도 했다.
후속하는 상세한 설명에서는 본 발명에 대한 철저한 이해를 제공하기 위해 수많은 세부적인 사항이 기재된다. 그러나, 당업자라면 이러한 세부 사항 없이도 본 발명을 실시할 수 있다는 것을 이해할 것이다. 한편, 본 발명을 모호하게 하지 않도록, 주지의 기술, 프로시져, 구성요소 및 회로에 대한 상세한 설명은 생략하였다.
후속하는 상세한 설명과 청구의 범위에서는, "결합(couple)" 및 "접속(connect)"이라는 용어가 사용될 것인데, 이들 용어는 유의어로 해석되어서는 안된다. 즉, 구체적인 실시예에서, "접속"은 둘 이상의 구성요소가 서로 직접 물리적 또는 전기적으로 접촉하는 것을 의미하는 데 사용될 것이다. "결합"도 둘 이상의 구성요소가 직접 물리적 또는 전기적으로 접촉하는 것을 의미하는 데에도 사용될 것이다. 그러나, "결합"은 둘 이상의 구성요소가 서로 직접 접촉하지 않으면서 서로 협력하거나 상호작용하는 것을 의미하는 데에도 사용됨에 유의해야 한다.
도 1을 참조하면, 본 발명에 따른 일 실시예(20)가 도시되어 있다. 이 실시예(20)는 컴퓨터 시스템(30)을 포함할 수 있다. 컴퓨터 시스템(30)은, 이를테면, 휴대용 통신 디바이스(예를 들어, 이동 셀룰러 폰), 양방향 무선 통신 시스템, 단반향 페이저(a one-way pager), 양방향 페이저, PCS(Personal Communication System), 휴대용 컴퓨터, PDA(Personal Digital Assistant) 등과 같은 다양한 휴대용 전자 시스템에서 사용될 수 있다. 본 발명의 범위 및 응용 분야는 이들 예로 한정되지 않음에 유의해야 한다. 예컨대, 본 발명을 사용할 수 있는 다른 응용 분야로는 셀룰러 기지국, 서버, 데스크탑 컴퓨터, 비디오 장비 등과 같은 비휴대용 전자 제품이 있다.
이 실시예에서, 컴퓨터 시스템(30)은 시스템 버스에 접속된 프로세서(42)를 포함할 수 있다. 프로세서(42)는, 이를테면, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 시스템 버스(40)는, 예컨대, 컴퓨터 시스템(30)의 한 부분으로부터 다른 부분으로 데이터를 전송하는 데이터 라인들의 집합을 포함하는 데이터 경로일 수 있다.
컴퓨터 시스템(30)은 시스템 버스(40)에 접속된 메모리 제어기 허브(34)와 AGP(Accelerated Graphics Port) 버스(44)를 통해 메모리 제어기 허브(34)에 결합된 디스플레이 제어기(46)를 더 포함할 수 있다. 디스플레이 제어기(46)는 신호를 생성하여 디스플레이(48)를 구동할 수 있다.
메모리 제어기 허브(34)는 허브 인터페이스(50)를 통해 입출력(I/O) 허브(52)에 결합될 수 있다. I/O 허브(52)는 CD-ROM 드라이브(58)의 동작을 제어할 수 있고, 하드 디스크 드라이브(60)의 동작을 제어할 수 있다. 또한, I/O 허브(52)는, 이를테면, PCI(Peripheral Component Interconnect) 버스(54)와 확장 버스(62)로의 인터페이스를 제공할 수 있다. PCI 버스(54)는 NIC(Network Interface Card)(56)에 접속될 수 있다. I/O 제어기(64)는 확장 버스(62)에 접속될 수 있으며, 플로피 디스크 드라이브(70)의 동작을 제어할 수 있다. 또한, I/O 제어기(64)는 마우스(66)와 키보드(68)로부터 입력을 수신할 수 있다.
컴퓨터 시스템(30)은 메모리 버스(36)를 통해 메모리 제어기 허브(34)에 결합된 상변화 메모리(33)를 포함할 수 있다. 메모리 제어기 허브(34)는 메모리 버스(36)와 시스템 버스(40) 사이의 인터페이스 역할을 할 수 있는 메모리 제어기(35)를 포함할 수 있다. 메모리 제어기(35)는 상변화 메모리(33)에 대한 구체적인 기록 또는 판독 동작과 연관될 수 있는 제어 신호, 어드레스 신호, 데이터 신호를 생성할 수 있다. 메모리 버스(36)는 상변화 메모리(33)와의 데이터 통신을 위한 통신 라인은 물론 상변화 메모리(33)로의 데이터 저장 및 상변화 메모리(33)로부터의 데이터 검색에 사용되는 제어 및 어드레스 라인도 포함할 수 있다. 구체적인 기록 또는 판독 동작은 동시에 상변화 메모리(33)에 데이터를 기록하거나 상변화 메모리(33)로부터 데이터를 판독하는 것을 포함할 수 있다.
상변화 메모리(33)는, 예컨대, 데이터를 저장하는 서로 다른 메모리 상태들로 프로그래밍될 수 있는 칼코겐화물 재료(a chalcogenide material)와 같은 상변화 메모리 재료를 포함할 수 있는 다수의 메모리 셀을 포함하는 메모리 어레이일 수 있지만, 이에 한정되지는 않는다. 이 재료는, 예를 들어, 비정질 상태로부터 결정질 또는 다결정질 상태로의 가역성 구조적 상변화(a reversible structural phase change)를 나타내는 칼코겐화물일 수 있다. 가역성 구조로 인해, 상변화 재료는 온도 변화에 따라 비정질 상태로부터 결정질 상태로 변한 후 다시 비정질 상태로 되돌아갈 수도 있고, 그 반대도 가능하다. 다결정질 상태는 상변화 재료의 일부는 비정질인 채로 남아있을 가능성을 가진 채 다수의 입자 결정(grain crystals)이 존재하는 상태로 정의될 수 있다.
다양한 상변화 합금이 사용될 수 있다. 이를테면, 주기율표의 컬럼 Ⅵ 중의 하나 이상의 원소를 포함하는 칼코겐화물이 상변화 메모리(33)로 사용될 수도 있다. 예컨대, 상변화 메모리(33)는 GeSbTe 합금을 포함할 수도 있다.
다량의 칼코겐화물 합금이 하나의 메모리 셀로 집적되어 셀이 비휘발성 프로그래밍가능 저항으로서 동작하도록 할 수 있는데, 이 저항은 고저항 상태와 저저항 상태 사이에서 가역적으로 변화가능하다. 상변화 재료의 결정질화는 온도 및 재료가 그 온도로 유지되는 시간의 양의 결과일 수 있다. 따라서, 상변화는 상변화 재료를 통해 흐르는 전류를 사용한 저항성 가열(resistive heating)에 의해 유도될 수 있다. 프로그래밍가능 저항은 결정질 상태(저저항(와 비정질 상태(고저항) 사이의 저항의 동적 범위보다 40배 크며, 하나의 메모리 셀에 다수 비트 저장을 허용하는 복수의 중간 상태를 나타낼 수 있다. 셀에 저장된 데이터는 셀의 저항을 측정함으로써 판독된다.
예로써, 1 비트의 데이터를 저장하는 이진 시스템에서, 제 1 상태는 "1" 상태 또는 세트 상태로 정의되고, 제 2 상태는 "0" 상태 또는 리세트 상태로 정의되는데, 리세트 상태는 실질적으로 비정질 상태이고 세트 상태는 실질적으로 결정질 상태일 수 있으나, 본 발명의 범주는 이에 한정되지는 않는다.
MLC(Multi Level Cell) 동작에서, 상변화 재료는 다수의 데이터 비트를 저장하기 위해 다수의 상태를 나타내는 데 사용되는데, 두 가지 이상의 상태를 갖는 상변화 메모리 재료의 상태 변화는 상변화 재료의 저항/도전성을 변경함으로써 달성할 수 있다. 설명을 위해, 본 실시예에서는 네 가지 상태를 이용하여 메모리 셀 당 2 비트를 저장하는 이진 시스템에 대해 논의하도록 한다. (0, 0) 상태는 실질적 비정질(고저항) 상태로 정의되고, (1, 1) 상태는 실질적 결정질(저저항) 상태로 정의되며, (0, 1) 및 (1, 0) 상태는 실질적 비정질 상태와 실질적 결정질 상태의 중간 상태들이다. 이들 중간 상태들은 혼성 상태(heterogeneous states)라 칭할 수도 있다. 예를 들어, 상변화 재료의 네 가지 상태는 다음과 같은 관계를 갖도록 정의될 수 있다. 즉, (0, 0) 상태에서의 상변화 재료의 저항은 (0, 1) 상태에서의 상변화 재료의 저항보다 크고, (0, 1) 상태에서의 상변화 재료의 저항은 (1, 0) 상태에서의 상변화 재료의 저항보다 크며, (1, 0) 상태에서의 상변화 재료의 저항은 (1, 1) 상태에서의 상변화 재료의 저항보다 크도록 정의될 수 있다. 달리 말해서, (0, 0) 상태에서의 상변화 재료의 도전성은 (0, 1) 상태에서의 상변화 재료의 도전성보다 작고, (0, 1) 상태에서의 상변화 재료의 도전성은 (1, 0) 상태에서의 상변화 재료의 도전성보다 작으며, (1, 0) 상태에서의 상변화 재료의 도전성은 (1, 1)상태에서의 상변화 재료의 도전성보다 작도록 정의될 수 있다.
본 상세한 설명에서는 셀 당 이진 2 비트 시스템(a binary 2-bit per cell system)에 대해 설명했지만, 본 발명의 범주는 이에 제한되지 않는다. 본 발명의 원리는 상변화 재료가 두 가지 이상이 상태를 갖는 임의의 시스템에 유사하게 적용할 수 있다. 예컨대, 비이진 시스템에서도 메모리 상태는 비이진 베이스의 세 배 또는 몇 배일 수 있다.
도 2를 참조하면, 본 발명에 따른 상변화 메모리(33)의 실시예가 개시되어 있다. 상변화 메모리(33)는 메모리 셀(140, 141, 142, 143)의 2 ×2 어레이(139)를 포함할 수 있으며, 메모리 셀(140 - 143)은 상변화 재료를 포함한다. 도 2에서는 2 ×2 어레이(139)에 대해 도시하고 있지만, 본 발명의 범주는 이에 제한되지 않는다. 예컨대, 상변화 메모리(33)는 보다 큰 메모리 셀 어레이일 수도 있다.
상변화 메모리(33)는 열 라인(130, 131) 및 행 라인(132, 133)을 포함하여 기록 또는 판독 동작을 위해 어레이(139)의 특정 셀을 선택할 수 있다. 기록 동작은 프로그래밍 동작으로도 지칭한다. 메모리 셀(140 - 143)은 열 라인(130, 131)에 접속될 수 있으며, 스위치(이를테면, 다이오드(146, 147, 148, 149))를 통해 행 라인(132, 133)에 결합될 수도 있다. 따라서, 특정 메모리 셀(예컨대, 메모리 셀(140))이 선택되면, 그 관련 열 라인(130)이 "하이"로 구동되고 그 관련 행 라인(132)은 "로우"로 구동되어 그 메모리 셀을 통해 전류를 구동할 수 있다.
이 실시예에서, 상변화 메모리(33)는 기록 동작을 수행하기 위한 프로그래밍 신호 생성 디바이스(160), 판독 동작을 수행하기 위한 판독 디바이스(150), 기록및 판독 동작 보조용 타이밍 신호를 생성하는 타이밍 디바이스(170)를 더 포함한다. MLC 동작에서, 판독 디바이스(150)는 프로그래밍 중에 메모리 셀(140 - 143)의 상태를 확인하는 데 사용되기도 한다. 예를 들어, 판독 디바이스(150)는 프로그래밍 신호가 메모리 셀에 인가된 후 그 메모리 셀 내의 메모리 재료가 두 가지 이상의 상태 중 선택된 상태인지 여부를 판단하는 데 사용될 수 있다.
프로그래밍 신호 생성 디바이스(160)는 프로그래밍 신호를 생성하여 메모리 셀(140 - 143)에 인가한다. 예컨대, 디바이스(160)는 도 3 내지 도 6에 도시된 프로그래밍 신호를 생성하여 인가한다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 복수의 프로그래밍 신호(200, 201, 202, 203)가 도시되어 있다. 도 3에서, 시간 축에는 서로 다른 시간 T0- T11이 표시되어 있고, 전류 축에는 서로 다른 전류 I0, I1이 표시되어 있다.
이 실시예에서, 신호(200 - 203)는 자신의 최대 레벨에 도달하기 이전에 상승부(leading portions)를 갖고, 신호가 자신의 최대 레벨에 도달한 후 하강부(trailing portions)를 가지며, 상승부와 하강부 사이에는 중간부(intermediate portions)를 갖는다. 이를테면, 신호(200)는 상승부(211), 중간부(212), 하강부(213)를 갖고, 신호(201)는 상승부(215), 중간부(216), 하강부(217)를 갖는다.
이 실시예에서, 신호(200 - 203)는 서로 다른 하강 시간을 갖는 전류 펄스이다. 신호의 하강 시간은 하강부가 최대 레벨로부터 최소 레벨로 감소하는 데 걸리는 시간을 의미한다. 이와는 다른 실시예에서, 하강 시간은 하강부가 최대 레벨의 90 %로부터 최대 레벨의 10 %로 감소하는 데 걸리는 시간으로 정의될 수도 있다. 예를 들어, 신호(201)의 하강 시간은 하강부(217)가 최대 전류 진폭 I1로부터 최소 전류 진폭 I0까지 감소하는 데 걸리는 시간으로서, 즉 T5와 T4사이의 차분이 된다.
이 실시예에서, 신호(200)는 시간 T2에서 그 하강부가 그 최대 진폭 I1로부터 그 최소 진폭 I0까지 감소하므로, 신호(200)의 하강 시간은 실질적으로 0이 될 것이다. 신호(200)는 실질적으로 구형파이고, 신호(201, 202, 203)는 실질적으로 비구형파(nonrectangular pulse)이다. 펄스(201, 202, 203)는 삼각파(triangular pulses)라고도 칭한다. 펄스(200, 201, 202, 203)는 점점 더 긴 하강 시간을 갖는다. 즉, 신호(201)는 신호(200)의 하강 시간보다는 길고 신호(202)의 하강 시간보다는 짧은 하강 시간을 갖고, 신호(203)는 신호(202)의 하강 시간보다 긴 하강 시간을 갖는다. 이 실시예에서, 신호(200)는 대략 0(예컨대, 2 ㎱보다 짧은)의 상승 및 하강 시간을 갖고, 대략 3㎃의 최대 전류 진폭(예컨대, I1)을 갖는다. 신호(201)는 대략 3㎃의 최대 전류 진폭, 대략 0의 상승 시간, 대략 250 ㎱의 하강 시간(T5- T4)을 갖는다. 신호(202)는 대략 3㎃의 최대 전류 진폭, 대략 0의 상승 시간, 대략 700 ㎱의 하강 시간(T8- T7)을 갖는다. 신호(203)는 대략 3㎃의 최대 전류 진폭, 대략 0의 상승 시간, 대략 2 ㎲의 하강 시간(T11- T10)을 갖는다.
전술한 바와 같이, 도 2의 프로그래밍 신호 생성 디바이스(160)는 프로그래밍 신호(200 - 203)를 생성하여 메모리 셀(140 - 143)에 인가한다. 소정 실시예에서, 디바이스(160)는 프로그램이 신호(200 - 203)의 하강 시간을 설정하는 회로를 포함할 수도 있다. 다른 실시예에서, 디바이스(160)는 프로그래밍 신호의 감쇄율을 설정함으로써 프로그래밍 신호의 하강 시간을 설정하는 회로를 포함할 수도 있다. 또 다른 실시예에서, 디바이스(160)는 프로그래밍 신호의 하강부의 기울기를 성형함으로써 프로그래밍 신호의 하강 시간을 설정하는 회로를 포함할 수도 있다.
감쇄율은 신호의 하강부가 그 최대 진폭으로부터 최소 진폭까지 감소하는 속도(rate)로 정의되며, 신호(200 - 203)에 있어서 단위 시간 당 전류로 측정될 수 있다. 프로그래밍 신호(200 - 203)의 감쇄율을 증가시켜 이들 프로그래밍 신호의 하강 시간을 감소시킬 수 있다. 반대로, 프로그래밍 신호(200 - 203)의 감쇄율을 감소시켜, 이들 프로그래밍 신호의 하강 시간을 증가시킬 수도 있다. 도 3에 도시된 실시예에서, 신호(201)는 신호(202)의 감쇄율보다 큰, 즉, 빠른 감쇄율을 갖고, 신호(202)는 신호(203)의 감쇄율보다 빠른 감쇄율을 갖는다. 이와 다른 실시예에서, 프로그래밍 신호의 감쇄율은 다항 함수(polynomial), 로그 함수(logarithmic), 지수 함수(exponential)등일 수 있으나, 본 발명의 범주는 이에 제한되지는 않는다.
도 3에 도시된 실시예에서, 신호(200)의 상승부(211) 및 하강부(213)의 기울기는 실질적으로 수직으로 설정되며, 신호(200)의 중간부(212)의 기울기는 실질적으로 수평으로 설정된다. 신호(201)는 실질적으로 수직인 기울기로 설정된 상승부(215)를 갖고, 실질적으로 수평인 기울기로 설정된 중간부(216)를 가지며,음의 선형 기울기로 설정된 하강부(217)를 갖는다.
본 발명의 일 실시예에 따르면, 프로그래밍 신호의 감쇄 또는 기울기로 인해 메모리 셀을 다수의 메모리 상태 중 원하는 상태로 만들기에 충분한 속도로 상변화 메모리 재료가 냉각되도록 하강 시간을 설정함으로써 프로그래밍 신호를 성형한다. 상변화 재료에 인가된 프로그래밍 신호의 하강 시간을 증가시켜 상변화 재료의 저항을 감소시킬 수 있다. 이러한 프로그래밍 방법을 사용하면, 상변화 재료의 저항은 프로그래밍 신호의 진폭이 아니라 프로그래밍 신호의 하강 시간에 의해 결정되게 된다.
소정 실시예에서, 디바이스(160)는 메모리 셀의 상변화 재료를 비정질화 온도까지 가열하여 상변화 재료를 실질적으로 비정질 상태로 만들기에 충분한 진폭으로 프로그래밍 신호의 진폭을 설정할 수 있다. 상변화 재료를 실질적으로 비정질 상태로 유지하기 위해서는 재료를 신속하게 냉각시켜야 한다. 이는 인가된 프로그래밍 신호의 하강 시간을 비교적 빠르게 함으로써 달성될 수 있다. 예컨대, 신호(200)는 메모리 셀의 상변화 재료를 실질적으로 비정질 상태로 만드는 데 사용되는 것으로, 대략 3㎃의 최대 전류 진폭 I1및 대략 2 ㎱의 짧은 하강 시간을 가질 수 있다.
이와는 달리, 상변화 재료를 다결정질 상태로 만들기 위해서, 디바이스(160)는 프로그래밍 신호의 진폭을 상변화 재료를 비정질화 온도까지 가열하기에 충분한 진폭으로 설정하고, 메모리 재료가 비정질화 온도에 도달한 후 메모리 재료가 다결정질 상태에 있기에 충분한 속도로 상변화 메모리 재료를 냉각시키도록 프로그래밍 신호의 하강 시간을 설정할 수 있다. 이를테면, 신호(203)는 메모리 셀의 상변화 재료를 다결정질 상태로 만드는 데 사용되는 것으로, 대략 3㎃의 최대 전류 진폭 I1및 2 ㎲의 하강 시간을 가질 수 있다. 또한, 상변화 재료를 실질적 비정질 상태와 다결정질 상태 사이의 중간 상태로 만들기 위해서, 디바이스(160)는 메모리 재료가 비정질화 온도에 도달한 후 메모리 재료가 중간 상태에 있기에 충분한 속도로 상변화 재료를 냉각시키도록 프로그래밍 신호의 하강 시간을 설정할 수 있다. 이를테면, 신호(202)는 메모리 셀의 상변화 재료를 중간 상태로 만드는 데 사용되는 것으로, 대략 3㎃의 최대 진폭 I1과 대략 700 ㎱의 하강 시간을 가질 수 있다.
소정 실시예에서는, 기록 동작 전 메모리 셀의 소거를 방지하기 위해 기록 동작 동안 상변화 재료를 비정질화 온도까지 가열한 후 신호의 하강 시간(또는 감쇄율이나 하강부 기울기)을 제어하여 상변화 재료를 다른 상태, 예컨대, 실질적 비정질 상태, 다결정질 상태, 또는 혼성 상태로 만드는 것에 의해 겹쳐쓰기(overwrite)를 구현할 수 있다. 이러한 방식으로 프로그래밍하면 이 실시예에서의 프로그래밍 신호로 인해 상변화 재료가 비정질화 온도까지 가열되고, 신호의 하강 시간(또는 감쇄율이나 하강부 기울기)에 따라 재료가 실질적 비정질 상태, 실질적 결정질 상태, 또는 중간 혼선 상태로 되므로 셀의 겹쳐쓰기가 가능하게 된다.
전술한 바로부터 이해할 수 있듯이, 메모리 셀(140 - 143)로 신호(200 -203)를 인가하면 메모리 셀(140 - 143)의 상변화 재료를 가열 및 냉각하여 상변화 재료의 저항을 설정함으로써 관련 메모리 셀의 상태를 설정하는 것이 가능하게 된다. 메모리 셀의 상변화 재료가 두 가지 이상의 상태를 갖는 MLC 동작에 있어서, 신호(200 - 203)는 특정 메모리 셀의 상변화 재료의 상태를 두 가지 이상의 상태 중 하나로 설정하는 데 사용된다. 예를 들어, 신호(200)는 메모리 셀(140)의 상변화 재료를 실질적 비정질 상태, 예컨대, (0, 0) 상태로 만드는 데 사용될 수 있고, 신호(201)는 메모리 셀(140)의 상변화 재료를 중간 상태, 예컨대, (0, 1) 상태로 만드는 데 사용될 수 있으며, 신호(202)는 메모리 셀(140)의 상변화 재료를 또다른 중간 상태, 예컨대, (1, 0) 상태로 만드는 데 사용될 수 있고, 신호(203)는 메모리 셀(140)의 상변화 재료를 실질적 결정질 상태, 예컨대, (1, 1) 상태로 만드는 데 사용될 수 있다.
이와는 다른 실시예에서, 신호(200 - 203)는 피드백 방식을 사용하여 메모리 셀의 상태를 설정하는 데 사용될 수도 있다. 이를테면, 메모리 셀(140)을 중간 상태 (1, 0)으로 설정하기 위해, 신호(202)가 처음에 메모리 셀(140)에 인가될 수 있다. 이어서, 판독 디바이스(150)를 사용하여 메모리 셀(140)이 선택된 상태 (1, 0)으로 프로그래밍되었는지를 판단하는 다양한 동작을 수행할 수 있다. 예컨대, 판독 디바이스(150)는 메모리 셀(140)의 상변화 재료의 저항을 측정하고 이 저항을 기준 저항과 비교함으로써, 상변화 재료가 목표 저항 미만인지 초과인지를 판단할 수 있다. 신호(202)를 인가한 후, 상변화 재료의 저항은 신호(202)의 하강 시간보다 긴 하강 시간을 갖는 신호(203)를 인가함으로써 감소될 수 있고, 상변화 재료의저항은 신호(202)의 하강 시간보다 짧은 하강 시간을 갖는 신호(201)를 인가함으로써 증가될 수도 있다. 이처럼 상이한 하강 시간을 갖는 프로그래밍 신호를 인가하여 메모리 셀(140)을 적어도 세 가지 상태 중 하나로 프로그래밍하는 반복적 프로세스는 상변화 재료가 원하는 상태(예컨대, 원하는 저항)로 될 때까지 반복될 수 있다.
제조 프로세스 및 상변화 메모리의 재료 변화로 인해, 메모리 셀 어레이의 상변화 재료의 실제 온도는 주어진 프로그래밍 전류 신호에 대해서도 셀마다 다를 수 있다. 이러한 차이로 인해, 하나 이상의 메모리 셀의 상변화 재료가 메모리 셀을 잘못된 상태로 부적절하게 프로그래밍하게 될 수도 있다. 달리 말해서, 재료 변화, 제조 프로세스, 동작 환경으로 인해, 상변화 메모리의 메모리 셀에 있어서 상이한 프로그래밍 특성이 초래될 수 있는 바, 상이한 프로그래밍 특성이라 함은 사전결정된 양의 전류를 갖는 구형파가 이들 메모리 셀에 인가되는 경우 상변화 재료의 저항이 달라질 수도 있음을 의미한다. 소정 실시예에서는, 프로그래밍 신호가 상이한 메모리 셀에 인가되는 경우 상이한 프로그래밍 특성(이를테면, 상이한 저항 대 인가 전류)을 갖는 상이한 메모리 셀이 하나의 선택된 상태에 있도록 프로그래밍 신호의 하강 시간을 설정한다. 구체적으로, 프로그래밍 신호가 인가되는 모든 메모리 셀이 고속 결정화 온도 간격(a rapid crystallization temperature interval) 동안 스위핑(sweep)되도록 프로그래밍 신호의 하강 시간을 설정할 수 있다.
도 4 내지 6은 본 발명의 다른 실시예에 따른 프로그래밍 신호를 도시하고있다. 도 4는 차례로 더 긴 하강 시간을 갖는 신호(400, 401, 402, 403)를 포함하고 있다. 이를테면, 신호(400)는 실질적으로 0인 하강 시간을 갖는다. 신호(401)의 하강 시간은 신호(400)의 하강 시간보다는 길고 신호(402)의 하강 시간보다는 짧으며, 신호(402)의 하강 시간은 신호(403)의 하강 시간보다 짧다. 이 실시예에서, 신호(400)의 상승부 및 하강부의 기울기는 실질적으로 수직이고, 신호(400)의 중간부의 기울기는 실질적으로 수평이다. 신호(401)는 실질적으로 수직인 기울기를 갖는 상승부, 실질적으로 수평인 기울기를 갖는 중간부, 시간에 따라 변화하는 음의 비선형 기울기를 갖는 하강부를 갖는다. 특히, 신호(401)의 하강부의 기울기는 시간에 따라 감소한다. 마찬가지로, 신호(402, 403)의 하강부의 기울기도 시간에 따라 감소한다.
도 5는 차례로 더 긴 하강 시간을 갖는 신호(500, 501, 502, 503)를 포함하고 있다. 신호(501, 502, 503)의 하강 시간의 기울기는 시간에 따라 변하는 음의 비선형 기울기이다. 이 실시예에서, 신호(501, 502, 503)의 하강부의 기울기는 시간에 따라 증가한다. 또한, 이 실시예에서, 신호(500)의 최대 진폭 I1은 나머지 신호(501, 502, 503)의 최대 진폭 I2와는 상이하다. 예시적으로, 신호(500)의 최대 진폭은 대략 3㎃이고, 신호(501, 502, 503)의 최대 진폭은 대략 3.5 ㎃일 수 있다.
도 6은 차례로 더 긴 하강 시간을 갖는 신호(600, 601, 602)를 포함한다. 이 실시예에서, 신호(601 - 603)의 하강부의 기울기는 음이며 시간에 따라 변한다. 구체적으로, 신호(601 - 603)의 하강부의 기울기는 감소하는 음의 비선형 기울기로부터 실질적으로 수직인 기울기로 변화하는데, 예를 들어, 신호(601)의 하강부의 기울기는 시간 T4와 T5사이에서는 시간에 따라 감소하고 시간 T5에서는 실질적으로 수직이다.
도 4 내지 6의 프로그래밍 신호가 도 3의 프로그래밍 신호와 유사한 방식으로 생성되고 인가되어 도 2의 메모리 셀(140 - 143)을 프로그래밍할 수도 있고, 도 3 내지 6의 프로그래밍 신호를 임의 조합하여 메모리 셀(140 - 143)을 프로그래밍할 수도 있지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 서로 다른 하강 시간을 갖는 신호(200, 401, 502, 603)를 이용하여 메모리 셀을 원하는 상태로 프로그래밍할 수도 있다. 일반적으로, MLC 동작에 있어서, 도 2의 프로그래밍 신호 생성 디바이스(160)는 도 3 내지 6이 임의의 프로그래밍 신호를 생성하고, 생성된 프로그래밍 신호의 하강 시간을 설정하여 메모리 셀(140 - 143)의 상변화 메모리 재료를 적어도 세 가지 상태 중 하나로 프로그래밍할 수 있다.
프로그래밍 신호 생성 디바이스(160)는 저항과 캐패시터(도시하지 않음)를 포함하는 회로를 포함하여 프로그래밍 신호의 하강 시간을 설정할 수 있다. 저항과 캐패시터는 자신의 시상수(time constant)가 프로그래밍 신호의 하강 시간을 설정하도록 선택될 수 있다. 다른 실시예에서는, 디바이스(160)가 적분기/램프 회로, 지수 및 로그 회로 등과 같은 아날로그 파성형 회로(analog waveshaping circuits)를 포함하는 파성형 회로(도시하지 않음)를 포함할 수도 있다.
도 2의 판독 디바이스(150)는 메모리 셀(140 - 143)에 저장된 정보를 판독하는 회로를 포함할 수 있다. 예를 들어, 판독 디바이스(150)는 메모리 셀(140) 양단에 전압을 발생시키는 전류를 메모리 셀(140)로 보내는 회로를 포함할 수 있다. 이 전압은 메모리 셀에서 나타나는 저항에 비례할 수 있다. 따라서, 전압이 높으면 셀이 비정질 상태, 예컨대, 고저항 상태에 있음을 나타내고, 전압이 낮으면 셀이 다결정질 상태, 예컨대, 저저항 상태에 있음을 나타낸다.
도 7을 참조하면, 본 발명에 따른 판독 디바이스(150)의 일 실시예가 도시되어 있다. 이진 MLC 동작에 있어서, 세 개의 비교기(711, 712, 713)를 사용하여 특정 메모리 셀, 예컨대, 메모리 셀(140)의 메모리 상태를 검출할 수 있다. 비교기(711 - 713)의 비반전 입력단은 메모리 셀(140)에 접속되어 메모리 셀(140)의 저항을 나타내는 표시를 수신할 수 있다. 비교기(711, 712, 713)의 반전 입력단은 기준 전압 신호 REF1, REF2, REF3에 각각 접속될 수 있다. 비교기(711, 712, 713)의 출력단은 D 플립플롭(721, 722, 723)의 D 입력단에 접속될 수 있다. 판독 전류 Ic는 비교기(711 - 713)의 비반전 입력단에서 수신되는 판독 전압을 생성하는 데 사용될 수 있다. 판독 전압은 메모리 셀(140)의 저항을 나타내며, 따라서, 메모리 셀(140)의 상태를 나타내는 데 사용된다.
판독 전압과 기준 전압들을 비교하여, 메모리 셀(140)의 상태를 나타내는 데 사용되고 플립플롭(721 - 723)에 저장될 수 있는 출력 신호 C1, C2, C3을 생성한다. 플립플롭(721 - 723)의 출력단은 그 출력단에서 신호 OUT1, OUT2를 생성하는 인코딩 회로(730)에 접속될 수 있다.
기준 전압 신호 REF1, REF2, REF3은 REF1 > REF2 > REF3인 관계를 갖는다.그 결과, 메모리 셀(140)이 비교적 고저항인 비정질 상태인 경우, 비교기(711, 712, 713)는 논리적으로 "하이" 전위("H")를 갖는 출력 신호 C1, C2, C3을 각각 생성하고 (0, 0) 상태로 정의된다. 반대로, 메모리 셀(140)이 비교적 저저항인 결정질 상태인 경우, 비교기(711, 712, 713)는 논리적으로 "로우" 전위("L")를 갖는 출력 신호 C1, C2, C3을 각각 생성하고 (1, 1) 상태로 정의된다. 다음 진리표는 인코딩 회로(730)에 대한 진리표의 일 실시예를 나타낸다.
프로그래밍 신호의 생성과 연관된 타이밍은 도 2의 타이밍 디바이스(170)에 의해 결정된다. 타이밍 디바이스(170)는 프로그래밍 신호 생성 디바이스(160) 및 판독 디바이스(150)가 메모리 셀의 저항을 측정하거나(판독 동작 또는 프로그램 확인 동작), 올바른 타이밍에 선택된 메모리 셀에로 프로그래밍 펄스를 제공하도록 이들 디바이스(150, 160)에 제어 신호를 제공한다. 메모리 셀로의 액세스는 메모리 셀이 개별적으로 액세스될 수 있는 임의 방식(random fashion)일 수도 있고 행별로(a row by row basis) 액세스될 수도 있다.
도 8을 참조하면, 본 발명에 따른 일 실시예(800)가 도시되어 있다. 이 실시예(800)는 휴대용 통신 디바이스(810)를 포함할 수 있다. 휴대용 통신 디바이스(810)는 제어기(820), 키패드나 디스플레이와 같은 I/O 디바이스(830), 메모리(840), 안테나(860)에 접속될 수 있는 송수신기(850)를 포함할 수 있지만, 본 발명의 범주는 이러한 구성요소의 일부 또는 전부를 갖는 실시예로 제한되지는 않는다.
제어기(820)는, 이를테면, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함할 수 있다. 메모리(840)는 휴대용 통신 디바이스(810)로 전송되거나 휴대용 통신 디바이스(810)에 의해 전송되는 메시지를 저장할 수 있다. 메모리(840)는 휴대용 통신 디바이스(810)의 동작 중에 제어기(820)에 의해 실행되는 인스트럭션을 저장할 수도 있으며, 사용자 데이터를 저장하는 데 사용될 수도 있다. 메모리(840)는 하나 이상의 상이한 유형의 메모리에 의해 제공될 수 있다. 예컨대, 메모리(840)는 휘발성 메모리(임의 유형의 RAM), 플래시 메모리와 같은 비휘발성 메모리 및/또는 이를테면 도 2에 도시된 상변화 메모리(33)와 같은 상변화 메모리를 포함할 수 있다.
I/O 디바이스(830)는 사용자가 메시지를 생성하는 데 사용될 수 있다. 휴대용 통신 디바이스(810)는 안테나(860)와 송수신기(850)를 이용하여 무선 주파수(RF) 신호로 무선 통신 네트워크를 통해 메시지를 송수신할 수 있다.
휴대용 통신 디바이스(810)는 메시지를 송수신함에 있어서, CDMA(Code Division Multiple Access), 셀룰러 무선전화 통신 시스템(cellular radio telephone communication systems), GSM(Global System for Mobile Communications) 셀룰러 무선전화 시스템, NADC(North American Digital Cellular) 무선전화 시스템, TDMA(Time Division Multiple Access) 시스템, E-TDMA(ExtendedTDMA) 셀룰러 무선전화 시스템, WCDMA(Wide-band CDMA)와 같은 3G(3rd Generation) 시스템 등의 통신 프로토콜 중 하나를 사용할 수 있다.
본 상세한 설명에서 본 발명의 소정 특성에 대해여 설명하였으므로, 당업자에게는 이들에 대한 수정물, 치환물, 변형물, 균등물이 떠오를 것이다. 따라서, 첨부하는 청구범위는 본 발명의 사상 내에서 이러한 수정물과 변형물을 모두 포함하도록 의도되었음을 이해하여야 한다.

Claims (37)

  1. 두 가지 이상의 상태를 갖는 메모리 재료(a memory material)에 신호를 인가하는 단계와,
    상기 신호의 하강 시간(a fall time)을 설정하여 상기 메모리 재료를 상기 두 가지 이상의 상태 중 하나로 만드는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 하강 시간을 증가시켜 상기 메모리 재료의 저항(a resistance)을 감소시키는 단계를 더 포함하는 방법.
  3. 제 1 항에 있어서,
    상기 하강 시간을 설정하는 단계는 상기 신호의 하강 시간을 제 1 선택 하강 시간으로 설정하여 상기 재료를 상기 두 가지 이상의 상태 중 제 1 상태로 만드는 단계를 포함하고,
    상기 방법은
    상기 신호의 하강 시간을 제 2 선택 하강 시간으로 설정하여 상기 재료를 상기 두 가지 이상의 상태 중 제 2 상태로 만드는 단계와,
    상기 신호의 하강 시간을 제 3 선택 하강 시간으로 설정하여 상기 재료를 상기 두 가지 이상의 상태 중 제 3 상태로 만드는 단계와,
    상기 신호의 하강 시간을 제 4 선택 하강 시간으로 설정하여 상기 재료를 상기 두 가지 이상의 상태 중 제 4 상태로 만드는 단계
    를 더 포함하는 방법.
  4. 제 3 항에 있어서,
    상기 제 1 선택 하강 시간은 상기 제 2 선택 하강시간보다 짧고, 상기 제 2 선택 하강 시간은 상기 제 3 선택 하강시간보다 짧으며, 상기 제 3 선택 하강 시간은 상기 제 4 선택 하강 시간보다 짧은 방법.
  5. 제 3 항에 있어서,
    상기 제 1 상태에서의 상기 메모리 재료의 도전성(a conductivity)은 상기 제 2 상태에서의 상기 재료의 도전성보다 작고, 상기 제 2 상태에서의 상기 메모리 재료의 도전성은 상기 제 3 상태에서의 상기 재료의 도전성보다 작으며, 상기 제 상태에서의 상기 메모리 재료의 도전성은 상기 제 4 상태에서의 상기 재료의 도전성보다 작은 방법.
  6. 제 1 항에 있어서,
    상기 신호의 진폭을 설정하여 상기 신호가 상기 메모리 재료에 인가될 때 상기 메모리 재료를 비정질화 온도(an amorphizing temperature)로 가열하는 단계를 더 포함하되,
    상기 하강 시간은 상기 메모리 재료가 상기 비결정화 온도에 도달한 후, 상기 메모리 재료가 상기 두 가지 이상의 상태 중 제 1 상태 - 상기 제 1 상태는 다결정질 상태(a polycrystalline state)임 - 가 되기에 충분한 속도로 상기 메모리 재료를 냉각시키도록 설정되는
    방법.
  7. 제 1 항에 있어서,
    상기 신호를 인가하는 단계는 상기 신호가 최대 레벨에 도달하기 전에 상승부(a leading portion)가 발생하고 상기 신호가 상기 최대 레벨에 도달한 후 하강부(a trailing portion)가 발생하는 펄스를 인가하는 단계를 포함하되,
    상기 하강 시간은 상기 하강부가 상기 최대 레벨로부터 최소 레벨로 감소하는 시간을 의미하는
    방법.
  8. 제 1 항에 있어서,
    상기 신호의 상기 하강 시간을 설정하는 단계는 상기 신호의 하강부의 기울기를 설정하는 단계를 더 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 기울기를 설정하는 단계는 상기 하강부의 상기 기울기를 음의 기울기(a negative slope)로 설정하는 단계를 포함하는 방법.
  10. 제 8 항에 있어서,
    상기 기울기를 설정하는 단계는 상기 기울기를 시간에 따라 변화하도록 설정하는 단계를 포함하는 방법.
  11. 제 8 항에 있어서,
    상기 기울기를 설정하는 단계는 상기 하강부를 음의 기울기로부터 실질적으로 수직인 기울기로 변화하도록 성형하는 단계를 포함하는 방법.
  12. 제 8 항에 있어서,
    상기 기울기를 설정하는 단계는 상기 신호가 비구형파(nonrectangular)가 되도록 상기 신호를 성형하는 단계를 포함하는 방법.
  13. 제 1 항에 있어서,
    상기 하강 시간을 설정하는 단계는 상기 신호의 감쇄율(a decay rate)을 설정하는 단계를 포함하는 방법.
  14. 제 13 항에 있어서,
    상기 신호의 감쇄율을 증가시켜 상기 신호의 상기 하강 시간을 감소시키는 단계를 더 포함하는 방법.
  15. 제 1 항에 있어서,
    상기 메모리 재료는 상변화 재료(a phase change material)인 방법.
  16. 제 1 항에 있어서,
    상기 메모리 재료에 제 2 신호를 인가하는 단계와,
    상기 메모리 재료에 제 3 신호를 인가하는 단계
    를 더 포함하되,
    상기 하강 시간을 설정하는 단계는 상기 하강 시간을 상기 제 2 신호의 하강 시간보다는 길고 상기 제 3 신호의 하강 시간보다는 짧게 설정하는 단계를 포함하는
    방법.
  17. 제 16 항에 있어서,
    상기 신호가 상기 메모리 재료에 인가되면, 상기 신호는 상기 메모리 재료를 상기 두 가지 이상의 상태 중 제 1 상태로 만들고,
    상기 제 2 신호가 상기 메모리 재료에 인가되면, 상기 제 2 신호는 상기 메모리 재료를 상기 두 가지 이상의 상태 중 제 2 상태로 만들며,
    상기 제 3 신호가 상기 메모리 재료에 인가되면, 상기 제 3 신호는 상기 메모리 제료를 상기 두 가지 이상의 상태 중 제 3 상태로 만드는
    방법.
  18. 제 17 항에 있어서,
    상기 제 2 상태는 실질적으로 비정질 상태이고,
    상기 제 3 상태는 실질적으로 결정질 상태(a substantially crystalline state)이며,
    상기 제 1 상태는 상기 제 2 상태와 상기 제 3 상태의 중간 상태인
    방법.
  19. 제 17 항에 있어서,
    상기 제 2 상태에서의 상기 메모리 재료의 저항은 상기 제 1 상태에서의 상기 메모리 재료의 저항보다 크고,
    상기 제 1 상태에서의 상기 메모리 재료의 상기 저항은 상기 제 3 상태에서의 상기 메모리 재료의 저항보다 큰
    방법.
  20. 제 1 항에 있어서,
    상기 신호가 상기 메모리에 인가된 후 상기 메모리 재료가 상기 두 가지 이상의 상태 중 선택된 상태에 있는지 여부를 판단하는 단계를 더 포함하는 방법.
  21. 제 20 항에 있어서,
    상기 판단 단계는 상기 메모리 재료의 저항을 기준 저항과 비교하는 단계를 더 포함하는 방법.
  22. 제 20 항에 있어서,
    상기 메모리 재료가 상기 선택된 상태에 있지 않으면 상기 메모리 재료에 제 2 신호를 인가하는 단계와,
    상기 제 2 신호의 하강 시간을 상기 신호의 하강 시간보다 길게 설정하는 단계
    를 더 포함하는 방법.
  23. 적어도 세 가지 상태를 갖는 메모리 재료와,
    상기 메모리 재료에 신호를 인가하되, 상기 신호의 하강 시간을 설정하여 상기 메모리 재료를 상기 적어도 세 가지 상태 중 하나로 프로그래밍하는 디바이스
    를 포함하는 장치.
  24. 제 23 항에 있어서,
    상기 디바이스는 상기 신호의 상기 하강 시간을 제 1 선택 하강 시간으로 설정하여 상기 메모리 재료를 상기 적어도 세 가지 상태 중 제 1 상태로 프로그래밍하고,
    상기 디바이스는 상기 신호의 상기 하강 시간을 제 2 선택 하강 시간으로 설정하여 상기 메모리 재료를 상기 적어도 세 가지 상태 중 제 2 상태로 프로그래밍하며,
    상기 디바이스는 상기 신호의 상기 하강 시간을 제 3 선택 하강 시간으로 설정하여 상기 메모리 재료를 상기 적어도 세 가지 상태 중 제 3 상태로 프로그래밍하는
    장치.
  25. 제 24 항에 있어서,
    상기 제 1 선택 하강 시간은 상기 제 2 선택 하강 시간보다 짧고, 상기 제 2 선택 하강 시간은 상기 제 3 선택 하강 시간보다 짧은 장치.
  26. 제 24 항에 있어서,
    상기 제 1 상태에서의 상기 메모리 재료의 저항은 상기 제 2 상태에서의 상기 메모리 재료의 저항보다 크고, 상기 제 2 상태에서의 상기 메모리 재료의 저항은 상기 제 3 상태에서의 상기 메모리 재료의 저항보다 큰 장치.
  27. 제 23 항에 있어서,
    상기 메모리 재료는 상변화 재료인 장치.
  28. 제 23 항에 있어서,
    상기 디바이스는 상기 하강 시간을 증가시켜서 상기 메모리 재료의 저항을 감소시키는 장치.
  29. 제 23 항에 있어서,
    상기 디바이스는 상기 신호의 하강부의 기울기를 성형하여 상기 신호의 상기 하강 시간을 설정하는 회로를 포함하는 장치.
  30. 제 23 항에 있어서,
    상기 디바이스는 상기 신호의 감쇄율을 설정하여 상기 신호의 상기 하강 시간을 설정하는 회로를 포함하는 장치.
  31. 제 23 항에 있어서,
    상기 디바이스는 상기 신호의 하강 시간을 설정해서 상기 메모리 재료를 상기 적어도 세 가지 상태 중 선택된 상태로 프로그래밍하고,
    상기 메모리 재료가 상기 선택된 상태로 프로그래밍되었는지 여부를 판단하는 회로를 더 포함하는
    장치.
  32. 제 31 항에 있어서,
    상기 회로는
    상기 메모리 재료에 결합된 제 1 입력단, 제 1 기준 신호를 수신하는 제 2 입력단, 출력단을 구비하는 비교기와,
    상기 메모리 재료에 결합된 제 1 입력단, 제 2 기준 신호를 수신하는 제 2 입력단, 출력단을 구비하는 제 2 비교기
    를 포함하는 장치.
  33. 제 23 항에 있어서,
    상기 디바이스는 회로인 장치.
  34. 제어기와,
    상기 제어기에 결합된 송수신기와,
    적어도 세 가지 상태를 갖고 상기 제어기에 결합되는 메모리 소자와,
    상기 메모리 소자에 신호를 제공하되, 상기 신호의 감쇄율을 설정하여 상기 메모리 소자를 상기 적어도 세 가지 상태 중 하나로 프로그래밍하는 디바이스
    를 포함하는 시스템.
  35. 제 34 항에 있어서,
    상기 디바이스는 상기 신호의 상기 감쇄율을 제 1 선택 감쇄율로 설정하여 상기 메모리 소자를 상기 적어도 세 가지 상태 중 제 1 상태로 프로그래밍하고,
    상기 디바이스는 상기 신호의 상기 감쇄율을 제 2 선택 감쇄율로 설정하여 상기 메모리 소자를 상기 적어도 세 가지 상태 중 제 2 상태로 프로그래밍하며,
    상기 디바이스는 상기 신호의 상기 감쇄율을 제 3 선택 감쇄율로 설정하여 상기 메모리 소자를 상기 적어도 세 가지 상태 중 제 3 상태로 프로그래밍하는
    시스템.
  36. 제 35 항에 있어서,
    상기 제 1 선택 감쇄율은 상기 제 2 선택 감소율보다 크고, 상기 제 2 선택 감쇄율을 상기 제 3 선택 감쇄율보다 큰 시스템.
  37. 제 36 항에 있어서,
    상기 제 1 상태에서의 상기 메모리 소자의 도전성은 상기 제 2 상태에서의 상기 메모리 소자의 도전성보다 작고, 상기 제 2 상태에서의 상기 메모리 소자의 도전성은 상기 제 3 상태에서의 상기 메모리 소자의 도전성보다 작은 시스템.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701749B2 (en) 2007-06-20 2010-04-20 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory devices having controlled resistance drift parameter, memory systems employing such devices and methods of reading memory devices
US7778079B2 (en) 2007-07-12 2010-08-17 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory devices having post-programming operation resistance drift saturation, memory systems employing such devices and methods of reading memory devices
US7940552B2 (en) 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
US7952908B2 (en) 2008-12-31 2011-05-31 Hynix Semiconductor Inc. Apparatus and method for sensing multi-level cell data
KR20120065274A (ko) * 2009-06-22 2012-06-20 샌디스크 테크놀로지스, 인코포레이티드 비휘발성 저장소자에서 향상된 채널 부스팅을 위한 감소된 프로그래밍 펄스 폭
US8238147B2 (en) 2007-09-13 2012-08-07 Samsung Electronics Co., Ltd. Multi-level phase change memory device, program method thereof, and method and system including the same
US8456933B2 (en) 2010-04-26 2013-06-04 SK Hynix Inc. Semiconductor memory apparatus and method for generating programming current pulse
US8570794B2 (en) 2010-04-26 2013-10-29 SK Hynix Inc. Semiconductor memory apparatus
KR20200082859A (ko) * 2018-12-31 2020-07-08 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법

Families Citing this family (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6638820B2 (en) 2001-02-08 2003-10-28 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of precluding diffusion of a metal into adjacent chalcogenide material, and chalcogenide comprising devices
US7102150B2 (en) 2001-05-11 2006-09-05 Harshfield Steven T PCRAM memory cell and method of making same
US6570784B2 (en) * 2001-06-29 2003-05-27 Ovonyx, Inc. Programming a phase-change material memory
US6590807B2 (en) * 2001-08-02 2003-07-08 Intel Corporation Method for reading a structural phase-change memory
US6955940B2 (en) 2001-08-29 2005-10-18 Micron Technology, Inc. Method of forming chalcogenide comprising devices
US20030047765A1 (en) * 2001-08-30 2003-03-13 Campbell Kristy A. Stoichiometry for chalcogenide glasses useful for memory devices and method of formation
US6815818B2 (en) * 2001-11-19 2004-11-09 Micron Technology, Inc. Electrode structure for use in an integrated circuit
US6791859B2 (en) 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
US20030143782A1 (en) 2002-01-31 2003-07-31 Gilton Terry L. Methods of forming germanium selenide comprising devices and methods of forming silver selenide comprising structures
US6791885B2 (en) 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
US7151273B2 (en) 2002-02-20 2006-12-19 Micron Technology, Inc. Silver-selenide/chalcogenide glass stack for resistance variable memory
US6809362B2 (en) 2002-02-20 2004-10-26 Micron Technology, Inc. Multiple data state memory cell
US6890790B2 (en) 2002-06-06 2005-05-10 Micron Technology, Inc. Co-sputter deposition of metal-doped chalcogenides
US7015494B2 (en) 2002-07-10 2006-03-21 Micron Technology, Inc. Assemblies displaying differential negative resistance
JP4027282B2 (ja) * 2002-07-10 2007-12-26 キヤノン株式会社 インクジェット記録ヘッド
US6768665B2 (en) * 2002-08-05 2004-07-27 Intel Corporation Refreshing memory cells of a phase change material memory device
JP2004079002A (ja) * 2002-08-09 2004-03-11 Renesas Technology Corp 不揮発性記憶装置
US7010644B2 (en) 2002-08-29 2006-03-07 Micron Technology, Inc. Software refreshed memory device and method
US6856002B2 (en) * 2002-08-29 2005-02-15 Micron Technology, Inc. Graded GexSe100-x concentration in PCRAM
US6864521B2 (en) * 2002-08-29 2005-03-08 Micron Technology, Inc. Method to control silver concentration in a resistance variable memory element
US7364644B2 (en) 2002-08-29 2008-04-29 Micron Technology, Inc. Silver selenide film stoichiometry and morphology control in sputter deposition
US7163837B2 (en) * 2002-08-29 2007-01-16 Micron Technology, Inc. Method of forming a resistance variable memory element
US6831856B2 (en) * 2002-09-23 2004-12-14 Ovonyx, Inc. Method of data storage using only amorphous phase of electrically programmable phase-change memory element
US6813177B2 (en) * 2002-12-13 2004-11-02 Ovoynx, Inc. Method and system to store information
US6813178B2 (en) 2003-03-12 2004-11-02 Micron Technology, Inc. Chalcogenide glass constant current device, and its method of fabrication and operation
US20040197947A1 (en) * 2003-04-07 2004-10-07 Fricke Peter J. Memory-cell filament electrodes and methods
US7050327B2 (en) 2003-04-10 2006-05-23 Micron Technology, Inc. Differential negative resistance memory
DE60315613T2 (de) * 2003-06-16 2008-05-08 Stmicroelectronics S.R.L., Agrate Brianza Schreibschaltung für Phasenwechsel-Speicher
US6930909B2 (en) * 2003-06-25 2005-08-16 Micron Technology, Inc. Memory device and methods of controlling resistance variation and resistance profile drift
DE102004039977B4 (de) * 2003-08-13 2008-09-11 Samsung Electronics Co., Ltd., Suwon Programmierverfahren und Treiberschaltung für eine Phasenwechselspeicherzelle
KR100505701B1 (ko) * 2003-08-13 2005-08-03 삼성전자주식회사 상 변화 메모리의 셋(ｓｅｔ) 시간을 최소화하는프로그래밍 방법 및 프로그래밍 방법을 구현하는 기입드라이버 회로
US7153721B2 (en) * 2004-01-28 2006-12-26 Micron Technology, Inc. Resistance variable memory elements based on polarized silver-selenide network growth
US7105864B2 (en) * 2004-01-29 2006-09-12 Micron Technology, Inc. Non-volatile zero field splitting resonance memory
DE102005004338B4 (de) * 2004-02-04 2009-04-09 Samsung Electronics Co., Ltd., Suwon Phasenänderungs-Speicherbauelement und zugehöriges Programmierverfahren
KR100574975B1 (ko) * 2004-03-05 2006-05-02 삼성전자주식회사 상 변화 메모리 어레이의 셋 프로그래밍 방법 및 기입드라이버 회로
US7583551B2 (en) 2004-03-10 2009-09-01 Micron Technology, Inc. Power management control and controlling memory refresh operations
US7005665B2 (en) * 2004-03-18 2006-02-28 International Business Machines Corporation Phase change memory cell on silicon-on insulator substrate
JP2007531260A (ja) * 2004-03-26 2007-11-01 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 相変化材料を含む電気デバイス
DE102004015928A1 (de) * 2004-03-31 2005-10-27 Infineon Technologies Ag Schreib-/Lösch-Verfahren für resistiv schaltende Speicherbauelemente
US20050280987A1 (en) * 2004-06-07 2005-12-22 Kwitek Benjamin J Phase change materials as a heat sink for computers
US7326950B2 (en) 2004-07-19 2008-02-05 Micron Technology, Inc. Memory device with switching glass layer
US7354793B2 (en) 2004-08-12 2008-04-08 Micron Technology, Inc. Method of forming a PCRAM device incorporating a resistance-variable chalocogenide element
US7365411B2 (en) 2004-08-12 2008-04-29 Micron Technology, Inc. Resistance variable memory with temperature tolerant materials
US20060056233A1 (en) * 2004-09-10 2006-03-16 Parkinson Ward D Using a phase change memory as a replacement for a buffered flash memory
US7031181B1 (en) * 2004-11-23 2006-04-18 Infineon Technologies Ag Multi-pulse reset write scheme for phase-change memories
US7113424B2 (en) * 2004-11-23 2006-09-26 Infineon Technologies Ag Energy adjusted write pulses in phase-change memories
JP4524455B2 (ja) * 2004-11-26 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
US7374174B2 (en) 2004-12-22 2008-05-20 Micron Technology, Inc. Small electrode for resistance variable devices
US20060169968A1 (en) * 2005-02-01 2006-08-03 Thomas Happ Pillar phase change memory cell
US7348590B2 (en) * 2005-02-10 2008-03-25 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
US7214958B2 (en) * 2005-02-10 2007-05-08 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
US7361925B2 (en) * 2005-02-10 2008-04-22 Infineon Technologies Ag Integrated circuit having a memory including a low-k dielectric material for thermal isolation
US7317200B2 (en) 2005-02-23 2008-01-08 Micron Technology, Inc. SnSe-based limited reprogrammable cell
KR100699837B1 (ko) * 2005-04-04 2007-03-27 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법
US7709289B2 (en) 2005-04-22 2010-05-04 Micron Technology, Inc. Memory elements having patterned electrodes and method of forming the same
US7269044B2 (en) * 2005-04-22 2007-09-11 Micron Technology, Inc. Method and apparatus for accessing a memory array
US7427770B2 (en) 2005-04-22 2008-09-23 Micron Technology, Inc. Memory array for increased bit density
EP1729303B1 (en) * 2005-06-03 2010-12-15 STMicroelectronics Srl Method for multilevel programming of phase change memory cells using a percolation algorithm
KR100794654B1 (ko) * 2005-07-06 2008-01-14 삼성전자주식회사 상 변화 메모리 장치 및 그것의 프로그램 방법
US7274034B2 (en) 2005-08-01 2007-09-25 Micron Technology, Inc. Resistance variable memory device with sputtered metal-chalcogenide region and method of fabrication
US7332735B2 (en) 2005-08-02 2008-02-19 Micron Technology, Inc. Phase change memory cell and method of formation
US7579615B2 (en) 2005-08-09 2009-08-25 Micron Technology, Inc. Access transistor for memory device
US7251154B2 (en) 2005-08-15 2007-07-31 Micron Technology, Inc. Method and apparatus providing a cross-point memory array using a variable resistance memory cell and capacitance
CN101180683B (zh) * 2005-09-21 2010-05-26 株式会社瑞萨科技 半导体器件
US20070171705A1 (en) * 2005-12-15 2007-07-26 Parkinson Ward D Writing phase change memories
KR100738092B1 (ko) 2006-01-05 2007-07-12 삼성전자주식회사 상전이 메모리 소자의 멀티-비트 동작 방법
US7460394B2 (en) * 2006-05-18 2008-12-02 Infineon Technologies Ag Phase change memory having temperature budget sensor
US7498655B2 (en) * 2006-03-28 2009-03-03 Intel Corporation Probe-based memory
TWI310558B (en) * 2006-06-02 2009-06-01 Ind Tech Res Inst Phase change memory cell
US7457146B2 (en) * 2006-06-19 2008-11-25 Qimonda North America Corp. Memory cell programmed using a temperature controlled set pulse
JP4191211B2 (ja) * 2006-07-07 2008-12-03 エルピーダメモリ株式会社 不揮発性メモリ及びその制御方法
US20080025080A1 (en) * 2006-07-27 2008-01-31 Cswitch Corporation Method and apparatus for programming phase change devices
US7560723B2 (en) * 2006-08-29 2009-07-14 Micron Technology, Inc. Enhanced memory density resistance variable memory cells, arrays, devices and systems including the same, and methods of fabrication
KR100763231B1 (ko) * 2006-09-11 2007-10-04 삼성전자주식회사 상변화 메모리 장치
US7859894B2 (en) * 2006-09-20 2010-12-28 Qimonda Ag Energy adjusted write pulses in phase-change memory cells
US7619917B2 (en) * 2006-11-28 2009-11-17 Qimonda North America Corp. Memory cell with trigger element
KR100801082B1 (ko) * 2006-11-29 2008-02-05 삼성전자주식회사 멀티 레벨 가변 저항 메모리 장치의 구동 방법 및 멀티레벨 가변 저항 메모리 장치
US7692949B2 (en) * 2006-12-04 2010-04-06 Qimonda North America Corp. Multi-bit resistive memory
US7903447B2 (en) * 2006-12-13 2011-03-08 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on programmable resistive memory cell
TWI323469B (en) * 2006-12-25 2010-04-11 Nanya Technology Corp Programming method of phase change memory
TWI330846B (en) 2007-03-08 2010-09-21 Ind Tech Res Inst A writing method and system for a phase change memory
KR100819560B1 (ko) * 2007-03-26 2008-04-08 삼성전자주식회사 상전이 메모리소자 및 그 제조방법
US7704788B2 (en) * 2007-04-06 2010-04-27 Samsung Electronics Co., Ltd. Methods of fabricating multi-bit phase-change memory devices and devices formed thereby
US7564710B2 (en) * 2007-04-30 2009-07-21 Qimonda North America Corp. Circuit for programming a memory element
US7571901B2 (en) * 2007-06-21 2009-08-11 Qimonda North America Corp. Circuit for programming a memory element
US7795605B2 (en) * 2007-06-29 2010-09-14 International Business Machines Corporation Phase change material based temperature sensor
US20090027943A1 (en) * 2007-07-24 2009-01-29 Thomas Nirschl Resistive memory including bidirectional write operation
KR101311499B1 (ko) 2007-08-23 2013-09-25 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 프로그램 방법
KR101374319B1 (ko) * 2007-08-24 2014-03-17 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 동작 방법
US7787291B2 (en) * 2007-09-26 2010-08-31 Intel Corporation Programming a multilevel phase change memory cell
US8158965B2 (en) * 2008-02-05 2012-04-17 Macronix International Co., Ltd. Heating center PCRAM structure and methods for making
TWI413121B (zh) * 2008-02-29 2013-10-21 Toshiba Kk Semiconductor memory device
US7729163B2 (en) * 2008-03-26 2010-06-01 Micron Technology, Inc. Phase change memory
US8077505B2 (en) 2008-05-07 2011-12-13 Macronix International Co., Ltd. Bipolar switching of phase change device
US8134857B2 (en) 2008-06-27 2012-03-13 Macronix International Co., Ltd. Methods for high speed reading operation of phase change memory and device employing same
US8467236B2 (en) 2008-08-01 2013-06-18 Boise State University Continuously variable resistor
DE102009000124A1 (de) * 2009-01-09 2010-07-15 Forschungszentrum Jülich GmbH Verfahren zur Speicherung digitaler Information nebst Speicherelement
US8386883B2 (en) * 2009-02-24 2013-02-26 International Business Machines Corporation Lengthening life of a limited life memory
KR20100097407A (ko) * 2009-02-26 2010-09-03 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 프로그램 방법
US8183565B2 (en) * 2009-03-25 2012-05-22 Ovonyx, Inc. Programmable resistance memory array with dedicated test cell
KR20100107609A (ko) * 2009-03-26 2010-10-06 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 기입 방법
KR20110015907A (ko) * 2009-08-10 2011-02-17 삼성전자주식회사 저항체를 이용한 멀티 레벨 메모리 장치
US8040721B2 (en) * 2009-08-31 2011-10-18 Sandisk 3D Llc Creating short program pulses in asymmetric memory arrays
US8125822B2 (en) 2009-08-31 2012-02-28 Sandisk 3D Llc Reducing programming time of a memory cell
US8379437B2 (en) * 2009-08-31 2013-02-19 Sandisk 3D, Llc Flexible multi-pulse set operation for phase-change memories
US8278641B2 (en) 2009-12-23 2012-10-02 Intel Corporation Fabricating current-confining structures in phase change memory switch cells
TWI392514B (zh) 2010-01-29 2013-04-11 Colgate Palmolive Co 具有高微生物效力之不含氟化物及陰離子表面活性劑的潔牙劑
KR101216535B1 (ko) * 2011-04-27 2012-12-31 주식회사 메디칼써프라이 비구형파를 이용한 산소포화도 측정 장치
KR101614229B1 (ko) 2011-09-09 2016-04-20 인텔 코포레이션 메모리 장치에서의 경로 분리
CN102543170B (zh) * 2012-02-17 2014-10-29 北京时代全芯科技有限公司 一种实现相变存储器低功耗的方法
CN104966717B (zh) * 2014-01-24 2018-04-13 旺宏电子股份有限公司 一种存储器装置及提供该存储器装置的方法
US9711213B2 (en) * 2014-09-04 2017-07-18 Micron Technology, Inc. Operational signals generated from capacitive stored charge
US9786369B1 (en) * 2015-04-10 2017-10-10 Crossbar, Inc. Enhanced MLC programming
US10593403B2 (en) 2016-02-23 2020-03-17 Hewlett Packard Enterprise Development Lp Memristive arrays with a waveform generation device
US10622049B1 (en) * 2017-04-28 2020-04-14 SK Hynix Inc. Electronic device including a semiconductor memory that includes a circuit for changing a waveform of a write pulse
US11812676B2 (en) * 2020-03-24 2023-11-07 International Business Machines Corporation Multi-terminal phase change memory device
US11715517B2 (en) 2021-08-06 2023-08-01 International Business Machines Corporation Linear phase change memory

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3271591A (en) 1963-09-20 1966-09-06 Energy Conversion Devices Inc Symmetrical current controlling device
US3530441A (en) 1969-01-15 1970-09-22 Energy Conversion Devices Inc Method and apparatus for storing and retrieving information
US4653024A (en) * 1984-11-21 1987-03-24 Energy Conversion Devices, Inc. Data storage device including a phase changeable material
US4924436A (en) * 1987-06-22 1990-05-08 Energy Conversion Devices, Inc. Data storage device having a phase change memory medium reversible by direct overwrite and method of direct overwrite
US5296716A (en) 1991-01-18 1994-03-22 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US5166758A (en) * 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US5879955A (en) 1995-06-07 1999-03-09 Micron Technology, Inc. Method for fabricating an array of ultra-small pores for chalcogenide memory cells
US5789758A (en) 1995-06-07 1998-08-04 Micron Technology, Inc. Chalcogenide memory cell with a plurality of chalcogenide electrodes
US5687112A (en) * 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact
US6025220A (en) 1996-06-18 2000-02-15 Micron Technology, Inc. Method of forming a polysilicon diode and devices incorporating such diode
US5998244A (en) 1996-08-22 1999-12-07 Micron Technology, Inc. Memory cell incorporating a chalcogenide element and method of making same
US5883827A (en) * 1996-08-26 1999-03-16 Micron Technology, Inc. Method and apparatus for reading/writing data in a memory system including programmable resistors
US6087674A (en) 1996-10-28 2000-07-11 Energy Conversion Devices, Inc. Memory element with memory material comprising phase-change material and dielectric material
US5781557A (en) 1996-12-31 1998-07-14 Intel Corporation Memory test mode for wordline resistive defects
US6031287A (en) 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US5933365A (en) 1997-06-19 1999-08-03 Energy Conversion Devices, Inc. Memory element with energy control mechanism
US5912839A (en) * 1998-06-23 1999-06-15 Energy Conversion Devices, Inc. Universal memory element and method of programming same
US6141241A (en) 1998-06-23 2000-10-31 Energy Conversion Devices, Inc. Universal memory element with systems employing same and apparatus and method for reading, writing and programming same
US6487113B1 (en) * 2001-06-29 2002-11-26 Ovonyx, Inc. Programming a phase-change memory with slow quench time

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7940552B2 (en) 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
US8199567B2 (en) 2007-04-30 2012-06-12 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory devices having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
US7701749B2 (en) 2007-06-20 2010-04-20 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory devices having controlled resistance drift parameter, memory systems employing such devices and methods of reading memory devices
US7778079B2 (en) 2007-07-12 2010-08-17 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory devices having post-programming operation resistance drift saturation, memory systems employing such devices and methods of reading memory devices
US8238147B2 (en) 2007-09-13 2012-08-07 Samsung Electronics Co., Ltd. Multi-level phase change memory device, program method thereof, and method and system including the same
KR101390337B1 (ko) * 2007-09-13 2014-04-29 삼성전자주식회사 멀티-레벨 상변환 메모리 장치, 그것의 프로그램 방법,그리고 그것을 포함한 메모리 시스템
US7952908B2 (en) 2008-12-31 2011-05-31 Hynix Semiconductor Inc. Apparatus and method for sensing multi-level cell data
KR20120065274A (ko) * 2009-06-22 2012-06-20 샌디스크 테크놀로지스, 인코포레이티드 비휘발성 저장소자에서 향상된 채널 부스팅을 위한 감소된 프로그래밍 펄스 폭
US8456933B2 (en) 2010-04-26 2013-06-04 SK Hynix Inc. Semiconductor memory apparatus and method for generating programming current pulse
US8570794B2 (en) 2010-04-26 2013-10-29 SK Hynix Inc. Semiconductor memory apparatus
KR20200082859A (ko) * 2018-12-31 2020-07-08 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법

Also Published As

Publication number Publication date
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