KR20040073606A - 베이스에 부품을 삽입하고 콘택을 형성하는 방법 - Google Patents

베이스에 부품을 삽입하고 콘택을 형성하는 방법

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KR20040073606A
KR20040073606A KR10-2004-7011833A KR20047011833A KR20040073606A KR 20040073606 A KR20040073606 A KR 20040073606A KR 20047011833 A KR20047011833 A KR 20047011833A KR 20040073606 A KR20040073606 A KR 20040073606A
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리스토 투오민엔
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임베라 일렉트로닉스 오와이
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Abstract

본 발명은 전자회로의 일부, 또는 이들의 적어도 일부를 형성하는 반도체 부품들이 회로 기판 등의 베이스 제조 동안에 베이스에 삽입되는 방법을 개시한다. 따라서, 베이스 구조가 반도체 부품 주위에 다소 제조된다. 본 발명에 따르면, 우선 적어도 하나의 도전 패턴 및 반도체 부품들에 대한 관통 홀들이 베이스에 제조된다. 그 후 반도체 부품들이 도전 패턴과 정렬하여 홀에 배치된다. 반도체 부품들은 베이스 구조에 부착되고, 적어도 하나의 도전 패턴이 반도체 부품 표면의 콘택 영역과 전기적 콘택을 형성하도록 하나 이상의 도전 패턴층이 베이스에 제조된다.

Description

베이스에 부품을 삽입하고 콘택을 형성하는 방법{METHOD FOR EMBEDDING A COMPONENT IN A BASE AND FORMING A CONTACT}
본 발명과 관련된 방법을 이용하여 처리되는 베이스들은 전자제품들의 전기부품, 일반적으로는 반도체 부품, 특히 마이크로 회로용 베이스로서 사용된다. 베이스의 역할은 부품들에 대한 기계적 부착 베이스를 제공하고 베이스 위와 베이스 바깥의 다른 부품들에 대한 필수 전기적 접속을 제공하는 것이다. 베이스는 회로 기판이 될 수 있어, 본 발명의 목적이 되는 방법이 회로 기판 제조 기술과 밀접하게 관련된다. 베이스는 또한 예를 들어 부품 또는 부품들의 패키지화에 사용되는 베이스나, 전체 기능 모듈의 베이스 등 다른 어떤 베이스가 될 수도 있다.
회로 기판 제조 기술은 마이크로 회로 제조 기술에 사용되는 기판이 반도체 재료인데 반해 회로 기판의 베이스 재료는 절연체라는 점에서 마이크로 회로 제조와 특히 차이가 있다. 또한 마이크로 회로 제조 기술은 일반적으로 회로 기판 제조 기술에 비해 상당히 고가이다.
회로 기판 제조 기술은 패키지화 기술이 반도체 부품 주위에 패키지를 형성하여 반도체 부품의 취급을 용이하게 한다는 점에서 패키지화 기술과 차이가 있다. 반도체 부품 패키지의 표면은 패키지화된 부품이 회로 기판 상에 쉽게 설치될 수 있게 하는 콘택부, 일반적으로는 돌출부를 갖고 있다. 반도체 패키지는 또한 도전체를 포함하며, 이 도전체를 통해 전압이 실제 반도체에 접속될 수 있어, 패키지 바깥으로 돌출하는 콘택부를 반도체 부품 표면상의 콘택 영역에 접속시킬 수 있다.
그러나, 종래 기술을 이용하여 제조된 부품들의 패키지는 상당한 공간을 차지한다. 전자 디바이스들의 소형화로 인해 반도체 부품들의 패키지화를 없애는 시도가 이루어졌다. 이러한 목적으로, 이를테면 패키지 없는 반도체 부품이 회로 기판 표면에 직접 조립되는 소위 플립 칩 기술이 개발되었다. 그러나 플립 칩 기술에는 많은 어려움이 있다. 예를 들어, 회로 기판과 반도체 부품 사이에 기계적 응력이 발생하는 응용에서 특히 접속 신뢰도의 문제가 발생할 수 있다. 칩과 회로 기판 사이에 적당한 언더필(underfill)을 부가함으로써 기계적 응력이 균등해져야 한다. 이러한 처리는 프로세스를 속도를 떨어뜨리고 제조 비용을 상승시킨다. 가요성(可撓性) 회로 기판이 사용되고 회로 기판이 강하게 구부러지는 응용에서 특히 응력이 발생한다.
본 발명은 베이스에 하나 이상의 부품을 삽입하고 이들의 콘택을 형성하는 방법에 관한 것이다.
도 1은 본 발명에 따른 제 1 프로세스의 단면 시리즈를 나타낸다.
도 2는 본 발명에 따른 제 2 프로세스의 단면 시리즈를 나타낸다.
도 3은 본 발명에 따른 제 3 프로세스의 단면 시리즈를 나타낸다.
본 발명의 목적은 패키지화되지 않은 마이크로 회로가 신뢰할 수 있지만 경제적으로 베이스에 부착될 수 있고 콘택을 구비할 수 있게 하는 방법을 안출하는 것이다.
본 발명은 반도체 부품들, 또는 이들 중 적어도 일부를 회로 기판 등의 베이스 제조 동안에 베이스에 삽입함으로써, 베이스 구조의 일부가 반도체 부품들 주위에 그대로 제조되는 것을 기초로 한다. 본 발명에 따르면, 우선 베이스 기판에 적어도 하나의 도전 패턴이 제조되고 반도체 부품용 관통 홀이 제조된다. 그 후 반도체 부품이 도전 패턴과 정렬하여 관통 홀에 배치된다. 반도체 부품들은 베이스 구조에 부착되고, 적어도 하나의 도전 패턴이 반도체 부품 표면의 콘택 영역과 전기적 콘택을 형성하도록 베이스에 하나 이상의 도전 패턴층이 제조된다.
보다 구체적으로, 본 발명에 다른 방법은 청구항 1의 특징부에 설명된 것을 특징으로 한다.
본 발명에 의해 상당한 이점이 얻어진다. 이는 본 발명에 의해 내부에 반도체 부품이 삽입된 회로 기판이 제조될 수 있기 때문이다. 본 발명은 또한 부품 주위에 소형이며 신뢰할 수 있는 부품 패키지를 제조할 수 있게 한다.
본 발명은 또한 중요한 부가적인 이점들을 제공하는 상당수의 실시예를 가능하게 한다.
예를 들어, 본 발명에 의해 부품 패키지화 단계, 회로 기판 제조 단계 및 반도체 부품들의 조립 및 콘택 제조 단계가 조합되어 하나의 완전성을 형성할 수 있다. 각종 프로세스 단계들의 조합은 중요한 로지스틱(logistic) 이익을 가져오며 보다 소형이며 보다 신뢰할 수 있는 전자 모듈의 제조를 가능케 한다. 이러한 제조 방법은 일반적으로 이용되는 회로 기판 제조 및 조립 기술을 다양하게 개발할 수 있다는 이점이 있다.
본 발명의 바람직한 실시예에 따른 복합 프로세스는 예를 들어 회로 기판 제조 및 플립 칩 기술을 이용하여 회로 기판에 부품을 부착하는 것보다 전체적으로 더 간단하다. 이러한 바람직한 실시예에 의해, 종래 방법 이상의 다음과 같은 이점들이 얻어진다:
- 부품들과의 콘택을 형성하는데 납땜이 불필요하고, 대신 반도체 부품의 콘택 영역 상부에 도전체를 성장시킴으로써 전기적 콘택이 제조될 수 있다. 이것은 부품들을 접속시키기 위해 용해된 금속을 사용할 필요가 없어 금속들 사이에 혼합물들이 형성되지 않는다는 것을 의미한다. 금속들 사이의 혼합물들은 일반적으로 부서지기 쉬우므로, 납땜에 의한 접속에 비해 신뢰성이 향상된다. 특히 소형 접속부의 경우, 접속부의 금속 혼합물의 부서지기 쉬운 성질은 큰 문제를 일으킨다. 바람직한 실시예에 따르면, 납땜 용액에서보다 무납땜 용액에서 명백히 보다 소형의 구조를 달성할 수 있다. 무납땜 콘택 제조 방법은 또한 콘택의 형성에 고온이 불필요하다는 이점을 갖는다. 보다 저온의 프로세스 온도는 다른 재료의 회로 기판, 부품 패키지 또는 전자 모듈의 선택시 보다 탁월한 선택을 가능하게 한다. 이 방법에서, 회로 기판, 부품, 및 부품에 직접 접속되는 도전층의 온도는 20 - 85℃ 범위로 유지될 수 있다. 예를 들어 약 150℃의 보다 높은 온도는 사용된 임의의 중합체 막을 경화(중합)시킬 때에만 필요하다. 그러나, 베이스 기판 및 부품들의 온도는 전체 프로세스 동안에 200℃ 미만으로 유지될 수 있다. 이 방법에서, 고온 효과 이외의 다른 방법으로, 예를 들어 화학적으로 또는 자외선 등의 전자기 방사에 의해 경화되는 중합체 막을 사용할 수도 있다. 본 발명의 이러한 바람직한 실시예에서, 베이스 기판 및 부품들의 온도는 전체 프로세스 동안에 100℃ 미만으로유지될 수 있다.
- 이 방법의 이용은 보다 작은 구조의 제조를 가능케 하기 때문에, 부품들이 보다 가깝게 거리를 유지할 수 있다. 그래서 부품들 사이의 도전체들 또한 짧아질 수 있는 동시에 전자회로의 전기적 특성들이 예를 들어 손실, 간섭 및 지연시간을 감소시킴으로써 향상된다.
- 이 방법은 또한 베이스 및 이 베이스에 삽입된 부품들이 서로의 상부에 조립될 수 있기 때문에 3차원 구조의 제조를 가능하게 한다.
- 이 방법에서는 또한 다른 금속들간의 간섭을 줄일 수 있다.
- 이 방법은 무연(lead-free) 프로세스를 가능하게 한다.
본 발명은 또한 다른 바람직한 실시예를 가능하게 한다. 본 발명과 관련하여, 이를테면 가요성 회로 기판들이 사용될 수 있다. 또한, 프로세스는 회로 기판들이 서로의 상부에 조립될 수 있게 한다.
또한, 본 발명에 의해 극도로 얇은데도 불구하고 회로 기판 등의 베이스 내에서 반도체 부품들이 완전히 보호되는 극도로 얇은 구조를 제조할 수 있다.
반도체 부품들은 회로 기판 내에 완전히 배치될 수 있기 때문에, 회로 기판과 반도체 부품들 사이의 결합은 기계적으로 내구성이 있으며 신뢰할 수 있다.
다음에 예시에 의해 첨부 도면을 참조로 본 발명을 시험한다.
도 1에 나타낸 도면들의 시리즈는 본 발명에 따른 하나의 가능한 프로세스를 나타낸다. 다음에 도 1의 프로세스가 단계적으로 시험된다.
단계 A(도 1a):
단계 A에서는, 회로 기판 제조 프로세스에 적당한 베이스 기판(1)이 선택된다. 베이스 기판(1)은 예를 들어 FR4형 기판 등의 유리 섬유 강화 에폭시 기판이 될 수 있다. 표본 프로세스에서는 고온이 필요하지 않기 때문에, 베이스 기판(1)은 유기 기판이 될 수 있다. 가요성의 저렴한 유기 기판이 베이스 기판(1)으로 선택될 수 있다. 통상적으로 도전 재료(2), 일반적으로는 구리로 이미 코팅된 기판이 베이스 기판(1)으로 선택된다. 물론, 무기 기판이 사용될 수도 있다.
단계 B(도 1b):
단계 B에서는, 전기적 콘택을 위해 베이스 기판에 관통 홀(3)들이 형성된다. 홀(3)들은 예를 들어 기계적 드릴링(drilling) 등 회로 기판 제조에 사용되는 공지된 방법으로 형성될 수 있다.
단계 C(도 1c):
단계 C에서는, 단계 B에서 형성된 관통 홀에 금속(4)이 성장된다. 표본 프로세스에서는, 회로 기판 상부에도 금속(4)이 성장되어 도전층(2)의 두께를 증가시킨다.
성장되는 도전 재료(4)는 구리, 또는 충분한 전기적 도전성을 갖는 다른 재료이다. 화학적 구리 박층으로 홀을 코팅한 다음 전기 화학적 성장법을 이용하여 코팅을 계속함으로써 구리 금속화가 일어날 수 있다. 이 예에서는 중합체 상부를 표면화시키고 전기 화학적 코팅에서 전기 도전체로서 작용하게 되므로 화학적 구리가 사용된다. 금속은 습식 화학법을 이용하여 성장될 수 있어 성장이 저렴하다. 대안으로, 예를 들어 전기적 도전 페이스트로 관통 홀을 채움으로써 도전층(4)이 형성될 수 있다.
단계 D(도 1d):
단계 D에서는, 회로 기판 표면상의 도전층이 패턴화된다. 이는 일반적으로 알려진 회로 기판 제조 방법을 이용하여 행해진다. 도전층의 패턴화는 예를 들어 단계 B에서 형성된 홀에 대해 정렬된다.
도전체 패턴의 제조는 예를 들어 패턴화 마스크를 통해 빛을 조사함으로써 원하는 도전체 패턴이 형성되는 포토리소그래피 중합체 막을 금속(4) 표면에 씌움으로써 이루어질 수 있다. 노광 후, 중합체 막이 현상되면, 중합체 막으로부터 원하는 영역이 제거되고 중합체 아래의 구리(4)가 드러난다. 다음에, 막 아래에 드러난 구리가 에칭되어 원하는 도전 패턴을 남긴다. 중합체는 소위 에칭 마스크 역할을 하며, 기부에서 회로 기판의 베이스 기판이 노출되는 개구부(5)가 금속층(4)에 형성된다. 그 후 중합체 막이 구리(4) 상부에서 제거된다.
단계 E(도 1e):
단계 E에서는, 마이크로 회로의 베이스 기판에 홀(6)이 형성된다. 상기 홀들은 전체 베이스 기판에 걸쳐 제 1 표면(1a)에서 제 2 표면(1b)으로 연장한다.홀들은 예를 들어 밀링(milling) 머신에 의한 기계적 밀링으로 형성된다. 홀(6)은 예를 들어 스탬핑(stamping)에 의해 형성될 수도 있다. 홀(6)들은 회로 기판의 도전 패턴(4)과 관련하여 정렬된다. 단계 B에서 만들어진 홀(3)이 정렬을 돕기 위해 사용될 수도 있지만, 도전 패턴(4)은 홀(3)에 대해 특정 위치를 갖기 때문에 이 정렬 역시 도전 패턴(4)과 관련된다.
단계 F(도 1f):
단계 F에서는, 테이프(7)나 이와 비슷한 것이 홀(6) 위에 씌워진다. 테이프(7)는 베이스 기판의 제 2 표면(1b)을 따라 홀(6) 위에 똑바로 잡아당김으로써 씌워진다. 테이프는 다음 단계에서 제자리에 조립되는 부품들을 최종 부착 방법을 이용하여 베이스 기판에 부품들이 고정될 때까지 지지하게 된다.
단계 G(도 1g):
단계 G에서는, 마이크로 회로(8)가 베이스 기판의 제 1 표면(1a)측으로부터 홀(6)에 조립된다. 조립은 정밀한 조립 머신을 이용하여 일어날 수 있으며, 마이크로 회로(8)는 회로 기판의 도전 패턴에 대해 정렬된다. 단계 E에서와 같이, 단계 B에서 만들어진 홀들은 정렬을 돕는데 사용될 수 있다.
마이크로 회로(8)는 홀(6)의 '바닥'에서 테이프(7)의 접착면에 부착되는 식으로 조립된다.
단계 H(도 1h):
단계 H에서는, 충전재(9)를 이용하여 마이크로 회로용으로 만들어진 홀을 채움으로써 마이크로 회로(8)가 회로 기판의 베이스 기판에 부착된다. 표본 프로세스에서 이 단계는 회로 기판의 제 1 표면(1a)측으로부터 홀 내부와 마이크로 회로(7) 상부에 주조(casting) 에폭시를 칠함으로써 실행된다. 에폭시는 주걱으로 평탄하게 되고 압력솥에서 경화됨으로써 굳어진다.
단계 I(도 1i):
단계 I에서는, 단계 F에서 씌워진 테이프가 제거된다.
단계 J(도 1j):
단계 J에서는, 회로 기판 표면에 중합체 막(10)이 형성되고, 그 중합체 막 상부에 얇은 금속 코팅(11)이 형성된다. 상기 막은 회로 기판의 양면에 형성되는 것이 바람직하지만, 회로 기판의 적어도 제 2 표면(1b)에 형성된다.
표본 프로세스에서, 단계 J는 회로 기판 표면에 중합체 박막(예를 들어, c. 40 ㎛)을 씌움으로써 실행되며, 그 상부에는 구리층(예를 들어, c. 5 ㎛)이 있다. 압력 및 열에 의해 적층이 일어난다. 표본 프로세스에서, 막은 RCC(수지 코팅 구리) 박(foil)이다.
중합체 막은 예를 들어 회로 기판 상에 액체 형태로 중합체를 칠함으로써 형성될 수도 있다. 따라서 단계 J에서 적층이 필수적인 것은 아니다. 필수적인 것은 절연층, 일반적으로 중합체 막이 삽입형 부품, 특히 삽입형 마이크로 회로를 포함하는 회로 기판 상에 형성된다는 점이다. 중합체 막 자체는 실시예에 따라 채워진 또는 채워지지 않은 중합체 막일 수 있다. 중합체 막은 또한 금속으로 코팅될 수도 있지만, 회로 기판에 이미 부착된 중합체 층 상부에 나중에 도전층이 형성될 수도 있기 때문에 필수적이진 않다.
단계 J는 표본 프로세스에 종래의 제조 방법들 및 회로 기판 제조에 사용되는 작업 단계들을 이용하지만, 회로 기판 내부에 마이크로 회로나 다른 부품들을 매장할 수 있게 한다.
단계 K(도 1k):
단계 K에서는, 중합체 막(10)에(이와 동시에 도전 박(11)에도) 홀(12)이 형성되며, 이를 통해 회로 기판의 도전 패턴 및 피드 스루(도전 재료(4))와의 콘택 및 마이크로 회로(8)와의 콘택을 형성할 수 있다.
홀(12)은 예를 들어 레이저나 다른 적당한 방법을 이용하여 형성될 수 있다. 단계 D에서 만들어진 도전 패턴들이나 단계 B에서 만들어진 관통 홀들이 정렬에 이용될 수 있다.
단계 L(도 1l):
단계 L은 단계 C에 대응한다. 단계 L에서는 홀(12) 내부와 회로 기판 표면에 도전층(13)이 형성된다.
표본 프로세스에서는, 피드 스루(홀(12))가 우선 3 단계 디스미어(desmear) 처리를 이용하여 세척된다. 그 후 피드 스루는 먼저 중합체 상에 촉매 SnPd 표면을 형성하고 그 후 표면에 화학적 구리 박층(약 2 Fm)을 증착함으로써 금속화된다. 구리(13)의 두께는 전기 화학적 증착에 의해 증가된다.
대안적으로, 피드 스루는 전기적 도전 페이스트로 채워지거나 다른 적당한 마이크로 비아 금속화 방법을 이용하여 형성될 수 있다.
단계 M(도 1m):
단계 M에서는, 단계 D에서와 동일한 방식으로 도전 패턴이 형성된다.
단계 N 및 O(도 1n 및 도 1o):
단계 N 및 O에서는, 포토리소그래피 중합체(14)가 회로 기판 표면상에 칠해지고 원하는 패턴이 중합체(14)에 형성된다(단계 D 및 M에서와 비슷한 방식으로). 노출된 중합체 막은 현상되지만, 회로 기판 상에 남아있는 중합체 막 패턴은 제거되지 않는다.
단계 P(도 1p):
단계 P에서는, 이전 단계에서 형성된 중합체 막 패턴의 접속 영역들이 코팅(15)된다. 코팅(15)은 예를 들어 Ni/Au 코팅 또는 OSP(유기 표면 보호)으로 형성될 수 있다.
도 1의 예는 하나의 프로세스를 서술하며, 이는 본 발명을 개발하는데 이용될 수 있다. 본 발명은 상술한 프로세스에 한정되는 것이 아니라, 다른 프로세스 및 이들의 최종 산출물의 대규모 그룹을 청구항 전체 범위까지 커버하며 동등한 해석을 가능하게 한다. 특히, 본 발명은 예시에 나타낸 레이아웃에 한정되는 것이 아니고, 본 발명에 따른 프로세스가 여기에 개시된 예시들과 크게 다른 많은 종류의 회로 기판들에 사용될 수 있다는 점이 당업자들에게 명백할 것이다. 따라서, 도면의 마이크로 회로 및 접속부들은 단지 제조 프로세스를 설명하기 위해 도시된다. 상술한 예시의 프로세스에 대해 본 발명에 따른 사상을 벗어나지 않으면서 상당히 많은 변형이 이루어질 수 있다. 변형은 각종 단계에서 설명된 제조 기술 또는 예를 들어 단계들의 상호 시퀀스와 관련될 수 있다. 예를 들어 단계 B는 단계D 후에 동일하게 실행될 수 있으며, 즉 상기 처리는 천공(穿孔)된 홀에 대해 패턴을 정렬하는 대신 패턴에 대해 드릴을 정렬하는 것이 될 수도 있다.
상술한 표본 프로세스에 대해 필수적이라고 생각되는 단계들이 추가될 수도 있다. 예를 들어, 단계 H에서 일어나는 주조 작업 동안에 회로 표면을 보호하는 박이 회로 기판의 제 1 표면(1a)에 씌워질 수 있다. 이러한 보호 박은 홀(6)을 제외하고 다른 모든 영역을 덮도록 제조된다. 보호 박은 주조 에폭시가 주걱으로 칠해질 때 회로 표면을 깨끗하게 유지한다. 보호 박은 단계 H 이전의 적당한 단계에서 형성될 수 있으며 주조 직후 회로 기판 표면에서 제거된다.
상기 방법에 의해, 회로 기판에 부착되는 부품 패킷을 제조할 수 있다. 이러한 패킷은 여러 가지 반도체 부품들을 포함할 수 있으며, 이 부품들은 전기적으로 서로 접속된다.
이 방법은 전체 전기 모듈의 제조에 이용될 수도 있다. 도 1에 나타낸 프로세스는 마이크로 회로의 콘택 면이 향하는 회로 기판의 제 2 표면(1b)에만 도전 구조가 형성되는 식으로 적용될 수도 있다.
상기 방법에 의해 예를 들어 사용되는 베이스 기판의 두께가 50 - 200 미크론 범위에 있고 마이크로 회로 및 마이크로 회로들의 두께가 50 - 150 미크론 범위에 있는 회로 기판이나 전기 모듈을 제조할 수 있다. 도전체의 피치는 예를 들어 50 - 250 미크론 범위로 변화하는 한편, 마이크로 피드 스루의 지름은 예를 들어 15 - 50 미크론이 될 수 있다. 따라서, 단층 구조에서 단일 기판의 전체 두께는 약 100 - 300 미크론이 된다.
본 발명은 또한 회로 기판들이 서로의 상부에 조립되어 다층 회로 구조를 형성하는 식으로 적용될 수도 있으며, 이러한 구조로 도 1에 따라 제조되는 각종 회로 기판이 서로의 상부에 배치되어 서로 전기적으로 접속된다. 서로의 상부에 배치되는 회로 기판들은 도전 구조가 회로 기판의 제 2 면(1b)에만 형성되지만 피드 스루를 포함하여 이를 통해 회로 기판의 제 1 면으로부터 마이크로 회로에 전기적 콘택이 형성될 수 있는 회로 기판이 될 수도 있다. 도 2는 이러한 프로세스를 나타낸다.
도 2는 회로 기판들의 상호 접속을 나타낸다. 다음에, 이 프로세스를 단계별로 설명한다.
단계 2A(도 2a):
단계 2A는 서로의 상부에 배치되는 회로 기판들을 설명한다. 최하부 회로 기판은 예를 들어 도 1의 변형된 프로세스의 단계 I 후에 얻어질 수 있다. 이 경우, 도 1의 프로세스는 단계 1C를 생략함으로써 변형된다.
이를테면 도 1의 변형된 프로세스의 단계 M 후에 중간 및 상부 회로 기판들이 순서대로 얻어질 수 있다. 이 경우, 도 1의 프로세스는 단계 1C를 생략하고 회로 기판의 제 2 면(1b)에만 단계 J, K 및 L을 행함으로써 변형된다.
회로 기판들 외에도, 도 2a는 회로 기판들 사이에 배치되는 프리프레그(pre-preg) 에폭시 층(21)을 나타낸다.
단계 2B(도 2b):
단계 2B에서는, 프리프레그 에폭시 층(21)에 의해 회로 기판들이 서로 적층된다. 또한, 회로 기판 양면에 금속 코팅 중합체 막(22)이 형성된다. 이 프로세스는 도 1의 프로세스의 단계 J에 대응한다.
단계 2C(도 2c):
단계 2C에서는, 콘택 형성용 홀(23)이 회로 기판에 천공된다.
단계 2C 후, 예를 들어 다음과 같은 프로세스가 계속될 수 있다.
단계 2D:
단계 2D에서는, 회로 기판 상부와 관통 홀(23) 내부에 단계 1C에서와 같은 방식으로 도전 재료가 성장된다.
단계 2E:
단계 2E에서는, 단계 1D에서와 같은 방식으로 회로 기판 표면상의 도전층이 패턴화된다.
단계 2F:
단계 2F에서는, 단계 1N 및 1O에서와 같이 회로 기판 표면상에 포토리소그래피 중합체가 칠해지고 중합체에 원하는 패턴이 형성된다. 노출된 중합체 막은 현상되지만, 회로 기판 상에 남아있는 중합체 막 패턴은 제거되지 않는다.
단계 2G:
단계 G에서는, 단계 1P에서와 같은 방식으로 이전 단계에서 형성된 중합체 막 패턴의 접속 영역들이 금속화된다.
도 1의 예를 기초로 하면, 이 방법이 다양한 종류의 3차원 회로 구조 제조에 이용될 수 있다는 점이 명백하다. 예를 들어, 이 방법은 각종 메모리 회로들이 서로의 상부에 배치되어 각종 메모리 회로들을 포함하는 패킷을 형성하는 식으로 이용될 수 있으며, 이러한 방식으로 메모리 회로들이 서로 접속되어 동작 완전성을 형성한다. 이러한 패킷은 3차원 멀티칩 모듈이라 할 수 있다. 이러한 모듈 내의 칩들은 자유롭게 선택될 수 있고 칩들간 콘택은 선택된 회로들에 따라 쉽게 형성될 수 있다.
본 발명은 또한 베이스에 삽입된 부품 주위에 전자기 보호가 이루어질 수 있게 한다. 이는 단계 1E에서 설명한 홀(6)이 단계 1B에서 실행된 홀(3)의 제조와 관련하여 형성될 수 있는 식으로 도 1의 방법이 변형될 수 있기 때문이다. 그 경우, 단계 1C에서 형성되는 도전층이 부품들을 위해 형성된 홀(6)의 측벽을 커버하게 된다. 도 3a는 상술한 방식으로 변형된 프로세스에서의 단계 1F 후 베이스 구조의 단면을 나타낸다.
도 3a에 나타낸 중간 단계 후, 단계 1G와 비슷한 방식으로 마이크로 회로를 조립함으로써 프로세스가 계속될 수 있는데, 마이크로 회로는 단계 1H에서와 같이 부착되고, 단계 1I에서와 같이 테이프가 제거되며, 단계 1J에서와 같이 회로 기판 양면에 중합체 및 금속 박이 형성된다. 도 3b는 이러한 프로세스 단계들 후의 베이스 구조의 단면 예를 나타낸다.
도 3b에 나타낸 중간 단계 후, 콘택을 형성하기 위해 단계 1K에서와 같이 중합체 막에 홀을 형성함으로써 프로세스가 계속될 수 있다. 그 후, 단계 1L에서와 같이 홀 내부와 기판 표면에 도전층이 형성된다. 도 3c는 이러한 프로세스 단계들 후의 베이스 구조의 단면 예를 나타낸다. 명확성의 이유로, 홀 내부와 기판 표면상에 단계 1L과 비슷하게 형성된 도전층을 검정색으로 강조하였다.
도 3c에 나타낸 중간 단계 후, 단계 1M에서와 같이 기판 표면의 도전층을 패터닝하고 단계 1N에서와 같이 기판 표면을 코팅함으로써 프로세스가 계속될 수 있다. 이러한 단계들 후, 마이크로 회로들은 거의 깨지지 않는 금속 박으로 둘러싸여지고, 이 금속 박은 전자기 상호 작용에 의해 발생되는 간섭에 대해 효과적인 보호부를 형성한다. 이 구조는 도 3d에 나타낸다. 도 3d에 나타낸 중간 단계 후, 단계 1O 및 1P에 대응하는 단계들이 실행되고, 여기서 회로 기판 표면에 보호 박 및 접속부들이 형성된다.
도 3d에서 마이크로 회로들을 보호하는 금속층의 단면은 검정색으로 강조되어 있다. 또한, 마이크로 회로의 배경이 교차 빗금으로 강조되어 있다. 교차 빗금은 마이크로 회로를 위해 형성된 홀의 모든 면들이 금속 박으로 덮여진 것을 상기시키도록 되어 있다. 이와 같이 마이크로 회로들은 측면이 깨지지 않는 금속 박으로 둘러싸여진다. 이 외에 또, 회로 기판의 도전 패턴 제조와 관련하여 형성되는 금속판이 마이크로 회로 위에 설계될 수 있다. 마찬가지로, 마이크로 회로 기판 아래에 가능한 한 완전한 금속 박이 형성된다. 마이크로 회로 아래의 콘택 형성은 이를테면 도 3d에 나타낸 바와 같이 금속 박에 작은 갭들이 형성되어야 한다는 것을 의미한다. 그러나 이들 갭은 옆으로 너무 좁거나, 그에 따라 수직으로 너무 얇아 전자기 간섭에 대해 얻어지는 보호 효과를 약화시키지 않도록 형성될 수 있다.
도 3d의 예를 시험할 때, 최종 구조 또한 도면에 나타낸 평면에 대해 직각으로 연장하는 부분들을 포함하는 것을 고려해야 한다. 이와 같이 직각으로 연장하는 구조는 도 3d의 좌측 마이크로 회로의 좌측면의 콘택 범프에 접속되는 도전체로 나타내며, 이는 마이크로 회로 측면을 둘러싸는 금속 박과 마이크로 회로 아래의 도전층을 사이로부터 검사관을 향해 뻗고 있다.
도 3d에 나타낸 설명은 마이크로 회로에 전자기 간섭에 대한 우수한 보호부를 제공한다. 이 보호부는 마이크로 회로 주위에 바로 형성되므로, 이 구조는 회로 기판에 포함된 부품들 사이에서 발생하는 상호 간섭 또한 보호한다. 마이크로 회로 측면을 둘러싸는 금속 박이 회로 상부 금속판에 전기적으로 접속될 수 있기 때문에 대부분의 전자기 보호 구조는 접지될 수 있다. 회로 기판의 접속은 금속판이 회로 기판의 도전 구조를 통해 접지되는 식으로 설계될 수 있다.

Claims (22)

  1. 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법으로서,
    - 상기 베이스로서 베이스 기판을 선택하는 단계;
    - 상기 베이스 기판 상에 도전 패턴을 형성하는 단계;
    - 상기 베이스 기판 상에 형성된 상기 도전 패턴과 관련하여 홀의 위치가 선택되도록 상기 베이스 기판에 상기 홀을 형성하는 단계;
    - 상기 베이스 기판에 형성된 상기 도전 패턴과 관련하여 정렬되도록 상기 홀에 부품을 배치하는 단계;
    - 상기 베이스 기판에 형성된 상기 홀에서 상기 부품을 제자리에 고정시키는 단계;
    - 상기 베이스의 적어도 한 표면에 상기 부품을 커버하도록 절연층을 형성하는 단계;
    - 상기 절연층에 상기 부품용 콘택 개구부를 형성하는 단계; 및
    - 상기 부품과 전기적 콘택을 형성하도록 상기 콘택 개구부 및 상기 절연층 상부에 도전체를 형성하는 단계를 포함하는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법
  2. 제 1 항에 있어서, 부품용 회로 기판의 상기 베이스 기판에 형성된 상기 홀은 관통 홀인 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적콘택을 형성하는 방법.
  3. 제 2 항에 있어서, 상기 부품 주위에 간섭 보호부를 형성하도록 부품용으로 만들어진 상기 홀의 측벽에 절연 재료가 성장하는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 홀에 배치되는 상기 부품은 마이크로 회로이고, 상기 부품의 제 1 표면상에는 전기적 콘택을 형성하기 위한 콘택 영역 또는 콘택 돌출부가 있는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  5. 제 4 항에 있어서, 상기 홀의 형성 후,
    - 상기 베이스 기판의 제 1 면에 테이프 또는 테이프형 막이 씌워지고,
    - 상기 마이크로 회로의 제 1 표면이 상기 테이프 또는 테이프형 막 위에 배치되고 상기 베이스 기판의 제 1 표면과 본래 동일한 높이가 되도록 상기 마이크로 회로가 상기 베이스 기판의 제 2 표면측으로부터 상기 베이스 기판에 형성된 상기 홀에 배치되고,
    - 상기 마이크로 회로는 상기 홀을 충전 재료로 채움으로써 상기 베이스 기판에 형성된 상기 홀의 제자리에 고정되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  6. 제 5 항에 있어서, 상기 마이크로 회로의 고정 후,
    - 상기 베이스 기판의 제 1 표면에 씌워진 상기 테이프 또는 테이프형 막이 제거되고,
    - 상기 베이스 기판의 제 1 표면에 RCC 박이 씌워지며,
    - 상기 RCC 박에 도전 패턴 및 상기 부품용 콘택 개구부가 형성되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  7. 제 5 항에 있어서, 피드 스루용 홀이 형성되고, 상기 마이크로 회로의 고정 후,
    - 상기 베이스 기판의 제 1 표면에 씌워진 상기 테이프 또는 테이프형 막이 제거되고,
    - 상기 베이스 기판의 제 1 및 제 2 표면에 RCC 박이 씌워지며,
    - 상기 베이스 기판의 제 1 표면에 씌워진 상기 RCC 박에 도전 패턴 및 상기 부품 및 피드 스루용 콘택 개구부가 형성되고,
    - 상기 베이스 기판의 제 2 표면에 씌워진 상기 RCC 박에 도전 패턴 및 상기 피드 스루용 콘택 개구부가 형성되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  8. 제 5 항에 있어서, 상기 마이크로 회로의 고정 후,
    - 상기 베이스 기판의 제 1 표면에 씌워진 상기 테이프 또는 테이프형 막이 제거되고,
    - 상기 베이스 기판의 제 1 표면에 프리프레그 에폭시 박이 형성되며,
    - 상기 에폭시 박에 상기 부품용 콘택 개구부가 형성되고,
    - 상기 에폭시 박의 상부에 도전 패턴이 형성되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  9. 제 5 항에 있어서, 상기 베이스에 피드 스루용 홀이 형성되고, 상기 마이크로 회로의 고정 후,
    - 상기 베이스 기판의 제 1 표면에 씌워진 상기 테이프 또는 테이프형 막이 제거되고,
    - 상기 베이스 기판의 제 1 및 제 2 표면에 프리프레그 에폭시 박이 형성되며,
    - 상기 베이스 기판의 제 1 표면의 에폭시 박에 상기 부품 및 피드 스루용 콘택 개구부가 형성되고,
    - 상기 베이스 기판의 제 2 표면의 에폭시 박에 상기 피드 스루용 콘택 개구부가 형성되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  10. 제 4 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 베이스 기판에 형성된 상기 홀에 상기 마이크로 회로가 배치된 후, 상기 베이스 기판의 제 1 표면측으로부터 상기 마이크로 회로와의 전기적 콘택이 형성되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  11. 제 4 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 마이크로 회로의 콘택 영역 안에, 또는 상기 마이크로 회로의 콘택 돌출부 상부에 도전 재료를 성장시킴으로써 상기 마이크로 회로와의 전기적 콘택이 형성되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  12. 제 4 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 마이크로 회로와의 전기적 콘택은 납땜 없이 회로 기판 제조 기술을 이용하여 형성되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서, 하나 이상의 부품이 대응하는 방식으로 상기 베이스에 삽입되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  14. 제 13 항에 있어서, 상기 베이스에 삽입되는 각각의 부품을 위한 개별 홀이 상기 베이스 기판에 형성되고 상기 베이스에 삽입되는 각각의 부품은 각자의 홀에배치되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 베이스에 적어도 2개의 마이크로 회로가 삽입되고, 상기 마이크로 회로들을 서로 전기적으로 접속하여 동작 완전성을 형성하도록 상기 적어도 2개의 마이크로 회로의 콘택 영역 또는 콘택 돌출부에 직접 접속되는 도전층이 성장하는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서, 상호간 상부에 적어도 4개의 도전층이 있는 다층 구조가 제조되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서, 하나의 제 1 베이스 및 적어도 하나의 제 2 베이스가 제조되며, 상기 베이스들이 상호 관련하여 정렬되도록 상호간 상부에 조립되어 고정되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  18. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    - 제 1 및 제 2 베이스 및 중간층이 제조되고,
    - 상기 제 2 베이스는 상기 제 1 베이스 위에 배치되고 상기 제 2 베이스는 상기 제 1 베이스와 관련하여 정렬되고,
    - 상기 중간층은 상기 제 1 및 제 2 베이스 사이에 배치되며,
    - 상기 제 1 및 제 2 베이스는 상기 중간층에 의해 서로 적층되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  19. 제 18 항에 있어서,
    - 적어도 하나의 제 3 베이스 및 각각의 제 3 베이스에 대한 중간층이 제조되며,
    - 상기 각각의 제 3 베이스는 상기 제 1 및 제 2 베이스 위에 순서대로 배치되고 하부 베이스들 중 하나와 관련하여 정렬되며,
    - 상기 각각의 제 3 베이스 바로 밑에 중간층 배치되고,
    - 상기 제 1, 제 2 및 각각의 제 3 베이스가 상기 중간층에 의해 서로 적층되는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  20. 제 17 항 내지 제 19 항 중 어느 한 항에 있어서, 상호간 상부에 고정된 상기 베이스들에 피드 스루용 홀이 천공되고, 상기 천공된 홀에 도전체들이 형성되어 각각의 베이스의 전자회로들을 상호 접속하여 동작 완전성을 형성하는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 베이스 기판, 부품 및 상기 부품에 직접 접속된 도전층의 온도는 프로세스 동안 200℃ 미만이고, 바람직하게는 20 - 85℃ 범위에 있는 것을 특징으로 하는, 베이스에 부품을 삽입하고 상기 부품과 전기적 콘택을 형성하는 방법.
  22. 제 1 항 내지 제 21 항 중 어느 한 항에 따른 방법을 이용하여 제조되는 전자 모듈.
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