RU2604209C1 - Способ 2d-монтажа (внутреннего монтажа) интегральных микросхем - Google Patents

Способ 2d-монтажа (внутреннего монтажа) интегральных микросхем Download PDF

Info

Publication number
RU2604209C1
RU2604209C1 RU2015121342/07A RU2015121342A RU2604209C1 RU 2604209 C1 RU2604209 C1 RU 2604209C1 RU 2015121342/07 A RU2015121342/07 A RU 2015121342/07A RU 2015121342 A RU2015121342 A RU 2015121342A RU 2604209 C1 RU2604209 C1 RU 2604209C1
Authority
RU
Russia
Prior art keywords
substrate
crystals
holes
mask
mounting
Prior art date
Application number
RU2015121342/07A
Other languages
English (en)
Inventor
Иван Ефимович Мухин
Ирина Сергеевна Надеина
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority to RU2015121342/07A priority Critical patent/RU2604209C1/ru
Application granted granted Critical
Publication of RU2604209C1 publication Critical patent/RU2604209C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02027—Setting crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Abstract

Изобретение относится к радиоэлектронике и может быть использовано при изготовлении печатных плат, применяемых при конструировании радиоэлектронной техники. Технический результат - повышение степени интеграции и снижение массогабаритных показателей ИМС. Достигается тем, что используется технология монтажа бескорпусной элементной базы в тело подложки посредством создания на подложке прямоугольных отверстий, соответствующих с допустимым увеличением размерам кристаллов ИС, монтируемых в данные отверстия. Разводка топологических связей между кристаллами осуществляется методом вакуумного напыления, когда на подложке с уложенными кристаллами через маску формируют токоведущие дорожки из меди и никеля - защитного слоя, причем, не используя пайку и сварку, образуется соединение контактных площадок ИС с токоведущими дорожками платы. 7 ил.

Description

Изобретение относится к радиоэлектронике и может быть использовано при изготовлении печатных плат, применяемых при конструировании радиоэлектронной техники.
Известен способ изготовления печатных плат, относящийся к области радиотехники и состоящий из последовательного нанесения на металлическую пластину и внутреннюю поверхность технологических отверстий диэлектрического оксидохромового с удельным электросопротивлением 1*109 Ом*см и электропроводящего металлического паяющегося никелевого или кобальтового покрытия, которое получают путем термораспада хрома в присутствии добавок, повышающих электросопротивление оксидохромовых покрытий (борная кислота, ацетилацетонат алюминия и др.), а никелевое (кобальтовое) - при термораспаде дициклопентадиенильных и ацетилацетонатных комплексов [Патент РФ №2231939, кл. H05K3/06. 2002].
К недостаткам данного известного технического решения можно отнести трудоемкость изготовления и недостаточную надежность электрических межсоединений.
Наиболее близким к предлагаемому является способ изготовления многослойной печатной платы сверхплотного монтажа, используемый при производстве печатных плат сверхплотного монтажа в ракетно-космическом приборостроении, где обеспечение надежного электрического соединения в случае многослойной печатной платы сверхплотного монтажа с помощью формирования переходов на нижележащие слои непосредственно из монтажных контактных площадок, где надежность обеспечивается переходными металлизированными отверстиями, заполненными материалом препрега с подходящим коэффициентом теплого расширения, а также уменьшение массогабаритных характеристик, повышение плотности разводки и снижение трудоемкости при формировании электрических межсоединений для создания высокоинтегрированной радиоэлектронной аппаратуры ракетно-космической техники. [Патент РФ №2534024, кл. H05K3/46. 2013].
К недостаткам данного известного технического решения можно отнести наличие паяных соединений, что уменьшает надежность конструкций, а увеличение плотности печатного уменьшает массогабаритные характеристики.
Технической задачей предлагаемого способа является повышение степени интеграции и снижение массогабаритных показателей (в 3-5 раз) при использовании цифровой элементной базы.
Поставленная задача решается тем, что для решения задачи повышения степени интеграции и снижения массогабаритных показателей ИМС используется технология монтажа бескорпусной элементной базы в тело подложки и разводка топологических связей между кристаллами методом вакуумного напыления посредством создания на подложке прямоугольных отверстий, соответствующих, с допустимым увеличением, размерам кристаллов ИС, монтируемых в данные отверстия, на подложку с уложенными кристаллами с помощью метода вакуумного напыления через маску формируют токоведущие дорожки из меди и никеля - защитного слоя, причем, не используя пайку и сварку, образуется соединение контактных площадок ИС с токоведущими дорожками платы.
Фиг.1. Топология платы по технологии внутреннего монтажа.
Фиг. 2. Структурная схема технологии внутреннего монтажа.
Фиг. 3. Формирование окон для размещения кристаллов микросхем в подложке.
Фиг.4. Установка и крепление кристаллов в подложке.
Фиг. 5. Совмещение фотошаблонов с поликоровой подложкой для последующего освобождения участков паяльной маски для нанесения проводников методом напыления.
Фиг. 6. Совмещение и прижим коваровой маски для напыления токоведущих дорожек.
Фиг.7. Коваровая маска.
Способ 2D-монтажа заключается в следующей последовательности процедур: На подложке из алюминия или поликора вырезаются прямоугольные отверстия, соответствующие, с допустимым увеличением, размерам кристаллов ИМС, монтируемых в данное отверстие. В случае использования алюминия на подложке с отверстиями методом анодирования формируется диэлектрический слой. Кристаллы ИМС размещаются в предназначенные для них отверстия подложки так, чтобы верхняя сторона кристаллов, содержащая контактные площадки ИМС, была направлена вверх. На подложку с уложенными кристаллами наносится полиимидная пленка, к которой затем прижимается и приклеивается лицевая сторона каждого кристалла ИМС. Методом ионного травления в полиимидной пленке формируются отверстия, вскрывающие контактные площадки ИМС. Сформированную указанным выше способом подложку размещают на столе из магнитного материала, сверху на подложку с высокой точностью накладывают коваровую маску - фольгу с тонкими прорезями-линиями для последующего формирования через них токоведущих дорожек. При этом стол из постоянного магнита плотно прижимает маску к подложке. Методом вакуумного напыления через маску формируют токоведущие дорожки из меди и никеля - защитного слоя. При этом, не используя пайку и сварку, образуется соединение контактных площадок ИМС с токоведущими дорожками платы. После нанесения слоев Ti - Cu - Ni коваровая маска снимается с подложки. Формирование токоведущих дорожек методом свободных технологических масок позволяет формировать проводники шириной 50-70 мкм и соединять ими контактные площадки размером 25х25 мкм.
Для увеличения возможностей разводки на полученную топологию первого слоя вновь наносится полиимидная пленка, в которой методом ионного травления вскрываются переходные межуровневые отверстия и через вторую маску производится формирование второго слоя разводки с контактными площадками для монтажа электронных компонентов. При этом одновременно с формированием второго уровня топологии платы происходит формирование переходных соединений верхнего и нижнего уровней.
На фиг.1 представлена топология платы по технологии внутреннего монтажа. Показаны преимущества технологии внутреннего монтажа по существенному сокращению объемов радиоэлектронных блоков: две корпусированные ИМС (1,2) занимают по площади столько же места, сколько 14 бескорпусных ИМС такой же степени интеграции. На фиг.2 изображена структурная схема технологии внутреннего монтажа.
Способ 2D-монтажа (внутреннего монтажа) интегральных микросхем состоит из следующих этапов:
На подложке из поликора или алюминия (1) вырезаются прямоугольные отверстия (окон), соответствующие размерам кристаллов (2) (фиг.3). Методом анодирования формируется диэлектрический слой (3) (фиг.3). На фиг. 4 кристаллы ИМС (4) размещаются в предназначенные для них отверстия подложки так, чтобы верхняя сторона кристаллов, содержащая контактные площадки ИМС, была направлена вверх. На подложку с уложенными кристаллами наносится полиимидная пленка (5), к которой затем прижимается и приклеивается лицевая сторона каждого кристалла ИС (6) (фиг.5). Затем на полимиидной пленке методом ионного травления формируются отверстия, вскрывающие контактные площадки ИМС. Сформированную подложку размещают на столе из магнитного материала (7), после чего на подложку накладывают коваровую маску (8) для формирования токоведущих дорожек (фиг.6). После нанесения слоев коваровая маска снимается с подложки (фиг.7).
В результате получается существенное уменьшение площади (до 10 раз), занимаемой кристаллами, по сравнению с корпусированными ИМС, и уменьшение площади платы за счет возможности формирования проводников шириной 50 - 70 мкм.
Таким образом, способ внутреннего монтажа бескорпусной элементной базы в тело подложки и разводкой топологических связей между кристаллами методом вакуумного напыления позволяет:
- скомпенсировать малую степень интеграции отечественной элементной базы;
- существенное повышение помехозащищенности радиоэлектронных узлов за счет отсутствия выводов и планаризации топологического рисунка на кристалле и топологической разводки радиоэлектронного блока;
- снижение внутриблочных паразитных явлений конденсаторной и индуктивной природы при монтаже кристаллов с рабочими частотами выше 10 ГГц;
- повышение эффективности отвода тепла от теплонагруженных кристаллов за счет монтажа кристаллов непосредственно в теплопроводную подложку;
- существенное снижение массогабаритных показателей (в 3-5 раз) при преимущественном использовании цифровой элементной базы.
-

Claims (1)


  1. Способ 2D-монтажа (внутреннего монтажа) интегральных микросхем, заключающийся в создании ИМС, осуществляется на основе подложки из поликора или алюминия, где вырезаются прямоугольные отверстия, соответствующие размерам кристаллов, методом анодирования формируется диэлектрический слой, после чего кристаллы ИМС размещаются в предназначенные для них отверстия подложки так, чтобы верхняя сторона кристаллов, содержащая контактные площадки ИМС, была направлена вверх, далее на подложку с уложенными кристаллами наносится полиимидная пленка, к которой затем прижимается и приклеивается лицевая сторона каждого кристалла ИМС, затем на полимиидной пленке методом ионного травления формируются отверстия, вскрывающие контактные площадки ИМС, после чего сформированную подложку размещают на столе из магнитного материала, после чего на подложку накладывают коваровую маску для формирования токоведущих дорожек, после нанесения слоев коваровая маска снимается с подложки, отличающийся тем, что используется технология монтажа бескорпусной элементной базы в тело подложки и разводка топологических связей между кристаллами методом вакуумного напыления посредством создания на подложке прямоугольных отверстий, соответствующие, с допустимым увеличением, размерам кристаллов ИМС, монтируемых в данные отверстия, на подложку с уложенными кристаллами с помощью метода вакуумного напыления через маску формируют токоведущие дорожки из меди и никеля - защитного слоя, причем образуется соединение контактных площадок ИМС с токоведущими дорожками платы.
RU2015121342/07A 2015-06-05 2015-06-05 Способ 2d-монтажа (внутреннего монтажа) интегральных микросхем RU2604209C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2015121342/07A RU2604209C1 (ru) 2015-06-05 2015-06-05 Способ 2d-монтажа (внутреннего монтажа) интегральных микросхем

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2015121342/07A RU2604209C1 (ru) 2015-06-05 2015-06-05 Способ 2d-монтажа (внутреннего монтажа) интегральных микросхем

Publications (1)

Publication Number Publication Date
RU2604209C1 true RU2604209C1 (ru) 2016-12-10

Family

ID=57776737

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015121342/07A RU2604209C1 (ru) 2015-06-05 2015-06-05 Способ 2d-монтажа (внутреннего монтажа) интегральных микросхем

Country Status (1)

Country Link
RU (1) RU2604209C1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2752013C1 (ru) * 2020-10-26 2021-07-21 Федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский государственный электротехнический университет "ЛЭТИ" им. В.И. Ульянова (Ленина) Способ изготовления микросборки бескорпусных электронных компонентов на гибких органических подложках

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6991966B2 (en) * 2002-01-31 2006-01-31 Imbera Electronics Oy Method for embedding a component in a base and forming a contact
RU2492549C1 (ru) * 2012-03-20 2013-09-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Московский государственный технический университет имени Н.Э. Баумана" (МГТУ им. Н.Э. Баумана) Способ сборки трехмерного электронного модуля
RU137936U1 (ru) * 2013-07-12 2014-02-27 Юрий Дмитриевич Сасов Коммутационная плата
RU2527661C1 (ru) * 2013-02-11 2014-09-10 Открытое акционерное общество "Концерн радиостроения "Вега" Способ группового монтажа кристаллов при сборке высокоплотных электронных модулей

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6991966B2 (en) * 2002-01-31 2006-01-31 Imbera Electronics Oy Method for embedding a component in a base and forming a contact
RU2492549C1 (ru) * 2012-03-20 2013-09-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Московский государственный технический университет имени Н.Э. Баумана" (МГТУ им. Н.Э. Баумана) Способ сборки трехмерного электронного модуля
RU2527661C1 (ru) * 2013-02-11 2014-09-10 Открытое акционерное общество "Концерн радиостроения "Вега" Способ группового монтажа кристаллов при сборке высокоплотных электронных модулей
RU137936U1 (ru) * 2013-07-12 2014-02-27 Юрий Дмитриевич Сасов Коммутационная плата

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2752013C1 (ru) * 2020-10-26 2021-07-21 Федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский государственный электротехнический университет "ЛЭТИ" им. В.И. Ульянова (Ленина) Способ изготовления микросборки бескорпусных электронных компонентов на гибких органических подложках

Similar Documents

Publication Publication Date Title
KR100919797B1 (ko) 반도체 장치용 패키지 및 그의 제조 방법과 반도체 장치
US7843303B2 (en) Multilayer inductor
US6844505B1 (en) Reducing noise effects in circuit boards
TWI610601B (zh) 雙面直接鍍銅陶瓷電路板及其製造方法
TW201108367A (en) Coreless package substrate and method of forming the same
KR20060105774A (ko) 다층 프린트 배선판
TWI725426B (zh) 半導體裝置
TW201347628A (zh) 具嵌入式電容印刷電路板及其製造方法
US6466113B1 (en) Multi-layer RF printed circuit architecture with low-inductance interconnection and low thermal resistance for wide-lead power devices
JP2005217382A (ja) キャパシタ装置とそれを備えた半導体装置、及びキャパシタ装置の製造方法
TWI599281B (zh) 封裝載板及其製作方法
RU2604209C1 (ru) Способ 2d-монтажа (внутреннего монтажа) интегральных микросхем
WO2000044210A9 (en) Multi-layer rf printed circuit architecture
CN109874225B (zh) 集成电路板
JP4061137B2 (ja) 積層樹脂配線基板及びその製造方法
US9111915B1 (en) Thermal conduction cooling
TW201138582A (en) Substrate with built-in components, multilayer substrate using the same, and manufacturing method of substrate with built-in components
JP2003188509A (ja) プリント配線基板
JP2014232812A (ja) プリント配線板およびその製造方法
CN104867903B (zh) 电子模块
JPH0888473A (ja) 積層複合部品
TWI505757B (zh) A circuit board with embedded components
CN114496808B (zh) 倒装式塑封的装配方法、屏蔽系统、散热系统及应用
RU2575641C2 (ru) Способ изготовления радиоэлектронных узлов
JP4084728B2 (ja) 半導体装置用パッケージ及び半導体装置

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20170606