KR20040073331A - 반도체 웨이퍼의 가공방법 - Google Patents

반도체 웨이퍼의 가공방법 Download PDF

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Abstract

표면에 복수의 회로가 형성된 반도체 웨이퍼 표면에 보호테이프를 점착하고, 반도체 웨이퍼의 이면을 연삭한 후, 반도체 웨이퍼의 이면을 플라즈마 에칭 처리하는 반도체 웨이퍼의 가공방법으로서, 보호테이프로서 자외선을 조사함으로써 경화하는 점착층을 가지는 테이프를 사용하여, 반도체 웨이퍼의 이면을 플라즈마 에칭 처리하기 전에 보호테이프에 자외선을 조사하여 점착층을 경화시킨다.

Description

반도체 웨이퍼의 가공방법{SEMICONDUCTOR WAFER PROCESSING METHOD}
본 발명은 반도체 웨이퍼의 이면을 연삭한 후, 상기 반도체 웨이퍼의 이면을 플라즈마 에칭 처리하는 반도체 웨이퍼의 가공방법에 관한 것이다.
반도체 디바이스의 제조에서는, 반도체 웨이퍼의 표면에 격자모양으로 배열된 다수의 영역에 회로를 형성하고, 상기 회로가 형성된 각 영역을 다이싱(dicing)함으로써, 개개의 반도체 칩을 제조하고 있다. 반도체 칩의 방열성을 양호하게 하기 위해서는, 반도체 칩의 두께를 가능한 한 얇게 형성하는 것이 바람직하다. 또한, 반도체 칩을 다수 사용하는 휴대전화, 스마트카드, PC 등의 소형화를 가능하게 하기 위해서도, 반도체 칩의 두께를 가능한 한 얇게 형성하는 것이 바람직하다. 그 때문에, 반도체 웨이퍼를 개개의 반도체 칩으로 분할하기 전에, 그 이면을 연삭하여 소정의 두께로 가공한다.
또한, 보다 얇게 반도체 칩을 분할하는 기술로서 소위 선(先)다이싱이라고 불리는 분할 기술이 실용화되고 있다. 이 선다이싱은 반도체 웨이퍼의 표면으로부터 스트리트를 따라 소정의 깊이(반도체 칩의 마무리 두께에 상당한다)의 분할 홈을 형성하고, 그 후 표면에 분할 홈이 형성된 반도체 웨이퍼의 이면을 연삭하여 분할 홈을 표출시켜 개개의 반도체 칩으로 분리하는 기술로, 반도체 칩의 두께를 50㎛ 이하로 가공하는 것이 가능하다.
하지만, 연삭된 반도체 웨이퍼의 이면에는 연삭에 의해 생성된 미세한 마이크로크랙이나 비뚤어짐이 남고, 이 마이크로크랙이나 비뚤어짐에 의한 영향으로 반도체 칩의 항절(抗折)강도가 약해져 수율이 떨어지는 동시에, 제품의 수명이 저하된다는 문제가 있다. 그래서, 반도체 웨이퍼의 가공공정에서는, 반도체 칩의 항절강도를 높이는 동시에 반도체 칩의 두께를 보다 얇게 하기 위한 목적에서, 반도체 웨이퍼의 이면을 연삭한 후에, 회로가 형성되어 있는 표면에 보호테이프를 점착하고, 그 이면을 화학적으로 에칭 처리하여, 연삭에 의해 생성된 미세한 마이크로크랙이나 비뚤어짐을 제거하고 있다.
이 화학적 에칭으로서는, 회로가 형성된 반도체 웨이퍼의 표면에 보호테이프를 점착하고, 질산과 불화수소산을 함유하는 에칭액을 사용하는 습식 에칭과，CF4등의 불소계 가스와 산소를 주체로 하는 플라즈마 발생용 혼합 가스를 사용하는 건식 에칭이 실용화되고 있다. 습식 에칭은 질산이나 불화수소산 등의 화학약액을 사용하기 때문에 환경오염의 문제가 있으며, 사용한 에칭액을 처리하기 위하여 폐액처리 장치를 갖출 필요가 있다.
한편, 건식 에칭은 습식 에칭처럼 폐액처리 장치가 필요하지 않으며, 에칭율(etching rate)의 관리가 쉽고, 회로면에 가하는 에칭의 영향이 적기 때문에, 반도체 웨이퍼의 에칭으로서 자주 사용된다. 이와 같은 점을 고려하여, 플라즈마 에칭 처리에 의한 건식 에칭 기구와 연삭 기구를 조합한 반도체 웨이퍼의 가공장치가, 예를 들어 일본 공개특허 공보2001-257248호에 개시되어 있다.
그러나, 회로가 형성된 반도체 웨이퍼의 표면에 보호테이프를 점착하고, 반도체 웨이퍼의 이면을 연삭한 후에, 플라즈마 에칭 장치의 피가공물 보유수단에 보호테이프측을 올려놓고 반도체 웨이퍼의 이면을 플라즈마 에칭 처리하면, 플라즈마 에칭 처리시의 열에 의해 보호테이프의 점착층이 변질되어 뒤틀려, 반도체 웨이퍼의 표면에 형성된 회로와 보호테이프의 사이에 빈틈이 생기기 때문에, 플라즈마 에칭가스가 칩입하여 회로면을 손상시킨다는 문제가 있다. 특히, 상술한 선다이싱에 의해 개개의 반도체 칩으로 분리된 후에 플라즈마 에칭처리를 실시한 경우에는, 각반도체 칩 사이에 빈틈이 형성되어 있기 때문에 상기 문제는 더욱 커진다.
본 발명의 목적은 반도체 웨이퍼의 표면에 점착된 보호테이프가 뒤틀리지 않고, 반도체 웨이퍼의 이면을 플라즈마 에칭 처리할 수 있는 반도체 웨이퍼의 가공방법을 제공하는데 있다.
도 1은 본 발명에 따른 가공방법에서의 보호테이프 점착공정을 나타내는 설명도이다.
도 2는 본 발명에 따른 가공방법에서의 이면 연삭공정을 나타내는 설명도이다.
도 3은 본 발명에 따른 가공방법에서의 자외선 조사공정을 나타내는 설명도이다.
도 4는 본 발명에 따른 가공방법에 의해 가공되는 반도체 웨이퍼의 사시도이다.
도 5는 본 발명에 따른 가공방법에서의 분할 홈 형성공정을 나타내는 설명도이다.
도 6은 본 발명에 따른 가공방법에서의 보호테이프 점착공정을 나타내는 설명도이다.
도 7은 본 발명에 따른 가공방법에서의 분할 홈 표출공정을 나타내는 설명도이다.
도 8은 본 발명에 따른 가공방법에서의 자외선 조사공정을 나타내는 설명도이다.
도 9는 본 발명에 따른 가공방법에서의 플라즈마 에칭 처리를 실시하기 위한 플라즈마 에칭 장치의 단면도이다.
도 10은 도 9에 나타내는 플라즈마 에칭 장치를 구성하는 하부전극과 상부전극의 요부를 확대하여 나타내는 단면도이다.
***주요 도면 부호의 도면 설명***
2: 하우징 3: 게이트
4: 작동수단 5: 배출수단
6: 하부전극 7: 상부전극
9: 흡인수단 10: 고주파 전원
20: 밀폐공간 41: 에어실린더
100: 반도체 웨이퍼 110: 보호테이프
120: 연삭장치 121, 141: 척테이블
130: 자외선 조사기 143: 절삭수단
본 발명에 따르면, 상기 목적을 달성하기 위하여, 표면에 복수의 회로가 형성된 반도체 웨이퍼의 표면에 보호테이프를 점착하고, 상기 반도체 웨이퍼의 이면을 연삭한 후, 상기 반도체 웨이퍼의 이면을 플라즈마 에칭 처리하는 반도체 웨이퍼의 가공방법으로서,
상기 보호테이프로서 자외선을 조사함으로써 경화하는 점착층을 가지는 테이프를 사용하고, 상기 반도체 웨이퍼의 이면을 플라즈마 에칭 처리하기 전에 상기 보호테이프에 자외선을 조사하여 상기 점착층을 경화시키는 것을 특징으로 하는 반도체 웨이퍼의 가공방법이 제공된다.
또한, 본 발명에 따르면, 표면에 스트리트가 격자모양으로 형성되어 있는 동시에, 상기 복수의 스트리트에 의해 구획된 복수의 영역에 회로가 형성된 반도체 웨이퍼의 표면에 상기 복수의 스트리트를 따라 소정 깊이의 분할 홈을 형성하며, 상기 분할 홈이 형성된 상기 반도체 웨이퍼의 표면에 보호테이프를 점착하고, 상기 반도체 웨이퍼의 이면을 상기 분할 홈이 표출될 때까지 연삭하여 개개의 회로로 분리한 후, 상기 반도체 웨이퍼의 이면을 플라즈마 에칭 처리하는 반도체 웨이퍼의 가공방법으로서,
상기 보호테이프로서 자외선을 조사함으로써 경화하는 점착층을 가지는 테이프를 사용하고, 상기 반도체 웨이퍼의 이면을 플라즈마 에칭 처리하기 전에 상기 보호테이프에 자외선을 조사하여 상기 점착층을 경화시키는 것을 특징으로 하는 반도체 웨이퍼의 가공방법이 제공된다.
이하, 본 발명에 따른 반도체 웨이퍼 가공방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 설명한다.
도 1 내지 도 3은 본 발명에 따른 반도체 웨이퍼의 가공방법에서의 플라즈마 에칭 처리 공정 전까지의 각 공정의 일 실시예를 나타내는 설명도이다.
도 1에는 반도체 웨이퍼 및 보호테이프의 사시도가 나타나 있다. 반도체 웨이퍼(100)는 그 표면(100a)에 복수의 스트리트(101)가 격자모양으로 형성되어 있는 동시에, 상기 복수의 스트리트(101)에 의해 구획된 복수의 영역에 회로(102)가 형성되어 있다. 이 반도체 웨이퍼(100)의 표면(100a)에 보호테이프(110)가 점착된다(보호테이프 점착공정). 한편, 보호테이프(110)는 자외선을 조사함으로써 경화하는 점착층을 가지는 소위 UV 테이프가 사용된다.
표면(100a)에 보호테이프(110)가 점착된 반도체 웨이퍼(100)는 반도체 웨이퍼의 이면 연삭공정으로 이행한다. 반도체 웨이퍼의 이면 연삭공정에서는, 도 2에 나타내는 바와 같이 연삭장치(120)의 척테이블(chuck table)(121) 위에 반도체 웨이퍼(100)의 보호테이프(110)측을 얹고(따라서, 이면(100b)이 윗쪽이 된다), 도시하지 않은 흡인수단에 의해 척테이블(121) 위에 반도체 웨이퍼(100)를 흡착 보유한다. 그리고, 척테이블(121)을 예를 들어 300rpm으로 회전시키면서, 연삭 숫돌(122)을 6000rpm으로 회전시켜 반도체 웨이퍼(100)의 이면(100b)에 접촉함으로써, 소정의 두께가 될 때까지 연삭한다.
상술한 바와 같이 반도체 웨이퍼(100)의 이면(100b)을 연삭하면, 반도체 웨이퍼(100)의 이면(100b)에는 연삭에 의해 생성된 미세한 마이크로크랙이나 비뚤어짐이 남는다. 이 마이크로크랙이나 비뚤어짐을 제거하기 위하여, 본 발명의 가공 방법에서는 반도체 웨이퍼(100)의 이면(100b)을 플라즈마 에칭처리하는데, 상술한 바와 같이 플라즈마 에칭 처리시에 보호테이프(110)가 열에 의해 변질되어 뒤틀리는 것을 방지하기 위해, 본 발명에서는 도 3에 나타내는 바와 같이 자외선 조사공장을 실시한다. 즉, 도 3에 나타내는 바와 같이, 자외선 조사기(130)의 하우징(131)을 구성하는 글라스판으로 이루어지는 상판(132) 위의 소정 위치에 반도체 웨이퍼(100)를 보호테이프(110)측을 아래로 하여 얹고, 하우징(131) 안에 설치된 자외선 조사램프(133)를 점등하여 보호테이프(110)에 자외선을 조사한다. 보호테이프(110)는 상술한 바와 같이 자외선을 조사함으로써 경화하는 점착층을 가지는 소위 UV 테이프이기 때문에, 보호테이프(110)의 점착층은 경화된다. 이와 같이 하여, 자외선 조사공정을 실시했다면, 후술하는 플라즈마 처리공정으로 이행한다.
이어서, 본 발명에 따른 반도체 웨이퍼의 가공방법에서의 플라즈마 에칭처리 공정 전까지의 각 공정의 다른 실시예에 대하여 도 4 내지 도 8을 참조하여 설명한다.
도 4에는 반도체 웨이퍼의 사시도가 나타나 있다. 반도체 웨이퍼(100)는 상기 도 1에 나타내는 반도체 웨이퍼와 마찬가지로 그 표면(100a)에 복수의스트리트(101)가 격자모양으로 형성되어 있는 동시에, 상기 복수의 스트리트(101)에 의해 구획된 복수의 영역에 회로(102)가 형성되어 있다. 이와 같이 구성된 반도체 웨이퍼(100)를 개개의 반도체 칩으로 분할하기 위하여, 먼저 반도체 웨이퍼(100)의 표면(100a)에 형성된 스트리트(101)를 따라 소정 깊이(각 반도체 칩의 마무리 두께에 상당하는 깊이)의 분할 홈을 형성하는 분할 홈 형성공정을 실시한다. 이 분할 홈 형성공정은 도 5에 나타내는 바와 같이, 다이싱 장치로서 일반적으로 사용되고 있는 절삭장치(140)를 사용할 수 있다. 즉, 절삭장치(140)는 흡인보유 수단을 구비한 척테이블(141)과, 절삭 블레이드(blade)(142)를 포함한 절삭 수단(143)을 구비하고 있다. 이 절삭 장치(140)의 척테이블(141)에 반도체 웨이퍼(100)를 표면(100a)을 위로 하여 보유하고, 절삭 수단(143)의 절삭 블레이드(142)를 회전시켜 웨이퍼를 절삭하면서 척테이블(141)을 화살표 X로 나타내는 방향으로 이동하여 웨이퍼를 분할함과 동시에, 화살표 Y로 나타내는 방향으로 스트리트 간격마다 절삭수단(143)을 산출이동함으로써, 스트리트(101)를 따라 분할 홈(103)을 형성한다. 이 분할 홈(103)은 분할되는 각 반도체 칩의 마무리 두께에 상당하는 깊이로 설정되어 있다.
상술한 분할 홈 형성공정에 의해 반도체 웨이퍼(100)의 표면(100a)에 스트리트(101)를 따라 소정 깊이의 분할 홈(103)을 형성하였으면, 도 6에 나타내는 바와 같이 반도체 웨이퍼(100)의 표면(100a)에 보호테이프(110)를 점착한다(보호테이프 점착공정). 이 보호테이프(110)로서는 자외선을 조사함으로써 경화하는 점착층을 가지는 소위 UV 테이프가 사용된다.
표면(100a)에 보호테이프(110)가 점착된 반도체 웨이퍼(100)는 분할 홈 표출공정으로 이행한다. 분할 홈 표출공정에서는, 도 7에 나타내는 바와 같이, 연삭 장치(120)의 척테이블(121) 위에 반도체 웨이퍼(100)의 보호테이프(110) 쪽을 얹고(따라서, 이면(100b)이 윗쪽이 된다), 도시하지 않은 흡인수단에 의해 척테이블(121) 위에 반도체 웨이퍼(100)를 흡착 보유한다. 그리고, 척테이블(121)을 예를 들어 300rpm으로 회전시키면서, 연삭숫돌(122)을 6000rpm으로 회전하여 반도체 웨이퍼(100)의 이면(100b)에 접촉시킴으로써 연삭하고, 분할 홈(103)이 이면(100b)에 표출될 때까지 연삭한다. 이와 같이 분할 홈(103)이 표출될 때까지 연삭함으로써, 반도체 웨이퍼(100)는 개개의 반도체 칩으로 분리된다. 한편, 분리된 복수의 반도체 칩은 그 표면에 보호테이프(110)가 점착되어 있기 때문에, 따로따로 떨어지지 않고 반도체 웨이퍼(100)의 형태가 유지된다.
상술한 바와 같이 반도체 웨이퍼(100)의 이면(100b)을 연삭하면, 개개로 분리된 반도체 칩의 이면에는 연삭에 의해 생성된 미세한 마이크로크랙이나 비뚤어짐이 남는다. 이 마이크로크랙이나 비뚤어짐을 제거하기 위하여 본 발명의 가공방법에서는 반도체 웨이퍼(100)의 형태를 이루고 있는 개개의 반도체 칩의 이면을 플라즈마 에칭 처리하는데, 상술한 바와 같이 플라즈마 에칭처리시에 보호테이프(110)가 열에 의해 변질되어 뒤틀리는 것을 방지하기 위하여, 본 발명에서는 도 8에 나타내는 바와 같이 자외선 조사공정을 실시한다. 이 도 8에 나타내는 자외선 조사공정을 상술한 도 3에 나타내는 자외선 조사공정과 마찬가지로, 자외선 조사기(130)의 하우징(131)을 구성하는 글라스판으로 이루어지는 상판(132) 위의 소정 위치에반도체 웨이퍼(100)를 보호테이프(110)측을 아래로 하여 얹고, 하우징(131) 안에 설치한 자외선 조사램프(133)를 점등하여 보호테이프(110)에 자외선을 조사한다. 보호테이프(110)는 상술한 바와 같이 자외선을 조사함으로써 경화하는 점착층을 가지는 소위 UV 테이프이기 때문에, 보호테이프(110)의 점착층은 경화된다. 이와 같이 하여, 자외선 조사공정을 실시하였다면, 후술하는 플라즈마 에칭 처리 공정으로 이행한다.
이어서, 본 발명에 따른 반도체 웨이퍼 가공방법에서의 플라즈마 에칭 처리를 행하기 위한 플라즈마 에칭 장치에 대하여 도 9를 참조하여 설명한다.
도 9에 나타내는 플라즈마 에칭 장치는, 밀폐 공간(20)을 형성하는 하우징(2)을 구비하고 있다. 이 하우징(2)은 저벽(21)과 상벽(22)과 좌우측벽 (23,24)과 뒤쪽측벽(25) 및 앞쪽측벽(도시하지 않음)으로 이루어져 있으며, 우측측벽(24)에는 피가공물 반출입용 개구(241)가 형성되어 있다. 개구(241)의 바깥쪽에는 개구(241)를 개폐하기 위한 게이트(3)가 상하 방향으로 이동 가능하게 설치되어 있다. 이 게이트(3)는 게이트 작동수단(4)에 의해 작동된다. 게이트 작동수단(4)은 에어실린더(41)와 에어실린더(41) 안에 설치된 도시하지 않은 피스톤에 연결된 피스톤로드(42)로 이루어지며, 에어실린더(41)가 브래킷(bracket)(43)을 통하여 상기 하우징(2)의 저벽(21)에 부착되어 있고, 피스톤로드(42)의 선단(도면에서 상단)이 상기 게이트(3)에 연결되어 있다. 이 게이트 작동수단(4)에 의해 게이트(3)가 열림으로써, 피가공물인 반도체 웨이퍼(100)를 개구(241)를 통하여 반출입할 수 있다. 또한, 하우징(2)을 구성하는 저벽(21)에는 배기구(211)가 설치되어 있고, 이 배기구(211)가 가스 배출수단(5)에 접속되어 있다.
상기 하우징(2)에 의해 형성되는 밀폐 공간(20)에는 하부전극(6)과 상부전극(7)이 대향하여 설치되어 있다.
하부전극(6)은 도전성 재료에 의해 형성되어 있고, 원반형 피가공물 보유부(61)와, 상기 피가공물 보유부(61)의 아랫면 중앙부로부터 돌출하여 형성된 원기둥 모양의 지지부(62)로 이루어져 있다. 이와 같이 피가공물 보유부(61)와 원기둥 모양의 지지부(62)로 구성된 하부전극(6)은, 지지부(62)가 하우징(2)의 저벽(21)에 형성된 구멍(212)에 삽입 관통하여 설치되며, 절연체(8)를 통하여 저벽(21)에 밀봉(seal)된 상태로 지지되어 있다. 이와 같이 하우징(2)의 저벽(21)에 지지된 하부전극(6)은 지지부(62)를 통하여 고주파 전원(10)에 전기적으로 접속되어 있다.
하부전극(6)을 구성하는 피가공물 보유부(61)의 상부에는 윗쪽이 개방된 원형의 끼워맞춤 오목부(611)가 형성되어 있으며, 상기 끼워맞춤 오목부(611)에 다공성(porous) 세라믹재에 의해 형성된 원반형 흡착 보유부재(63)가 끼워맞추어진다. 끼워맞춤 오목부(611)에서의 흡착 보유부재(63)의 아랫쪽에 형성되는 방(611a)은, 피가공물 보유부(61) 및 지지부(62)에 형성된 연통로(621)에 의해 흡인수단(9)에 연결되어 있다. 따라서, 흡착 보유부재(63) 위에 피가공물을 얹어 놓고 흡인수단(9)을 작동하여 연통로(621)를 부압원(負壓源)에 연결함으로써, 방(611a)에 부압이 작용하여 흡착보유부재(63) 위에 놓인 피가공물이 흡인보유된다. 또한, 흡인수단(9)을 작동하여 연통로(621)를 대기로 개방함으로써, 흡착 보유부재(63)위에 흡인보유된 피가공물의 흡인보유가 해제된다.
하부전극(6)을 구성하는 피가공물 보유부(61)의 하부에는, 냉각통로(612)가 형성되어 있다. 이 냉각통로(612)의 일단은 지지부(62)에 형성된 냉매도입 통로(622)에 연결되고, 냉각통로(612)의 타단은 지지부(62)에 형성된 냉매배출통 로(623)에 연결되어 있다. 냉매도입통로(622) 및 냉매배출통로(623)는 냉매공급수단(11)에 연결되어 있다. 따라서, 냉매공급수단(11)이 작동하면, 냉매가 냉매도입통로(622), 냉각통로(612) 및 냉매배출통로(623)를 통하여 순환된다. 그 결과, 후술하는 플라즈마 처리시에 발생하는 열은 하부전극(6)에서 냉매로 전달되기 때문에, 하부전극(6)의 이상 온도상승이 방지된다.
상기 상부전극(7)은 도전성 재료에 의해 형성되어 있으며, 원반형 가스 분출부(71)와, 상기 가스 분출부(71)의 윗면 중앙부에서 돌출하여 형성된 원기둥 모양의 지지부(72)로 이루어져 있다. 이와 같이 가스 분출부(71)와 원기둥 모양의 지지부(72)로 이루어지는 상부전극(7)은, 가스 분출부(71)가 하부전극(6)을 구성하는 피가공물 보유부(61)와 대향하여 설치되고, 지지부(72)가 하우징(2)의 상벽(22)에 형성된 구멍(221)을 삽입통과하며, 상기 구멍(221)에 장착된 실 부재(12)에 의해 상하방향으로 이동가능하게 지지되어 있다. 지지부(72)의 상단부에는 작동부재(73)가 설치되어 있고, 이 작동부재(73)가 승강구동 수단(13)에 연결되어 있다. 한편, 상부전극(7)은 지지부(72)를 통하여 접지되어 있다.
상부전극(7)을 구성하는 원반형 가스 분출부(71)에는, 아랫면에 개구된 복수의 분출구(711)가 설치되어 있다. 이 복수의 분출구(711)는 가스 분출부(71)에 형성된 연통로(712) 및 지지부(72)에 형성된 연통로(721)를 통하여 가스 공급수단(14)에 연결되어 있다. 가스 공급수단(14)은 CF4등의 불소계 가스와 산소를 주체로 하는 플라즈마 발생용 혼합가스를 공급한다.
도시한 실시예에서의 플라즈마 에칭 장치는, 상기 게이트 작동 수단(4), 가스 배출수단(5), 흡인수단(9), 고주파전원(10), 냉매공급수단(11), 승강구동수단 (13), 가스공급수단(14) 등을 제어하는 제어수단(15)을 구비하고 있다. 이 제어수단(15)에는 가스배출수단(5)으로부터 하우징(2)에 의해 형성되는 밀폐공간(20) 안의 압력에 관한 데이터가, 냉매공급수단(11)으로부터 냉매온도(즉, 전극온도)에 관한 데이터가, 가스 공급수단(14)으로부터 가스유량에 관한 데이터가 입력되며, 이 데이터들에 따라 제어수단(15)은 상기 각 수단으로 제어신호를 출력한다.
도시한 실시예에서의 플라즈마 에칭 장치는 이상과 같이 구성되어 있으며, 이하에서는 상술한 바와 같이 자외선 조사공정이 실시된 반도체 웨이퍼(100)의 이면을 플라즈마 에칭(건식에칭)하는 예에 대하여 설명한다.
상술한 바와 같이 소정의 두께로 연삭되어 상기 자외선 조사공정이 실시된 반도체 웨이퍼(100)를 플라즈마 에칭(건식 에칭)하기 위해서는, 먼저 게이트 작동수단(4)을 작동하여 게이트(3)를 도 9의 아랫쪽으로 이동시켜, 하우징(2)의 우측측벽(24)에 설치된 개구(241)를 연다. 이어서, 도시하지 않은 반출입수단에 의해 상술한 반도체 웨이퍼(100)를 보호테이프(110)쪽을 아랫쪽으로 하여(따라서, 이면(100b)이 윗쪽이 된다), 개구(241)로부터 하우징(2)에 의해 형성되는밀폐공간(20)에 반송하고, 하부전극(6)을 구성하는 피가공물 보유부(61)의 흡착 보유부재(63) 위에 보호테이프(110)쪽을 얹어놓는다. 이 때, 승강구동수단(13)을 작동하여 상부전극(7)을 상승시켜 둔다. 그리고, 흡인수단(9)을 작동하여 상술한 바와 같이 방(611a)에 부압을 작용함으로써, 흡착보유부재(63) 위에 놓인 반도체 웨이퍼(100)는 흡인보유된다(도 10 참조).
반도체 웨이퍼(100)가 흡착보유부재(63) 위에 흡인 보유되었다면, 게이트 작동수단(4)을 작동하여 게이트(3)를 도 9의 윗쪽으로 이동시켜, 하우징(2)의 우측측벽(24)에 설치된 개구(241)를 닫는다. 그리고, 승강구동수단(13)을 작동하여 상부전극(7)을 하강시키고, 도 10에 나타내는 바와 같이 상부전극(7)을 구성하는 가스 분사부(71)의 아랫면과 하부전극(6)을 구성하는 피가공물 보유부(61)에 보유된 반도체 웨이퍼(100)의 윗면 사이의 거리를 플라즈마 에칭처리에 적합한 소정의 전극간 거리(D)로 위치시킨다. 또한, 이 전극간 거리(D)는 도시한 실시예에서는 10mm로 설정되어 있다.
이어서, 가스 배출수단(5)을 작동하여 하우징(2)에 의해 형성되는 밀폐공간(20) 안을 진공배기한다. 밀폐공간(20) 안을 진공배기하였다면, 가스 공급수단(14)을 작동으로 불소계 가스와 산소가스의 혼합 가스를 플라즈마 발생용 가스로서 상부전극(7)에 공급한다. 가스 공급수단(14)으로부터 공급된 혼합가스는, 지지부(72)에 형성된 연통로(721) 및 가스 분출부(71)에 형성된 연통로(712)를 통하여 복수의 분출구(711)로부터 하부전극(6)의 흡착 보유부재(53) 위에 보유된 반도체 웨이퍼(100)의 이면(100b)을 향하여 분출된다. 그리고, 밀폐공간(20) 안을 소정의 가스 압력으로 유지한다. 이와 같이, 플라즈마 발생용 혼합가스를 공급한 상태에서, 고주파 전원(10)으로부터 하부전극(6)과 상부전극(7) 사이에 고주파 전압을 인가한다. 이에 의해, 하부전극(6)과 상부전극(7) 사이의 공간에서 플라즈마 방전이 발생하여, 이 플라즈마 발생에 의해 생기는 활성물질의 작용에 의해, 반도체 웨이퍼(100)의 이면이 에칭된다.
상술한 플라즈마 에칭처리는 반도체 웨이퍼(100)의 두께가 목표 두께가 될 때까지 계속 이루어진다. 이에 의해, 연삭가공에 의해 반도체 웨이퍼(100)의 이면에 생긴 마이크로크랙이 제거된다. 이 마이크로크랙은 통상 3~5㎛의 깊이로 생성되기 때문에, 반도체 웨이퍼(100)를 목표 두께보다 마이크로크랙을 초과하는 건식 에칭분만큼 두꺼운 칫수로 연삭하고, 그 후 건식 에칭분 만큼 플라즈마 에칭처리하여 제거함으로써, 목표 두께까지 가공된 상태에서는, 마이크로크랙이 완전히 제거된다.
한편, 상술한 플라즈마 에칭처리시에는 고온이 되어, 반도체 웨이퍼(100)의 표면(100a)에 점착된 보호테이프(110)도 150℃ 정도의 고온이 되지만, 이 보호테이프(110)의 점착층은 상술한 자외선을 조사함으로써 경화되어 있기 때문에, 플라즈마 에칭 처리중에 뒤틀리지 않는다. 따라서, 보호테이프(110)가 뒤틀림으로써 반도체 웨이퍼의 표면에 형성된 회로와 보호테이프 사이에 빈틈이 형성되어 플라즈마 에칭가스가 침입하여 회로면을 손상시키는 문제를 미연에 방지할 수 있다.
이상과 같이 본 발명에 따르면, 반도체 웨이퍼의 표면에 점착하는 보호테이프로서 자외선을 조사함으로써 경화하는 점착층을 가지는 테이프를 사용하여, 반도체 웨이퍼의 이면을 프라즈마 에칭 처리하기 전에 보호테이프에 자외선을 조사하여 상기 점착층을 경화시키기 때문에, 플라즈마 에칭 처리시에 보호테이프가 열로 변질하여 뒤틀리는 일이 없다. 따라서, 보호테이프가 뒤틀림으로써 반도체 웨이퍼의 표면에 형성된 회로와 보호테이프 사이에 빈틈이 형성되어 플라즈마 에칭가스가 침입하여 회로면이 손상시키는 문제를 미연에 방지할 수 있다. 특히, 소위 선다이싱에서는, 반도체 웨이퍼의 이면에 분할홈이 표출되어 있어 에칭가스가 침투하기 쉬운 상태로 되어 있는데, 보호테이프의 점착층이 자외선이 조사되어 경화되어 있기 때문에, 분리된 칩과의 일체성이 향상되어 회로를 손상시키지 않는다.

Claims (2)

  1. 표면에 복수의 회로가 형성된 반도체 웨이퍼의 표면에 보호테이프를 점착하고, 상기 반도체 웨이퍼의 이면을 연삭한 후, 상기 반도체 웨이퍼의 이면을 플라즈마 에칭 처리하는 반도체 웨이퍼의 가공방법으로서,
    상기 보호테이프로서 자외선을 조사함으로써 경화하는 점착층을 가지는 테이프를 사용하고, 상기 반도체 웨이퍼의 이면을 플라즈마 에칭 처리하기 전에 상기 보호테이프에 자외선을 조사하여 상기 점착층을 경화시키는 것을 특징으로 하는 반도체 웨이퍼의 가공방법.
  2. 표면에 스트리트가 격자모양으로 형성되어 있는 동시에, 상기 복수의 스트리트에 의해 구획된 복수의 영역에 회로가 형성된 반도체 웨이퍼의 표면에 상기 복수의 스트리트를 따라 소정 깊이의 분할 홈을 형성하며, 상기 분할 홈이 형성된 상기 반도체 웨이퍼의 표면에 보호테이프를 점착하고, 상기 반도체 웨이퍼의 이면을 상기 분할 홈이 표출될 때까지 연삭하여 개개의 회로로 분리한 후, 상기 반도체 웨이퍼의 이면을 플라즈마 에칭 처리하는 반도체 웨이퍼의 가공방법으로서,
    상기 보호테이프로서 자외선을 조사함으로써 경화하는 점착층을 가지는 테이프를 사용하고, 상기 반도체 웨이퍼의 이면을 플라즈마 에칭 처리하기 전에 상기 보호테이프에 자외선을 조사하여 상기 점착층을 경화시키는 것을 특징으로 하는 반도체 웨이퍼의 가공방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060151A (ja) * 2006-08-29 2008-03-13 Nitto Denko Corp 半導体ウエハ裏面加工方法、基板裏面加工方法、及び放射線硬化型粘着シート
JP5064985B2 (ja) * 2006-12-05 2012-10-31 古河電気工業株式会社 半導体ウェハの処理方法
EP2015356A1 (en) * 2007-07-13 2009-01-14 PVA TePla AG Method for singulation of wafers
JP4933373B2 (ja) * 2007-07-26 2012-05-16 株式会社ディスコ プラズマエッチング装置
US9252057B2 (en) * 2012-10-17 2016-02-02 Applied Materials, Inc. Laser and plasma etch wafer dicing with partial pre-curing of UV release dicing tape for film frame wafer application
JP6166034B2 (ja) * 2012-11-22 2017-07-19 株式会社ディスコ ウエーハの加工方法
JP6325279B2 (ja) * 2014-02-21 2018-05-16 株式会社ディスコ ウエーハの加工方法
JP6282194B2 (ja) * 2014-07-30 2018-02-21 株式会社ディスコ ウェーハの加工方法
JP7189026B2 (ja) * 2019-01-07 2022-12-13 株式会社ディスコ 被加工物の加工方法
DE102020122923A1 (de) * 2020-09-02 2022-03-03 Tdk Electronics Ag Sensorelement und Verfahren zur Herstellung eines Sensorelements

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612408A (en) * 1984-10-22 1986-09-16 Sera Solar Corporation Electrically isolated semiconductor integrated photodiode circuits and method
JP3293736B2 (ja) * 1996-02-28 2002-06-17 キヤノン株式会社 半導体基板の作製方法および貼り合わせ基体
IL123207A0 (en) * 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
JP3410371B2 (ja) * 1998-08-18 2003-05-26 リンテック株式会社 ウエハ裏面研削時の表面保護シートおよびその利用方法
TW492100B (en) * 2000-03-13 2002-06-21 Disco Corp Semiconductor wafer processing apparatus
JP2002033296A (ja) * 2000-04-26 2002-01-31 Lintec Corp シリコンウエハ用の補強材および該補強材を用いたｉｃチップの製造方法
KR100855015B1 (ko) * 2000-12-21 2008-08-28 테쎄라 테크놀로지스 헝가리 케이에프티. 패키징된 집적회로 및 그 제조 방법
JP2002353170A (ja) * 2001-05-28 2002-12-06 Disco Abrasive Syst Ltd 半導体ウェーハの分離システム、分離方法及びダイシング装置
JP2003007648A (ja) * 2001-06-18 2003-01-10 Disco Abrasive Syst Ltd 半導体ウェーハの分割システム
TW578222B (en) * 2002-01-11 2004-03-01 Mitsui Chemicals Inc Semiconductor wafer surface protective adhesive tape and backside process method of semiconductor wafer using the same
JP2003347260A (ja) 2002-05-22 2003-12-05 Tokyo Electron Ltd 処理装置及び基板処理方法
US20040087054A1 (en) * 2002-10-18 2004-05-06 Applied Materials, Inc. Disposable barrier technique for through wafer etching in MEMS

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