KR20040070239A - 비 ⅲ-ⅴ 기판상에 ⅲ-ⅴ 반도체층을 증착하는 방법 - Google Patents
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Abstract
본 발명은 반응기의 공정챔버에 기체상출발물질을 도입하여 실리콘기판과 같은 비 III-V 기판상에 두꺼운 III-V 반도체층을 증착하는 방법에 관한 것이다. 본 발명의 목적은 바람직하지 않은 격자왜곡이 발생됨이 없이 실리콘기판상에 두꺼운 III-V 반도체층의 결정증착을 수행하는 것에 있다. 이를 위하여, 본 발명에 있어서는 얇은 중간층이 낮은 성장온도에서 두 III-V 층 사이에 증착되도록 한다.
Description
본 발명은 반응기의 공정챔버에 기체상출발물질을 주입하여, 실리콘과 같은 비 III-V 기판상에 갈륨 비소, 알루미늄 비소, 갈륨 인듐 비소 또는 갈륨 인듐 알루미늄 비소 인화물과 같은 III-V 반도체층을 증착하는 방법에 관한 것이다.
본 발명에 따라서, III-V 층의 증착은 TMG, TMI, TNAI, 아르신, 포스핀 또는 NH3등이 반응기의 공정챔버에 출발물질로서 주입되고, 실리콘으로 된 기판을 공정온도로 가열된 기판홀더상에 배치하는 MOCVD 방법을 이용하여 이루어진다. 갈륨 비소가 갈륨 비소상에 증착되거나 또는 인듐 인화물이 인듐 인화물상에 증착되는 것과는 다르게, III-V 층이 실리콘 기판상에 증착될 때에 부정합이 일어난다. 이에 대한 당연한 효과로서, 성장층은 높은 결함밀도를 갖는다.
다른 한편으로, 실리콘 기판은 III-V 기판 보다 저렴한 잇점이 있으며 또한 실리콘소자의 구조에 일체화시키는데 적합하다. 이러한 층의 품질을 개선하기 위한 한가지 방법은 두꺼운 반도체층을 증착시키는 것이다. 그러나, 이는 층의 열적 부정합에 의하여 제한된다. 이들 열적 부정합은 격자의 스트레스를 유도하고 층이 연속하여 높은 스트레스를 받는다. 따라서 층간 균열이 일어나거나 기계적인 접합이 일어나도록 한다.
다른 문제점은 III-V 층 또는 이러한 층 구조로부터 제조된 전자부품과 기판상의 실리콘소자의 조합이다. 특히, 광전자 III-V 소자를 기판상의 CMOS 소자와 조합하는 것이 바람직하다.
본 발명은 결함의 격자 스트레스가 발생됨이 없이 실리콘 기판상에 결정형태의 두꺼운 III-V 반도체층을 증착시키는데 그 목적이 있다.
더욱이, 본 발명은 III-V 소자를 기판상의 실리콘 소자에 조합시키는 것에 그 목적이 있다.
이러한 목적은 청구범위에 개시된 본 발명에 의하여 성취된다. 먼저, 청구범위 제1항은 얇은 중간층이 낮은 성장온도에서 두 III-V 층 사이에 증착되는 것을 기술하고 있다. 중간층을 위한 낮은 성장온도는 III-V 층의 성장온도보다 적어도 100℃ 낮아야 한다. 더욱이, 중간층의 격자상수도 III-V 층의 격자상수보다 낮아야 한다. 본 발명의 적절한 실시예에 따라서, 각각 III-V 층으로 분리된 다수의 중간층이 증착된다. 따라서, 얇은 중간층이 각각 III-V 층상에 다수회 증착된다. 중간층은 비스트레스형으로 증착되는 것이 바람직하다. 중간층은 보론 또는 실리콘을 함유할 수 있다. 중간층의 두께는 나노미터 범위이다. 중간층 사이에 증착된 III-V 층은 상당히 두꺼울 수 있다. 이들의 두께는 수 마이크로미터의 두께이다. 실리콘기판과 제1의 III-V 층 사이에는 마찬가지로 III-V 물질로 형성되는 시이드층이 제공되는 것이 바람직하다. III-V 층은 낮은 온도에서 증착된 중간층상에 부정형의 형태로 성장한다. 이는 스트레스를 유발한다. 압축성 프리스트레스를 가하는 것이 바람직하다. 이러한 압축성 프리스트레스는 저온 중간층에 의하여 얻을 수 있다.
본 발명에 따른 방법은 III-V 층 사이의 저온 층의 성장을 통하여 (Al, Ga, In)(As, PN, Sb)계에서 실질적으로 스트레스가 가하여지지 않는 III-V 반도체층의 성장이 이루어질 수 있도록 하며, 저온은 항상 표준성장온도 보다 적어도 100℃ 낮은 온도이다. 냉각중에 인장성 스트레스는 압축성 스트레스가 일어나도록 한다. 인듐 인화물 계의 경우에 있어서는 이것이 GaAs, AlAs, AlInAs 또는 GaInAlAsPN 저온층에 의하여 이루어진다. 알루미늄 비소, 보론 알루미늄 비소 및 보론 비소가 갈륨 비소 계에서 압축성 스트레스를 유발하는 저온층으로서 이용되는데 적합하다. 그러나, 질화물 계에 속하는 물질로 전환시킬 수도 있다.
이러한 형태의 저온 중간층의 반복증착은 전체적으로 스트레스를 받지 않는 요구된 두께의 층을 증착시킬 수 있도록 열적 스트레스와 격자부정합에 의하여 부발되는 스트레스를 일정하게 줄일 수 있도록 한다.
서두에 언급된 본 발명의 제2 목적은 먼저 III-V 반도체층이 반응기의 공정챔버에 기체상 출발물질을 도입함으로서 비 III-V 기판, 특히 실리콘기판상에 증착되는 것에 의하여 성취된다. 이러한 III-V 반도체층은 III-V 층의 증착을 위하여 최적한 배향을 갖는 제1 기판상에 증착된다. (111)배향을 갖는 실리콘기판은 특히 GaN 층의 증착에 특히 적합하다. 연속단계에서, 이 반도체층은 제1 기판의 박막과 함께 기판으로부터 분리된다. 분리되는 박막의 두께는 예를 들어 50 ㎛ 이다. 다른 공정단계에서, 분리된 층은 제1 기판의 박막과 함께 제2 기판에 부착된다. 이 제2 기판은 (100)배향을 갖는 실리콘기판일 수 있다. 분리층의 부착은 접착제 접착에 의하여 이루어지는 것이 바람직하다. 이러한 접착제 접착은 마스킹단계 후에 이루어질 수 있다. 본 발명에 따라서, 부착된 층의 측부영역이 제2 기판의 영역측으로부터 제거된다. 이러한 제거는 에칭에 의하여 이루어지는 것이 좋다. 그리고, 연속하여 층이 실리콘기술에 의하여 표면을 형성하는 (100) 실리콘 결정에 부착된다. III-V 층 구조에 인접하여 배치되는 이들 층은 절연층, 전도층 또는 p- 또는 n-도프 실리콘층일 수 있다. 증착된 III-V 층은 질화갈륨층이 바람직하다.
본 발명의 제1 실시예에서, 먼저, 갈륨 비소의 시이드층이 실리콘기판상에 증착된다. 이 시이드층에는 문헌으로 잘 알려진 MOCVD 또는 VPE 방법 또는 MBE를 이용하여 고품질의 갈륨 비소 층의 증착을 위한 전형적인 성장온도에서 갈륨 비소 버퍼층이 증착된다. 그리고, 이러한 제1 III-V 층상에 저온중간층이 증착된다. 이를 위하여 공정챔버내의 온도, 즉 기판온도는 적어도 100℃ 만큼 낮아진다. 그리고, 중간층의 성장을 위하여 요구된 기체가 공정챔버에 도입된다. 이들 기체는 트리메틸알루미늄 및 아르신 또는 보론 화합물일 수 있다. 중간층은 층두께가 요구된 5~50 nm에 이를 때까지 이러한 낮은 온도에서 증착된다. 층두께는 10~20 nm 가 좋다.
저온중간층이 증착된 후에, 공정챔버의 내부온도는 다시 상승된다. 이는 기판홀더를 적당히 가열함으로서 이루어질 수 있다. 그리고, 저온중간층상에는 다른 갈륨 비소 층이 부정형의 형태로 증착된다. 이러한 갈륨 비소 층은 두께가 저온중간층의 두께 보다 상당히 두껍다. 그 두께는 수 ㎛에 달한다.
특별히 두꺼운 버퍼층을 얻기 위하여, 갈륨 비소 보다 격자상수가 낮은 다른 저온중간층이 상기 언급된 갈륨 비소 층상에 증착될 수 있다. 그리고 갈륨 비소가 다시 이 중간층에 증착될 수 있다. 전체적으로, 본 발명의 방법은 단층이 거의 없는 두꺼운 갈륨 비소 층을 얻을 수 있도록 한다.
IV 구조에 측방향으로 근접하게 III-V 층을 형성하는 방법이 제2실시예에서 설명된다.
본 발명을 첨부도면에 의거하여 상세히 설명하면 다음과 같다.
도 1은 III-V 층의 증착을 위하여 최적한 (111) 결정배향을 갖는 제1기판의 단면을 보인 단면도,
도 2는 III-V 층이 증착된 기판을 보인 단면도,
도 3은 III-V 층 구조를 갖는 기판을 보이고 이로부터 분리된 제1기판의 박막을 보인 단면도,
도 4는 분리된 층을 제2기판에 부착한 것을 보인 단면도, 및
도 5는 에칭으로 측부를 패터링한 것을 보인 도 4와 같은 단면도이다.
도 1은 (111) 실리콘기판의 단면을 보인 것이다. 예시된 실시형태에서, 두 III-V 층(2)(3)이 이 실리콘기판상에 증착된다(도 2 참조). 이들 층(2)(3)은 갈륨 비소, 질화갈륨, 인듐 인화물 또는 다른 요구된 III-V 조성물이다.
이들 층(2)(3)은 제1기판(1)의 박막(1')과 함께 분리된다. 분리된 층(1')(2)(3)은 제2 기판에 접착제 접착된다(도 4 참조). 제2 기판은 (100) 실리콘기판이다. 이 (100) 실리콘기판의 면은 다른 층, 특히 실리콘층의 증착을 위하여 최적화된다. 특히 이 표면의 배향은 CMOS 구조의 증착을 위하여 최적화된다.
이러한 형태의 구조를 III-V 층에 인접하여 배치하기 위하여, 도 4에서 보인 중간생성물을, 예를 들어 마스킹에 의하여, 측부를 본뜬다. 그리고, 접착제로 접착된 층(1')(2)(3)이 에칭으로 제거된다. 이러한 층이 제2 기판(4)으로부터 제거됨으로서 에칭된 영역(5)의 노출면은 (100) 실리콘 면이 되며 이에 CMOS 구조가 증착될 수 있다.
이상의 모든 내용들이 본 발명에 관한(본질적으로) 것이다. 본 발명에 첨부된 우선권 서류(선행출원의 사본) 등의 내용이 본 발명의 내용에 포함되며 부분적으로 이들 내용이 본 발명의 청구범위에 포함된다.
Claims (18)
- 반응기의 공정챔버에 기체상출발물질을 주입하여 실리콘기판과 같은 비 III-V 기판상에 두꺼운 III-V 반도체층을 증착하는 방법에 있어서, 얇은 중간층을 낮은 성장온도에서 두 III-V 층 사이에 증착하는 것을 특징으로 하는 증착방법.
- 제1항에 있어서, 중간층의 성장온도를 III-V 층의 성장온도보다 적어도 100℃ 낮게 하는 것을 특징으로 하는 방법.
- 상기 항 중 어느 항에 있어서, 중간층의 격자상수를 III-V 층의 격자상수보다 낮게 하는 것을 특징으로 하는 방법.
- 상기 항 중 어느 항에 있어서, 얇은 저온중간층을 각각 III-V 층상에 다수회 증착하는 것을 특징으로 하는 방법.
- 상기 항 중 어느 항에 있어서, 중간층을 비스트레스형으로 증착하는 것을 특징으로 하는 방법.
- 상기 항 중 어느 항에 있어서, 중간층이 보론을 함유하는 것을 특징으로 하는 방법.
- 상기 항 중 어느 항에 있어서, 중간층이 질소를 함유하는 것을 특징으로 하는 방법.
- 상기 항 중 어느 항에 있어서, 중간층의 두께가 5~50 nm, 바람직하게는 10~20 nm 인 것을 특징으로 하는 방법.
- 상기 항 중 어느 항에 있어서, 이용된 증착방법이 MOCVD, VPE 또는 MBE 인 것을 특징으로 하는 방법.
- 상기 항 중 어느 항에 있어서, 얇은 중간층을 제1 III-V 층과 제2 III-V 층 사이에 증착하는 것을 특징으로 하는 방법.
- 상기 항 중 어느 항에 있어서, III-V 층과 얇은 중간층을 둘 이상의 공정으로 연속하여 증착하는 것을 특징으로 하는 방법.
- 상기 항 중 어느 항에 있어서, 구성요소의 연속층을 두꺼운 III-V 반도체층상에 증착하는 것을 특징으로 하는 방법.
- 상기 항 중 어느 항에 있어서, 구성요소를 구성요소의 연속층으로 제조하는것을 특징으로 하는 방법.
- 반응기의 공정챔버에 기체상출발물질을 주입하여 실리콘기판과 같은 비 III-V 기판상에 두꺼운 III-V 반도체층을 부착하는 방법에 있어서, (111) 실리콘기판에 III-V 층(2, 3)을 증착하기 위한 최적의 배향을 갖는 기판(1)의 표면에 III-V 반도체층을 증착하고, 층(2, 3)을 제1 기판(1)의 박막(1')과 함께 분리하며, 분리된 층(2, 3)을 제1 기판(1)의 박막(1')과 함께 (100) 실리콘기판인 제2 기판(4)에 부착하고, 분리된 층(2, 3)의 측부 영역(5)을 기판의 적당한 마스킹 후에, 제2 기판(4)으로부터 제거하는 것을 특징으로 하는 방법.
- 제14항에 있어서, 제1 기판(1)의 박막(1')과 함께 분리된 층(2, 3)을 제2 기판(4)상에 접착제로 접착하는 것을 특징으로 하는 방법.
- 제14항 또는 제15항에 있어서, III-V 층이 질화갈륨, 갈륨 비소 또는 인듐 인화물 층인 것을 특징으로 하는 방법.
- 제14항 내지 제16항의 어느 항에 있어서, 연속해서 부착된 층(1', 2, 3)이 제거되는 기판(4)의 영역(5)을 절연층, 전도층 및/또는 p- 또는 n-도프 층으로 코팅하는 것을 특징으로 하는 방법.
- 제14항 내지 제16항의 어느 항에 있어서, CMOS 구조물을 제2 기판의 노출면에 부착하는 것을 특징으로 하는 방법.
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