KR20040060975A - 반도체 집적 회로 장치 - Google Patents

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KR20040060975A
KR20040060975A KR10-2004-7006975A KR20047006975A KR20040060975A KR 20040060975 A KR20040060975 A KR 20040060975A KR 20047006975 A KR20047006975 A KR 20047006975A KR 20040060975 A KR20040060975 A KR 20040060975A
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야스꼬 요시다
아끼오 니시다
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가부시키가이샤 히타치세이사쿠쇼
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
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    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 집적 회로 장치, 예를 들면 SRAM의 메모리 셀의 소프트 에러를 저감시킨 고성능의 반도체 집적 회로 장치를 제공하기 위해서, 각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 갖는 SRAM 메모리 셀의 교차 접속부의 배선 MD2의 표면을 산화 실리콘막(21)의 표면으로부터 돌출된 형상으로 하고, 이 배선 MD2 상에, 용량 절연막이 되는 질화 실리콘막(23)과, 상부 전극(24)을 형성한다. 상기 배선 MD2, 질화 실리콘막(23) 및 상부 전극(24)으로 용량 C를 형성할 수 있어, α선에 의한 소프트 에러를 저감시킬 수 있다. 또한, 배선 MD2의 측벽에도 용량을 형성할 수 있어, 용량의 증가를 도모할 수 있다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히 SRAM(Static Random Access Memory)을 갖는 반도체 집적 회로 장치에 적용하기에 유효한 기술에 관한 것이다.
퍼스널 컴퓨터나 워크스테이션용의 캐쉬 메모리에는 SRAM이 사용되어 왔다.
이 SRAM은 1비트의 정보를 기억하는 플립플롭 회로와 2개의 정보 전송용 MISFET(Metal Insulator Semiconductor Field Effect Transistor)로 구성되고, 이 플립플롭 회로는, 예를 들면 한 쌍의 구동용 MISFET와 한 쌍의 부하용 MISFET로 구성된다.
이러한 메모리 셀에 대하여, α선에 의한 소프트 에러가 문제로 되어 왔다. α선에 의한 소프트 에러는, 외계의 우주선에 포함되는 α선이나 LSI의 패키지 재료 내에 포함되는 방사성 원자로부터 방출되는 α선이, 메모리 셀 내에 들어가 메모리 셀 내에 보존되어 있는 정보를 파괴하는 현상이다.
이 α선 대책을 위해, 메모리 셀 내의 정보 축적부(상기 플립플롭 회로의 입출력부)에 용량을 부가하고, 정보 축적부의 용량을 증가시키는 방법이 검토되고 있다.
예를 들면, 일본 특개평11-17027호 공보에는 FETQp', Qnd'의 드레인 영역과 접속된 다결정 실리콘(10)과, FETQp, Qnd의 드레인 영역과 접속된 다결정실리콘(11)으로 용량을 형성함으로써, 소프트 에러 내성을 향상시키는 기술이 기재되어 있다.
또한, 일본 특개평10-163440호 공보에는 정보를 기억하는 플립플롭 회로의 입출력 단자를 교차 결합하는 국소 배선 L1, L2와 이들 사이에 개재하는 얇은 절연막으로 캐패시터 C를 구성함으로써, 메모리 셀의 축적 노드의 용량을 증가시켜, α선 소프트 에러 내성의 저하를 방지하는 기술이 기재되어 있다.
그러나, 메모리 셀의 고집적화에 수반하는 미세화가 진행되면, 용량을 형성할 수 있는 영역도 작아진다. 따라서, 정보 축적부의 용량을 증가시키는 데 한계가 생긴다.
한편, 제품의 사용 목적 등에 따라 용량의 목표값도 높아져 왔다. 도 48은 전원 전압(Vcc)이, 1.2V의 제품 및 1.5V의 제품에 대한 α선의 입사 에너지(MeV)와 노이즈 전하량(C)과의 관계를 나타내는 도면이다. 도 48에 도시한 바와 같이, α선을 정보 축적부에 조사하면, 정보 축적부에 전하(노이즈)가 축적된다. 이 전하의 최대값은 1.2V의 제품에서는 6.2fC이다. 이 제품의 임계 전하량이 4.3fF이므로, 각 노드에는 1.9(= 6.2 - 4.3)fC 이상의 전하량을 축적할 수 있는 용량을 추가할 필요가 있다. 또한, 1.5V의 제품에서는 이 전하의 최대값이 6.1fF이고, 임계 전하량이 3.4fC이므로, 각 노드에는 2.7(= 6.1 - 3.4)fC의 전하량을 축적할 수 있는 용량을 추가할 필요가 있다. 또, 임계 전하량은, 정보 축적부에 보유된 정보(1 또는 0)를 반전시키는 전하량을 말한다.
이와 같이 미세화에 의해 용량을 형성할 수 있는 영역이 작아지고 있음에도불구하고, 요구되는 용량은 커지고 있다.
본 발명의 목적은 반도체 집적 회로 장치, 예를 들면 SRAM의 메모리 셀의 정보 축적부의 용량을 확보함으로써, α선에 의한 소프트 에러를 저감시킬 수 있는 기술을 제공하는 데 있다.
본 발명의 다른 목적은 반도체 집적 회로 장치, 예를 들면 SRAM의 메모리 셀의 소프트 에러를 저감시킨 고성능의 반도체 집적 회로 장치를 제공하는 데 있다.
본 발명의 상기 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면에서 분명하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
(1) 본 발명의 반도체 집적 회로 장치는, 각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서, 상기 n 채널형 MISFET 상에 형성된 층간 절연막과, 상기 게이트 전극과 드레인을 접속하는 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재(延在)하는 접속 홀 내에 형성되고, 상기 층간 절연막의 표면으로부터 돌출된 돌출부를 갖는 도전층과, 상기 도전층의 상부 및 돌출부의 측벽을 따라 형성된 용량 절연막과, 상기 용량 절연막 상에 형성된 상부 전극을 갖는다. 이러한 수단에 따르면, 도전층, 용량 절연막 및 상부 전극으로 용량을 형성할 수 있으므로 α선에 의한 소프트 에러를 저감시킬 수 있다. 또한, 상기 도전층의 돌출부의 측벽에도용량을 형성할 수 있어, 용량의 증가를 도모할 수 있다.
(2) 본 발명의 반도체 집적 회로 장치는, 각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서, 상기 n 채널형 MISFET 상에 형성된 층간 절연막과, 상기 게이트 전극과 드레인을 접속하는 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성된 도전층과, 상기 도전층의 상부에 형성된 하부 전극과, 상기 하부 전극의 상부에 형성된 용량 절연막과, 상기 용량 절연막 상에 형성된 상부 전극을 갖는다. 이러한 수단에 따르면, 하부 전극, 용량 절연막 및 상부 전극으로 용량을 형성할 수 있기 때문에 α선에 의한 소프트 에러를 저감시킬 수 있다. 또한, 상기 하부 전극의 형성 영역을 도전층의 형성 영역보다 크게 하면, 용량을 증가시킬 수 있다.
(3) 본 발명의 반도체 집적 회로 장치는, 각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서, 상기 n 채널형 MISFET 상에 형성된 층간 절연막과, 상기 게이트 전극과 드레인을 접속하는 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성되고, 상기 층간 절연막의 표면으로부터 돌출된 돌출부를 갖는 도전층과, 상기 도전층의 상부 및 돌출부의 측벽을 따라 형성된 하부 전극과, 상기 하부 전극의 상부에 형성된 용량 절연막과, 상기 용량 절연막 상에 형성된 상부 전극을 갖는다. 이러한 수단에 따르면, 하부 전극, 용량 절연막 및 상부 전극으로 도전층에 접속되는 용량을 형성할 수 있어, α선에 의한 소프트 에러를저감시킬 수 있다. 또한, 상기 하부 전극의 형성 영역을 도전층의 형성 영역보다 크게 하면, 용량을 증가시킬 수 있으며, 또한 상기 도전층의 돌출부의 측벽을 따라 형성된 하부 전극 상에도 용량을 형성할 수 있어, 용량의 증가를 도모할 수 있다.
(4) 본 발명의 반도체 집적 회로 장치는, 각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서, 상기 n 채널형 MISFET 상에 형성된 층간 절연막과, 상기 게이트 전극과 드레인을 접속하는 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성되고, 그 표면에 오목부를 갖는 도전층과, 상기 오목부 내를 포함하여 상기 도전층의 상부에 형성된 용량 절연막과, 상기 용량 절연막 상에 형성된 상부 전극을 갖는다. 이러한 수단에 따르면, 도전층, 용량 절연막 및 상부 전극으로 용량을 형성할 수 있어, α선에 의한 소프트 에러를 저감시킬 수 있다. 또한, 상기 도전층의 오목부 상에도 용량을 형성할 수 있어, 용량의 증가를 도모할 수 있다.
(5) 본 발명의 반도체 집적 회로 장치의 제조 방법은, 각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치의 제조 방법으로서, 상기 n 채널형 MISFET를 형성하는 공정과, 상기 n 채널형 MISFET 상에 층간 절연막을 형성하는 공정과, 상기 n 채널형 MISFET의 게이트 전극 상으로부터 드레인까지 연재하는 접속 홀을 형성하는 공정과, 상기 접속 홀 내를 포함하여 상기 층간 절연막 상에 도전성막을 퇴적하는 공정과, 상기 도전성막을 상기 층간 절연막의 표면이 노출될 때까지 연마함으로써 상기 접속 홀 내에 매립된 도전층을 형성하는 공정과, 노출된 상기 층간 절연막의 표면을 더 에칭함으로써, 상기 도전층의 측벽의 상부를 노출시키는 공정과, 상기 도전층의 상부 및 노출된 측벽을 따라 용량 절연막을 형성하는 공정과, 상기 용량 절연막 상에 상부 전극을 형성하는 공정을 갖는다. 이러한 수단에 따르면, 도전층, 용량 절연막 및 상부 전극으로 구성되는 용량에 의해 소프트 에러를 저감한 반도체 집적 회로 장치를 형성할 수 있다. 상기 층간 절연막의 표면을 더 에칭하여, 도전층의 측벽의 상부를 노출시킴으로써, 용량의 증가를 도모할 수 있다.
(6) 본 발명의 반도체 집적 회로 장치의 제조 방법은, 각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치의 제조 방법으로서, 상기 n 채널형 MISFET를 형성하는 공정과, 상기 n 채널형 MISFET 상에 층간 절연막을 형성하는 공정과, 상기 한 쌍의 n 채널형 MISFET 중 한쪽의 게이트 전극 상이나 다른 쪽의 드레인까지 연재하는 접속 홀을 형성하는 공정과, 상기 접속 홀 내를 포함하여 상기 층간 절연막 상에 도전성막을 퇴적하는 공정과, 상기 도전층의 상부에 하부 전극을 형성하는 공정과, 상기 하부 전극 상에 용량 절연막을 형성하는 공정과, 상기 용량 절연막 상에 상부 전극을 형성하는 공정을 포함한다. 이러한 수단에 따르면, 하부 전극, 용량 절연막 및 상부 전극으로 구성되는 용량에 의해 소프트 에러를 저감한 반도체 집적 회로 장치를 형성할 수 있다. 또한, 상기 하부 전극의 형성 영역을 도전층의 형성 영역보다 크게 하면, 용량의 증가를 도모할 수 있다.
(7) 본 발명의 반도체 집적 회로 장치의 제조 방법은, 각각의 게이트 전극과드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치의 제조 방법으로서, 상기 n 채널형 MISFET를 형성하는 공정과, 상기 n 채널형 MISFET 상에 층간 절연막을 형성하는 공정과, 상기 한 쌍의 n 채널형 MISFET 중 한쪽의 게이트 전극 상으로부터 다른 쪽의 드레인까지 연재하는 접속 홀을 형성하는 공정과, 상기 접속 홀 내를 포함하여 상기 층간 절연막 상에 도전성막을 퇴적하는 공정과, 상기 도전성막을 상기 층간 절연막의 표면이 노출될 때까지 연마함으로써 상기 접속 홀 내에 매립된 도전층을 형성하는 공정과, 노출된 상기 층간 절연막의 표면을 더 에칭함으로써, 상기 도전층의 측벽의 상부를 노출시키는 공정과, 상기 도전층의 상부 및 노출된 측벽을 따라 하부 전극을 형성하는 공정과, 상기 하부 전극 상에 용량 절연막을 형성하는 공정과, 상기 용량 절연막 상에 상부 전극을 형성하는 공정을 포함한다. 이러한 수단에 따르면, 하부 전극, 용량 절연막 및 상부 전극으로 구성되는 용량에 의해 소프트 에러를 저감한 반도체 집적 회로 장치를 형성할 수 있다. 또한, 상기 하부 전극의 형성 영역을 도전층의 형성 영역보다 크게 하면, 용량의 증가를 도모할 수 있다. 또한, 상기 도전층의 노출된 측벽을 따라 형성된 하부 전극 상에도 용량을 형성할 수 있어, 용량의 증가를 도모할 수 있다.
(8) 본 발명의 반도체 집적 회로 장치의 제조 방법은, 각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치의 제조 방법으로서, 상기 n 채널형 MISFET를 형성하는 공정과, 상기 n 채널형 MISFET 상에 층간 절연막을 형성하는 공정과, 상기 n 채널형 MISFET의 게이트 전극 상으로부터 드레인까지 연재하는 접속 홀을 형성하는 공정과, 상기 접속 홀 내를 포함하여 상기 층간 절연막 상에 도전성막을 퇴적하는 공정으로서, 상기 접속 홀의 반경보다 작은 막 두께의 도전성막을 퇴적하는 공정과, 상기 도전성막을 상기 층간 절연막의 표면이 노출될 때까지 연마함으로써 상기 접속 홀 내에 매립되고, 그 상부에 오목부를 갖는 도전층을 형성하는 공정과, 상기 도전층의 상부에 용량 절연막을 형성하는 공정과, 상기 용량 절연막 상에 상부 전극을 형성하는 공정을 포함한다. 이러한 수단에 따르면, 도전층, 용량 절연막 및 상부 전극으로 구성되는 용량에 의해 소프트 에러를 저감한 반도체 집적 회로 장치를 형성할 수 있다. 또한, 상기 도전층의 오목부 상에도 용량을 형성할 수 있어, 용량의 증가를 도모할 수 있다.
도 1은 본 발명의 제1 실시예인 SRAM의 메모리 셀을 도시하는 등가 회로도.
도 2는 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 3은 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 4는 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 5는 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 6은 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 7은 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 8은 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 9는 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부평면도.
도 10은 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 11은 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 12는 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 13은 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 14는 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 15는 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 16은 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 17은 본 발명의 제1 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 18은 본 발명의 효과를 설명하기 위한 도면.
도 19는 본 발명의 제2 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 20은 본 발명의 제2 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 21은 본 발명의 제2 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 22는 본 발명의 제2 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 23은 본 발명의 제3 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 24는 본 발명의 제3 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 25는 본 발명의 제4 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 26은 본 발명의 제4 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 27은 본 발명의 제5 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 28은 본 발명의 제5 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 29는 본 발명의 제5 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 30은 본 발명의 제5 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 31은 본 발명의 제5 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 32는 본 발명의 제5 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 33은 본 발명의 제6 실시예인 SRAM의 메모리 셀의 배치를 나타내는 도면.
도 34는 본 발명의 제6 실시예인 SRAM의 메모리 셀 어레이의 배치를 나타내는 도면.
도 35는 본 발명의 제6 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 36은 본 발명의 제7 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 37은 본 발명의 제7 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 38은 본 발명의 제7 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 39는 본 발명의 제7 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 40은 본 발명의 제7 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 41은 본 발명의 제7 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 42는 본 발명의 제7 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 43은 본 발명의 제7 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 44는 본 발명의 제7 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 45는 본 발명의 제7 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 단면도.
도 46은 본 발명의 제7 실시예인 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도.
도 47은 본 발명의 효과를 설명하기 위한 도면.
도 48은 본 발명의 과제를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
21 : 산화 실리콘막
22 : 하부 전극
23 : 질화 실리콘막
24 : 상부 전극
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복의 설명은 생략한다.
(제1 실시예)
도 1은 제1 실시예인 SRAM의 메모리 셀을 도시하는 등가 회로도이다. 도시한 바와 같이, 이 메모리 셀 MC는 한 쌍의 상보성 데이터선(데이터선 DL, 데이터선 /DL)과 워드선 WL과의 교차부에 배치되고, 한 쌍의 구동용 MISFET Qd1, Qd2, 한 쌍의 부하용 MISFET Qp1, Qp2 및 한 쌍의 전송용 MISFET Qt1, Qt2로 구성되어 있다. 구동용 MISFET Qd1, Qd2 및 전송용 MISFET Qt1, Qt2는 n 채널형 MISFET로 구성되고, 부하용 MISFET Qp1, Qp2는 p 채널형 MISFET로 구성되어 있다.
메모리 셀 MC를 구성하는 상기 6개의 MISFET 중, 구동용 MISFET Qd1 및 부하용 MISFET Qp1은 CMOS 인버터 INV1을 구성하고, 구동용 MISFET Qd2 및 부하용 MISFET Qp2는 CMOS 인버터 INV2를 구성하고 있다. 이들 한 쌍의 CMOS 인버터 INV1, INV2의 상호 입출력 단자(축적 노드 A, B)는 교차 결합되고, 1비트의 정보를 기억하는 정보 축적부로서의 플립플롭 회로를 구성하고 있다. 또한, 이 플립플롭 회로의 한쪽의 입출력 단자(축적 노드 A)는 전송용 MISFET Qt1의 소스, 드레인 영역의 한쪽에 접속되고, 다른 쪽의 입출력 단자(축적 노드 B)는 전송용 MISFET Qt2의 소스, 드레인 영역의 한쪽에 접속되어 있다.
또한, 전송용 MISFET Qt1의 소스, 드레인 영역의 다른 쪽은 데이터선 DL에 접속되고, 전송용 MISFET Qt2의 소스, 드레인 영역의 다른 쪽은 데이터선 /DL에 접속되어 있다. 또한, 플립플롭 회로의 일단(부하용 MISFET Qp1, Qp2의 각 소스 영역)은 전원 전압(Vcc)에 접속되고, 타단(구동용 MISFET Qd1, Qd2의 각 소스 영역)은 기준 전압(Vss)에 접속되어 있다.
상기 회로의 동작을 설명하면, 한쪽의 CMOS 인버터 INV1의 축적 노드 A가 고전위("H")일 때에는 구동용 MISFET Qd2가 ON으로 되므로, 다른 쪽의 CMOS 인버터 INV2의 축적 노드 B가 저전위("L")로 된다. 따라서, 구동용 MISFET Qd1이 OFF로 되어, 축적 노드 A의 고전위("H")가 유지된다. 즉, 한 쌍의 CMOS 인버터 INV1, INV2를 교차 결합시킨 래치 회로에 의해 상호 축적 노드 A, B의 상태가 유지되고, 전원 전압이 인가되어 있는 동안, 정보가 보존된다.
전송용 MISFET Qt1, Qt2의 각각의 게이트 전극에는 워드선 WL이 접속되고, 이 워드선 WL에 의해 전송용 MISFET Qt1, Qt2의 도통, 비도통이 제어된다. 즉, 워드선 WL이 고전위("H")일 때에는 전송용 MISFET Qt1, Qt2가 ON으로 되어, 플립플롭 회로와 상보성 데이터선(데이터선 DL, /DL)이 전기적으로 접속되므로, 축적 노드 A, B의 전위 상태 "H" 또는 "L"이 데이터선 DL, /DL로 나타나, 메모리 셀 MC의 정보로서 판독된다.
메모리 셀 MC에 정보를 기입하기 위해서는, 워드선 WL을 "H" 전위 레벨, 전송용 MISFET Qt1, Qt2를 ON 상태로 하여 데이터선 DL, /DL의 정보를 축적 노드 A, B에 전달한다.
다음으로, 본 실시예의 SRAM의 제조 방법을 도 2∼도 17을 이용하여 설명한다.
우선, 도 2 및 도 3에 도시한 바와 같이 반도체 기판(1) 내에 소자 분리(2)를 형성한다. 도 3은 메모리 셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 2는 도 3의 단면도로서, 도 3의 A-A 단면과 대응한다. 이 소자 분리(2)는 다음과 같이 형성한다. 예를 들면, 1∼10Ω㎝ 정도의 비 저항을 갖는 p형의 단결정 실리콘으로 이루어지는 반도체 기판(1)을 에칭함으로써 깊이 250㎚ 정도의 소자 분리 홈을 형성한다.
그 후, 반도체 기판(1)을 약 1000℃로 열 산화함으로써, 홈의 내벽에 막 두께 10㎚ 정도의 얇은 산화 실리콘막(도시 생략)을 형성한다. 이 산화 실리콘막은 홈의 내벽에 생긴 드라이 에칭의 손상을 회복시킴과 함께, 다음의 공정에서 홈의내부에 매립되는 산화 실리콘막(5)과 반도체 기판(1)과의 계면에 생기는 스트레스를 완화시키기 위해서 형성한다.
다음으로, 홈의 내부를 포함하는 반도체 기판(1) 상에 CVD(Chemical Vapor deposition)법으로 막 두께 450∼500㎚ 정도의 산화 실리콘막(5)을 퇴적하고, 화학적 기계 연마(CMP; Chemical Mechanical Polishing)법으로 홈의 상부의 산화 실리콘막(5)을 연마하여, 그 표면을 평탄화한다.
다음으로, 반도체 기판(1)에 p형 불순물(붕소) 및 n형 불순물(예를 들면 인)을 이온 주입한 후, 약 1000℃의 열 처리로 상기 불순물을 확산시킴으로써, 반도체 기판(1)에 p형 웰(3) 및 n형 웰(4)을 형성한다. 도 3에 도시한 바와 같이, 반도체 기판(1)에는 2개의 p형 웰(3) 및 2개의 n형 웰(4)의 주 표면인 활성 영역 An1, An2, Ap1, Ap2가 형성되고, 이들 활성 영역은 산화 실리콘막(5)이 매립된 소자 분리(2)로 둘러싸여 있다.
또한, 추가적으로 상세히 설명하는 바와 같이, 메모리 셀 MC를 구성하는 6개의 MISFET(Qt1, Qt2, Qd1, Qd2, Qp1, Qp2) 중 n 채널형 MISFET(Qt1, Qd1)는 활성 영역 Ap1(p형 웰(3)) 상에 형성되고, n 채널형 MISFET(Qt2, Qd2)는 활성 영역 Ap2(p형 웰(3)) 상에 형성된다. 또한, p 채널형 MISFET(Qp2)는 활성 영역 An1(n형 웰(4)) 상에 형성되고, p 채널형 MISFET(Qp1)는 활성 영역 An2(n형 웰(4)) 상에 형성된다.
다음으로, 반도체 기판(1)의 주 표면에 n 채널형 MISFET(Qt1, Qd1, Qt2, Qd2) 및 p 채널형 MISFET(Qp1, Qp2)를 형성한다.
우선, 불산계의 세정액을 이용하여 반도체 기판(1)(p형 웰(3) 및 n형 웰(4))의 표면을 웨트 세정한 후, 도 4에 도시한 바와 같이 약 800℃의 열 산화로 p형 웰(3) 및 n형 웰(4)의 각각의 표면에 막 두께 6㎚ 정도의 청정한 게이트 산화막(8)을 형성한다.
이어서, 게이트 산화막(8) 상에 게이트 전극 G를 형성한다. 도 5는 메모리 셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 4는 도 5의 A-A 단면과 대응한다. 이 게이트 전극 G는 다음과 같이 형성한다. 우선, 게이트 산화막(8)의 상부에 막 두께 100㎚ 정도의 저저항 다결정 실리콘막(9)을 CVD법으로 퇴적한다.
다음으로, 포토레지스트막(도시 생략)을 마스크로 하여 다결정 실리콘막(9)을 드라이 에칭함으로써, 다결정 실리콘막(9)으로 이루어지는 게이트 전극 G를 형성한다. 도 5에 도시한 바와 같이, 활성 영역 Ap1 상에는 전송용 MISFET Qt1의 게이트 전극 G와, 구동용 MISFET Qd1의 게이트 전극 G가 형성되고, 활성 영역 Ap2 상에는 전송용 MISFET Qt2의 게이트 전극 G와, 구동용 MISFET Qd2의 게이트 전극 G가 형성되어 있다. 또한, 활성 영역 An1 상에는 부하용 MISFET Qp2의 게이트 전극 G가 형성되고, 활성 영역 An2 상에는 부하용 MISFET Qp1의 게이트 전극 G가 형성되어 있다. 이들 게이트 전극은 도 5의 A-A와 직교하는 방향으로 형성되고, 부하용 MISFET Qp1의 게이트 전극 G와 구동용 MISFET Qd1의 게이트 전극과는 공통이고, 또한 부하용 MISFET Qp2의 게이트 전극 및 구동용 MISFET Qd2의 게이트 전극과는 공통이다.
다음으로, p형 웰(3) 상의 게이트 전극 G의 양측에 n형 불순물(인)을 주입함으로써 n-형 반도체 영역을 형성하고, 또한 n형 웰(4) 상에 p형 불순물(비소)을 주입함으로써 p-형 반도체 영역(14)을 형성한다.
계속해서, 반도체 기판(1) 상에 CVD법으로 막 두께 40㎚ 정도의 질화 실리콘막을 퇴적한 후, 이방적으로 에칭함으로써, 게이트 전극 G의 측벽에 측벽 스페이서(16)를 형성한다.
다음으로, p형 웰(3)에 n형 불순물(인 또는 비소)을 이온 주입함으로써 n+형 반도체 영역(소스, 드레인)을 형성하고, n형 웰(4)에 p형 불순물(붕소)을 이온 주입함으로써 p+형 반도체 영역(18)(소스, 드레인)을 형성한다.
여기까지의 공정에서, 메모리 셀 MC를 구성하는 6개의 MISFET(구동용 MISFET Qd1, Qd2, 전송용 MISFET Qt1, Qt2 및 부하용 MISFET Qp1, Qp2)가 완성된다.
계속해서, 반도체 기판(1)의 표면을 세정한 후, 반도체 기판(1) 상에, 스퍼터법에 의해 Co막 및 Ti막을 순차적으로 퇴적한다. 계속해서, 도 6에 도시한 바와 같이 600℃로 1분간의 열 처리를 실시하여, 반도체 기판(1)의 노출부(n+형 반도체 영역, p+형 반도체 영역(18)) 및 게이트 전극 G 상에, CoSi2층(19)을 형성한다.
이어서, 미반응의 Co막 및 Ti막을 에칭에 의해 제거한 후, 700℃ 내지 800℃로 1분간 정도의 열 처리를 실시하여, CoSi2층(19)을 저저항화한다.
이어서, 도 7에 도시한 바와 같이 반도체 기판(1) 상에 CVD법으로 막 두께 50㎚ 정도의 질화 실리콘막(17)을 퇴적한다. 또, 질화 실리콘막(17)은 후술하는 컨택트홀 C1 등의 형성 시의 에칭 스토퍼로서의 역할을 한다.
계속해서, 질화 실리콘막(17)의 상부에 PSG(Phosphor Silicate Glass)막(20)을 도포하여, 열 처리를 행하고, 평탄화한 후, 산화 실리콘막(21)을 퇴적해도 된다. 이 산화 실리콘막(21)은, 예를 들면 테트라에톡시 실란을 원료로 하여, 플라즈마 CVD법으로 형성한다. 이 PSG막(20), 산화 실리콘막(21) 및 질화 실리콘막(17)은 게이트 전극 G와 제1 층 배선 M1 사이의 층간 절연막이 된다. 또한, CVD법으로 막 두께 700㎚∼800㎚ 정도의 산화 실리콘막(21)을 질화 실리콘막(17)의 상부에 퇴적한 후, 산화 실리콘막(21)의 표면을 CMP(Chemical Mechanical Polishing)법으로 연마하여 그 표면을 평탄화해도 된다.
다음으로, 도 8 및 도 9에 도시한 바와 같이, 포토레지스트막(도시 생략)을 마스크로 한 드라이 에칭으로 산화 실리콘막(21) 및 PSG막(20)을 드라이 에칭하고, 계속해서 질화 실리콘막(17)을 드라이 에칭함으로써, n+형 반도체 영역(소스, 드레인) 및 p+형 반도체 영역(18)(소스, 드레인) 상에 컨택트홀 C1 및 배선 홈 HM을 형성한다. 또한, 전송용 MISFET Qt1, Qt2의 게이트 전극 G 상에 컨택트홀 C1을 형성한다. 도 9의 2개의 배선 홈 HM 중, 한쪽의 배선 홈 HM은 구동용 MISFET Qd1의 드레인 상으로부터 부하용 MISFET Qp1의 드레인 상을 경유하여, 구동용 MISFET Qd2의 게이트 전극 상까지 연재하고 있다. 또한, 다른 쪽의 배선 홈 HM은 구동용 MISFETQd2의 드레인 상으로부터 부하용 MISFET Qp2의 드레인 상을 경유하여, 구동용 MISFET Qd1의 게이트 전극 상까지 연재하고 있다(도 9).
이어서, 컨택트홀 C1 및 배선 홈 HM 내에 도전성막을 매립함으로써 플러그 P1 및 배선 MD1, MD2(도전층)를 형성한다. 우선, 컨택트홀 C1 및 배선 홈 HM의 내부를 포함하여 산화 실리콘막(21)의 상부에 스퍼터법에 의해 막 두께 10㎚ 정도의 Ti막(도시 생략) 및 막 두께 50㎚ 정도의 TiN막을 순차로 피착시킨 후, 500∼700℃로 1분간 열 처리를 실시한다. 이어서, CVD법에 의해 W막을 퇴적하고, 산화 실리콘막(21)의 표면이 노출될 때까지 에치백 또는 CMP를 실시하여, 컨택트홀 C1 및 배선 홈 HM의 외부의 Ti막, TiN막 및 W막을 제거함으로써, 컨택트홀 C1 내에 플러그 P1을 형성하고, 배선 홈 HM 내에 배선 MD1, MD2를 형성한다. 이 때, 산화 실리콘막(21)의 표면과 플러그 P1 및 배선 MD1, MD2와의 표면은 거의 일치되어 있다.
이어서, 도 10에 도시한 바와 같이 산화 실리콘막(21)의 표면을 더 에칭한다. 이 때, 플러그 P1 및 배선 MD1, MD2의 측벽 상부가 노출된다. 또, PSG막(20)을 형성하고 있는 경우에는 PSG막(20)의 표면이 노출되지 않도록 산화 실리콘막(21)의 막 두께를 조정할 필요가 있다.
이어서, 도 11에 도시한 바와 같이 산화 실리콘막(21), 플러그 P1 및 배선 MD2 상에 질화 실리콘막(23)을 형성한다. 이 질화 실리콘막(23)은 하부 전극이 되는 배선 MD1, MD2와 후술하는 상부 전극(24) 사이에 형성되어, 용량 절연막이 된다.
다음으로, 질화 실리콘막(23) 상에 스퍼터법에 의해 TiN막을 퇴적하고 패터닝함으로써, 배선 MD1, MD2 상 및 부하용 MISFET Qp1, Qp2의 소스 상의 플러그 P1 상에 연재하는 상부 전극(24)을 형성한다(도 12). 이 상부 전극(24)은 전송용 MISFET Qt1, Qt2의 일단(데이터선과 접속되는 측) 상의 플러그 P1 및 구동용 MISFET Qd1, Qd2의 소스 상의 플러그 P1 상에 연재되지 않도록 패터닝한다.
이상의 공정에 의해 하부 전극이 되는 배선 MD1, MD2와, 질화 실리콘막(23)과 상부 전극(24)으로 구성되는 용량 C를 형성할 수 있다.
이와 같이 본 실시예에 따르면, 배선 MD1, MD2와 접속되는 용량 C를 형성하였기 때문에, SRAM의 메모리 셀에 입사한 α선에 의한 소프트 에러를 저감시킬 수 있다. 또한, 배선 MD1, MD2를 형성한 후, 산화 실리콘막(21)의 표면을 더 에칭하였기 때문에, 배선 MD1, MD2의 측벽 상부가 노출되고, 이 측벽을 따라 용량 절연막이 되는 질화 실리콘막(23)을 형성할 수 있어, 용량을 증가시킬 수 있다.
도 18은 산화 실리콘막(21)의 표면의 에칭량 및 질화 실리콘막(23)의 막 두께와 메모리 셀의 용량 증가량(fF)과의 관계를 나타내는 도면이다. 그래프 (a), (b) 및 (c)는, 각각 산화 실리콘막(21)의 표면의 에칭량이 200㎚, 100㎚ 및 0㎚인 경우의 용량 증가량을 나타낸다. 도 18에 도시한 바와 같이, 예를 들면 산화 실리콘막(21)의 표면의 에칭량이 200㎚, 질화 실리콘막(23)의 막 두께가 10㎚인 경우에는, 용량을 약 6fF 증가시킬 수 있다. 또한, 산화 실리콘막(21)의 표면의 에칭량이 100㎚, 질화 실리콘막의 막 두께가 10㎚인 경우에는, 용량을 약 4fF 증가시킬 수 있다.
이 후, 상부 전극(24) 상에 층간 절연막을 통하여 제1 층 배선 M1 및 제2 층배선 M2가 형성된다. 계속해서, 이들 배선의 형성 공정에 대하여 설명한다.
우선, 도 13 및 도 14에 도시한 바와 같이, 상부 전극(24) 상에, 산화 실리콘막(25)을 CVD법으로 퇴적한다. 이어서, 플러그 P1 상의 산화 실리콘막(25)을 에칭에 의해 제거함으로써 컨택트홀 C2를 형성한다. 여기서, 부하용 MISFET Qp1, Qp2의 소스 상의 플러그 P1 상에는 질화 실리콘막(23)이 존재하므로, 산화 실리콘막(25) 외에, 상부 전극(24) 및 질화 실리콘막(23)도 에칭에 의해 제거한다.
이어서, 컨택트홀 C2 내에 도전성막을 매립함으로써 플러그 P2를 형성한다. 우선, 컨택트홀 C2의 내부를 포함하는 산화 실리콘막(25)의 상부에 스퍼터법에 의해 막 두께 10㎚ 정도의 Ti막(도시 생략) 및 막 두께 50㎚ 정도의 TiN막을 순차로 피착시킨 후, 500∼700℃로 1분간 열 처리를 실시한다. 이어서, CVD법에 의해 W막을 퇴적하고, 산화 실리콘막(25)의 표면이 노출될 때까지 에치백 또는 CMP를 실시하여, 컨택트홀 C2 외부의 Ti막, TiN막 및 W막을 제거함으로써, 플러그 P2를 형성한다. 또, 도 14의 평면도에서는 게이트 전극 G 및 활성 영역 An1 등의 표시를 생략하고 있다.
계속해서, 도 15 및 도 16에 도시한 바와 같이 산화 실리콘막(25) 및 플러그 P2 상에, 제1 층 배선 M1을 형성한다. 스퍼터법에 의해 막 두께 10㎚ 정도의 Ti막(도시 생략) 및 막 두께 50㎚ 정도의 TiN막을 순차로 피착시킨 후, 500∼700℃로 1분간 열 처리를 실시한다. 이어서, CVD법에 의해 W막을 퇴적하고 패터닝함으로써, 제1 층 배선 M1을 형성한다. 제1 층 배선 M1 중, 전송용 MISFET Qt1과 Qt2의 게이트 전극 G를, 플러그 P1을 통하여 접속하는 제1 층 배선 M1은 워드선 WL이된다.
이어서, 도 17에 도시한 바와 같이 제1 층 배선 M1 및 산화 실리콘막(25) 상에, 산화 실리콘막(27)(도 17에는 도시 생략)을 CVD법에 의해 퇴적하고, 이어서 제1 층 배선 M1 상의 산화 실리콘막(27)을 에칭에 의해 제거함으로써 컨택트홀 C3을 형성한다.
이어서, 컨택트홀 C3 내에 도전성막을 매립함으로써 플러그 P3을 형성한다. 이 플러그 P3은 플러그 P2와 마찬가지로 형성한다.
계속해서, 산화 실리콘막(27) 및 플러그 P3 상에, 제2 층 배선 M2를 형성한다. 우선, 스퍼터법에 의해 막 두께 10㎚ 정도의 Ti막(도시 생략) 및 막 두께 50㎚ 정도의 TiN막을 순차로 피착시킨 후, 500∼700℃로 1분간 열 처리를 실시한다. 이어서, CVD법에 의해 W막을 퇴적하고 패터닝함으로써, 제2 층 배선 M2를 형성한다. 제2 층 배선 M2를 통하여 구동용 MISFET Qd1 및 Qd2의 소스에 기준 전위(Vss)가 공급된다.
또한, 제2 층 배선 M2를 통하여 부하용 MISFET Qp1 및 Qp2의 소스에 전원 전위(Vcc)가 공급된다. 따라서, 도 13에 도시한 바와 같이 상부 전극(24)은 부하용 MISFET Qp1 및 Qp2의 소스와 접속되는 플러그 P2의 측벽과 접하고 있기 때문에, 상부 전극(24)에는 전원 전위(Vcc)가 공급된다. 그 결과, 상술한 용량 C는 도 1의 축적 노드 A 또는 B와 전원 전위(Vcc) 사이에 접속되는 용량이 된다.
또한, 구동용 MISFET Qd1, Qd2의 일단과 접속된 제2 층 배선은 데이터선(DL, /DL)이 된다.
이상의 공정에 의해, 도 1을 이용하여 설명한 SRAM 메모리 셀이 거의 완성한다.
(제2 실시예)
본 실시예의 SRAM의 제조 방법을 도 19∼도 22를 이용하여 설명한다. 또, 도 2∼도 9를 이용하여 설명한 플러그 P1 및 배선 MD1, MD2 형성 공정까지는 제1 실시예의 경우와 마찬가지이므로, 그 설명을 생략한다.
우선, 제1 실시예에서 설명한 도 8 및 도 9에 도시하는 반도체 기판(1)을 준비하고, 도 19에 도시한 바와 같이 산화 실리콘막(21), 플러그 P1 및 배선 MD2 상에 스퍼터법에 의해 TiN막을 퇴적하고 패터닝함으로써, 배선 MD1, MD2 상에 하부 전극(22)을 형성한다. 이 하부 전극(22) 형성 영역은 배선 MD1, MD2 형성 영역보다 크다(도 20).
이어서, 도 21 및 도 22에 도시한 바와 같이 하부 전극(22) 및 산화 실리콘막(21) 상에, 질화 실리콘막(21)을 형성한다. 이 질화 실리콘막(23)은 하부 전극(22)과 후술하는 상부 전극(24) 사이에 형성되어, 용량 절연막이 된다.
다음으로, 질화 실리콘막(23) 상에 스퍼터법에 의해 TiN막을 퇴적하고 패터닝함으로써, 하부 전극(22) 상 및 부하용 MISFET Qp1, Qp2의 소스 상의 플러그 P1 상에 연재하는 상부 전극(24)을 형성한다. 이 상부 전극(24)은 전송용 MISFET Qt1, Qt2의 일단(데이터선과 접속되는 측) 상의 플러그 P1 및 구동용 MISFET Qd1, Qd2의 소스 상의 플러그 P1 상에 연재되지 않도록 패터닝한다.
이상의 공정에 의해 하부 전극(22)과, 질화 실리콘막(23)과 상부 전극(24)으로 구성되는 용량 C를 형성할 수 있다.
이와 같이 본 실시예에 따르면, 배선 MD1, MD2와 접속되는 용량 C를 형성하였기 때문에, SRAM의 메모리 셀에 입사한 α선에 의한 소프트 에러를 저감시킬 수 있다. 또한, 이 하부 전극(22) 형성 영역을 배선 MD1, MD2 형성 영역보다 크게 하였기 때문에, 용량을 증가시킬 수 있다.
이어서, 상부 전극(24) 상에, 산화 실리콘막(25)을 CVD법에 의해 퇴적한 후, 제1 층 배선 M1 및 제2 층 배선 M2가 형성되지만, 이들 형성 공정은 도 13∼도 17을 참조하면서 설명한 제1 실시예의 경우와 마찬가지이므로, 그 설명을 생략한다.
(제3 실시예)
본 실시예의 SRAM의 제조 방법을 도 23 및 도 24를 이용하여 설명한다. 또, 도 2∼도 10을 이용하여 설명한 산화 실리콘막(21)의 표면의 에칭 공정까지는 제1 실시예의 경우와 마찬가지이므로, 그 설명을 생략한다.
우선, 제1 실시예에서 설명한 도 10에 도시하는 반도체 기판(1)을 준비하고, 도 23에 도시한 바와 같이 산화 실리콘막(21), 플러그 P1 및 배선 MD2 상에 스퍼터법에 의해 TiN막을 퇴적하고 패터닝함으로써, 배선 MD1, MD2 상에 하부 전극(22)을 형성한다. 이 때, 배선 MD1, MD2의 표면과 산화 실리콘막(21)의 표면 사이에 단차가 생기기 때문에, 하부 전극(22)의 표면에도 이 단차에 대응한 단차가 생기고 있다. 이 하부 전극(22)의 형성 영역은 배선 MD1, MD2 형성 영역보다 크다(도 20과 마찬가지임).
이어서, 도 24에 도시한 바와 같이 하부 전극(22), 산화 실리콘막(21) 및 플러그 P1 상에, 질화 실리콘막(23)을 형성한다. 이 질화 실리콘막(23)은 하부 전극(22)과 후술하는 상부 전극(24) 사이에 형성되어, 용량 절연막이 된다.
다음으로, 질화 실리콘막(23) 상에 스퍼터법에 의해 TiN막을 퇴적하고 패터닝함으로써, 배선 MD1, MD2 상 및 부하용 MISFET Qp1, Qp2의 소스 상의 플러그 P1상에 연재하는 상부 전극(24)을 형성한다(도 22와 마찬가지임). 이 상부 전극(24)은 전송용 MISFET Qt1, Qt2의 일단(데이터선과 접속되는 측) 상의 플러그 P1 및 구동용 MISFET Qd1, Qd2의 소스 상의 플러그 P1 상에 연재하지 않도록 패터닝한다.
이상의 공정에 의해 하부 전극(22)과, 질화 실리콘막(23)과 상부 전극(24)으로 구성되는 용량 C를 형성할 수 있다.
이와 같이 본 실시예에 따르면, 배선 MD1, MD2와 접속되는 용량 C를 형성하였기 때문에, SRAM의 메모리 셀에 입사한 α선에 의한 소프트 에러를 저감시킬 수 있다. 또한, 이 때, 하부 전극(22)의 표면에는 배선 MD1, MD2의 표면과 산화 실리콘막(21)의 표면 사이의 단차에 대응한 단차가 생기기 때문에, 이 단차를 따라 하부 전극(22) 및 용량 절연막이 되는 질화 실리콘막(23)을 형성할 수 있어, 용량을 증가시킬 수 있다. 또한, 이 하부 전극(22) 형성 영역을 배선 MD1, MD2 형성 영역보다 크게 하였기 때문에, 용량을 증가시킬 수 있다.
계속해서, 상부 전극(24) 상에, 산화 실리콘막(25)을 CVD법에 의해 퇴적한 후, 제1 층 배선 M1 및 제2 층 배선 M2가 형성되지만, 이들의 형성 공정은 도 13∼도 17을 참조하면서 설명한 제1 실시예의 경우와 마찬가지이므로, 그 설명을 생략한다.
(제4 실시예)
본 실시예의 SRAM의 제조 방법을 도 25 및 도 26을 이용하여 설명한다. 또, 도 2∼도 7을 이용하여 설명한 산화 실리콘막(21) 형성 공정까지는 제1 실시예의 경우와 마찬가지이므로, 그 설명을 생략한다.
우선, 제1 실시예에서 설명한 도 7에 도시하는 반도체 기판(1)을 준비하고, 도 25에 도시한 바와 같이 포토레지스트막(도시 생략)을 마스크로 한 드라이 에칭으로 산화 실리콘막(21) 및 PSG막(20)을 드라이 에칭하고, 계속해서 질화 실리콘막(17)을 드라이 에칭함으로써, n+형 반도체 영역(소스, 드레인) 및 p+형 반도체 영역(18)(소스, 드레인) 상에 컨택트홀 C1 및 배선 홈 HM을 형성한다. 또한, 게이트 전극 G 상에 컨택트홀 C1을 형성한다(도 9와 동일함). 도 25의 2개의 배선 홈 중, 한쪽의 배선 홈 HM은 구동용 MISFET Qd1의 드레인 상으로부터 부하용 MISFET Qp1의 드레인 상을 경유하여, 구동용 MISFET Qd2의 게이트 전극 상까지 연재하고 있다. 또한, 다른 쪽의 배선 홈 HM은 구동용 MISFET Qd2의 드레인 상으로부터 부하용 MISFET Qp2의 드레인 상을 경유하여, 구동용 MISFET Qd1의 게이트 전극 상까지 연재하고 있다.
이어서, 컨택트홀 C1 및 배선 홈 HM의 내부를 포함하는 산화 실리콘막(21)의 상부에 스퍼터법에 의해 막 두께 10㎚ 정도의 Ti막(도시 생략) 및 막 두께 50㎚ 정도의 TiN막을 순차로 피착시킨 후, 500∼700℃로 1분간 열 처리를 실시한다. 이어서, CVD법에 의해 W막을 퇴적한다. 이 때, W막의 막 두께를 컨택트홀 C1의 반경보다 작게 한다. 이어서, Ti막, TiN막 및 W막을 산화 실리콘막(21)의 표면이 노출될 때까지 에치백 또는 CMP하여, 컨택트홀 C1 및 배선 홈 HM 외부의 Ti막, TiN막 및 W막을 제거한다. 이 결과, 컨택트홀 C1 내에 매립된 플러그 P1과, 그 상부에 오목부 a를 갖는 배선 MD1, MD2가 형성된다.
이어서, 도 26에 도시한 바와 같이 산화 실리콘막(21), 플러그 P1 및 배선 MD2 상에 질화 실리콘막(23)을 형성한다. 이 질화 실리콘막(23)은 하부 전극이 되는 배선 MD1, MD2와 후술하는 상부 전극(24) 사이에 형성되어, 용량 절연막이 된다.
다음으로, 질화 실리콘막(23) 상에 스퍼터법에 의해 TiN막을 퇴적하고 패터닝함으로써, 배선 MD1, MD2 상 및 부하용 MISFET Qp1, Qp2의 소스 상의 플러그 P1 상에 연재하는 상부 전극(24)을 형성한다(도 22와 마찬가지임). 이 상부 전극(24)은 전송용 MISFET Qt1, Qt2의 일단(데이터선과 접속되는 측) 상의 플러그 P1 및 구동용 MISFET Qd1, Qd2의 소스 상의 플러그 P1 상에 연재되지 않도록 패터닝한다.
이상의 공정에 의해 하부 전극이 되는 배선 MD1, MD2와, 질화 실리콘막(23)과 상부 전극(24)으로 구성되는 용량 C를 형성할 수 있다.
이와 같이 본 실시예에 따르면, 배선 MD1, MD2와 접속되는 용량 C를 형성하였기 때문에, SRAM의 메모리 셀에 입사한 α선에 의한 소프트 에러를 저감시킬 수 있다. 또한, 컨택트홀 C1의 반경보다 작은 막 두께의 W막을 이용하여 배선 MD1, MD2를 형성하였기 때문에, 배선 MD1, MD2의 상부에 오목부 a가 형성되고, 이 오목부 a를 따라 용량 절연막이 되는 질화 실리콘막(23)을 형성할 수 있기 때문에, 용량을 증가시킬 수 있다.
계속해서, 상부 전극(24) 상에, 산화 실리콘막(25)을 CVD법에 의해 퇴적한 후, 제1 층 배선 M1 및 제2 층 배선 M2가 형성되지만, 이들의 형성 공정은 도 13∼도 17을 참조하면서 설명한 제1 실시예의 경우와 마찬가지이므로, 그 설명을 생략한다.
또, 본 실시예에서, 플러그 P1 및 배선 MD1, MD2 형성 후, 제1 실시예와 같이 산화 실리콘막(21)의 표면을 에칭한 후, 질화 실리콘막(23)을 형성해도 된다. 이 경우, 상기 에칭에 의해 노출된 배선 MD1, MD2의 측벽을 따라 질화 실리콘막(23)이 형성되므로, 용량을 더 크게 할 수 있다.
또한, 용량을 크게 하기 위해서, 배선 MD1, MD2 형성 후, 제2 실시예와 같이 이들의 배선 상에 하부 전극(22)을 형성한 후, 질화 실리콘막(23)을 형성해도 된다. 또한, 플러그 P1 및 배선 MD1, MD2 형성 후, 제3 실시예와 같이 산화 실리콘막(21)의 표면을 에칭하고, 하부 전극(22)을 형성한 후, 질화 실리콘막(23)을 형성해도 된다.
(제5 실시예)
제1 실시예(제2 실시예∼제4 실시예에 대해서도 마찬가지임)에서는 상부 전극(24)에, 플러그 P2(부하용 MISFET Qp1 및 QP2의 소스와 접속되어 있음)의 측벽을 통하여 전원 전위(Vcc)를 공급하였지만, 이 플러그 P2의 저면(底面)을 통하여 전원 전위(Vcc)를 공급할 수도 있다.
본 실시예의 SRAM의 제조 방법을 도 27∼도 32를 이용하여 설명한다. 또,도 2∼도 10을 이용하여 설명한 산화 실리콘막(21)의 표면의 에칭 공정까지는, 제1 실시예의 경우와 마찬가지이므로, 그 설명을 생략한다.
우선, 제1 실시예에서 설명한 도 10에 도시하는 반도체 기판(1)을 준비하고, 도 27에 도시한 바와 같이 산화 실리콘막(21), 플러그 P1 및 배선 MD2 상에 질화 실리콘막(23)을 형성한다. 이 질화 실리콘막(23)은 하부 전극이 되는 배선 MD1, MD2와 후술하는 상부 전극(24) 사이에 형성되어, 용량 절연막이 된다.
다음으로, 도 28 및 도 29에 도시한 바와 같이 부하용 MISFET의 소스 상의 플러그 P1 상의 질화 실리콘막(23)을 제거하여, 개구부 OP1을 형성한다.
이어서, 도 30 및 도 31에 도시한 바와 같이, 개구부 OP1 내를 포함하여 질화 실리콘막(23) 상에 스퍼터법에 의해 TiN막을 퇴적하고 패터닝함으로써, 배선 MD1, MD2 상 및 부하용 MISFET Qp1, Qp2의 소스 상의 플러그 P1의 상부에 연재하는 상부 전극(24)을 형성한다. 이 상부 전극(24)은 전송용 MISFET Qt1, Qt2의 일단(데이터선과 접속되는 측) 상의 플러그 P1 및 구동용 MISFET Qd1, Qd2의 소스 상의 플러그 P1 상에 연재되지 않도록 패터닝한다.
이상의 공정에 의해 하부 전극이 되는 배선 MD1, MD2와, 질화 실리콘막(23)과 상부 전극(24)으로 구성되는 용량 C를 형성할 수 있다.
이어서, 도 32에 도시한 바와 같이, 상부 전극(24) 상에 산화 실리콘막(25)을 CVD법에 의해 퇴적한다. 이어서, 플러그 P1의 상부의 산화 실리콘막(25)을 에칭에 의해 제거함으로써 컨택트홀 C2를 형성한다.
이와 같이 본 실시예에서는 부하용 MISFET Qp1, Qp2의 소스 상의 플러그 P1의 질화 실리콘막(23)을 미리 제거하고 있기 때문에, 이 플러그 P1 상부의 산화 실리콘막(25)만을 제거하면 되고, 이 플러그 P1 상의 컨택트홀 C2를 용이하게 형성할 수 있다.
또한, 이 플러그 P1과 컨택트홀 C2 사이에 정렬 변위치가 생겨도 상부 전극(24)을 통하여 플러그 P1과 컨택트홀 C2 내에 형성되는 플러그 P2가 접속되므로, 플러그 P1과 P2와의 도통 불량을 저감시킬 수 있다. 또한, 게이트 전극 G와 플러그 P2의 쇼트에 대한 마진을 확보할 수 있다.
이어서, 산화 실리콘막(25) 상에, 제1 층 배선 M1 및 제2 층 배선 M2가 형성되지만, 이들 배선의 형성 공정은 도 15∼도 17을 참조하면서 설명한 제1 실시예의 경우와 마찬가지이므로, 그 설명을 생략한다.
또, 제2 실시예∼제4 실시예의 경우에 대해서도, 마찬가지로 부하용 MISFET Qp1, Qp2의 소스 상의 플러그 P1의 질화 실리콘막(23)을 제거하여, 개구부 Op1을 형성한 후, 상부 전극(24) 및 플러그 P2를 형성하면, 상술한 효과를 얻을 수 있다.
(제6 실시예)
제1 실시예(제2 실시예∼제4 실시예에 대해서도 마찬가지임)에서는 메모리 셀 약 1개분의 영역에 대하여 설명하였지만, 본 발명을 메모리 셀 어레이에 적용하는 경우에 대해서 설명한다.
도 33에 도시한 바와 같이 메모리 셀 MC는 데이터선쌍(DL, /DL)과 워드선 WL과의 교점에, 매트릭스 형상으로 배치되어 있다. 또한, 메모리 셀 어레이 내에는 통상의 메모리 셀 외에, 용장 구제용 메모리 셀이 형성되어 있다. 이 용장 구제용메모리 셀도, 데이터선쌍(DL, /DL)과 워드선 WL과의 교점에 배치되고, 통상의 메모리 셀 내에 불량이 발생한 경우에는, 이와 동일한 데이터선(DL, /DL)에 접속된 메모리 셀 열을, 퓨즈(FUSE)를 절단함으로써 용장 구제용 메모리 셀 열로 치환하고 있다. 도 34에, 칩 상에 배치된 메모리 셀 어레이의 레이아웃을 도시한다. 도 34에 도시한 바와 같이 메모리 셀 어레이는 복수의 메모리 매트로 구성되어 있다. 이 메모리 셀 어레이의 주변에는 입력 버퍼(입력 Buf.), 출력 회로 및 FUSE 등의 주변 회로가 배치되어 있다. 또, 상술한 용장 구제용 메모리 셀 열은, 모든 메모리 매트 중에 형성되어 있을 필요는 없다.
도 35는 본 실시예의 SRAM을 나타내는 반도체 기판의 주요부 평면도이다. 도 35에는 종횡 2개씩의 메모리 셀 MC11, MC12, MC21, MC22가 배치되어 있다. 메모리 셀 MC11, MC21은 도 2∼도 17을 이용하여 설명한 제1 실시예의 메모리 셀과 동일한 구성이므로, 그 설명을 생략한다. 또한, 메모리 셀 MC21, MC22는 도 35의 B-B에 대하여, 메모리 셀 MC11, MC12와 대칭인 구조로 되어 있다. 도시는 하지 않지만, 도 35의 C-C에 대하여 메모리 셀 MC11 및 MC12와 대칭인 메모리 셀이 배치되고, 또한 도 35의 C-C에 대하여 메모리 셀 MC21 및 MC22와 대칭인 메모리 셀이 배치된다.
여기서, 메모리 셀 MC11, MC12의 상부 전극(24)은 접속되어 있다. 또한, 메모리 셀 MC21, MC22의 상부 전극(24)도 접속되어 있다. 또한, 하나의 데이터선쌍(DL, /DL)에 접속된 메모리 셀(MC11, MC12)의 상부 전극(24)과, 다른 데이터선쌍(DL, /DL)에 접속된 메모리 셀(M C21, MC22)의 상부 전극(24)과는 독립되어 있다(접속되어 있지 않다).
이와 같이 데이터선쌍(DL, /DL)마다, 상부 전극(24)을 분할하면, 동일한 데이터선쌍(DL, /DL)에 접속된 메모리 셀 열마다의 용장 구제를 용이하게 행할 수 있다.
또, 제2 실시예∼제4 실시예의 경우에 대해서도, 마찬가지로 데이터선쌍(DL, /DL)마다, 상부 전극(24)을 분할하면, 동일한 데이터선쌍(DL, /DL)에 접속된 메모리 셀 열마다의 용장 구제를 용이하게 행할 수 있다.
또한, 동일한 워드선쌍(WL)에 접속된 메모리 셀 행마다, 용장 구제를 행하는 경우에는 워드선(WL)마다, 상부 전극(24)을 분할하면 된다. 또한, 메모리 셀마다(1비트마다)에, 용장 구제를 행하는 경우에는 메모리 셀마다, 상부 전극(24)을 분할하면 된다.
(제7 실시예)
제1 실시예(제2 실시예∼제4 실시예에 대해서도 마찬가지임)에서는 상부 전극(24)에 전원 전위(Vcc)를 공급하고, 도 1의 축적 노드 A 또는 B와 전원 전위(Vcc) 사이에 용량 C를 형성하였지만, 도 1의 축적 노드 AB 사이에 용량을 형성할 수도 있다.
본 실시예의 SRAM의 제조 방법을 도 36∼도 46을 이용하여 설명한다. 또, 도 2∼도 10을 이용하여 설명한 산화 실리콘막(21)의 표면의 에칭 공정까지는 제1 실시예의 경우와 마찬가지이므로, 그 설명을 생략한다.
우선, 제1 실시예에서 설명한 도 10에 도시하는 반도체 기판(1)을 준비하고,도 36, 도 37 및 도 38에 도시한 바와 같이 산화 실리콘막(21), 플러그 P1 및 배선 MD1, MD2 상에 질화 실리콘막(23)을 형성한다. 이 질화 실리콘막(23)은 하부 전극이 되는 배선 MD1, MD2와 후술하는 상부 전극(24) 사이에 형성되어, 용량 절연막이 된다. 도 38은 본 실시예의 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도이다. 또한, 도 36 및 도 37은 각각 도 38의 A-A 단면, D-D 단면과 대응한다.
다음으로, 배선 MD1 상의 질화 실리콘막(23)을 제거하여, 개구부 OP2를 형성한다.
이어서, 도 39, 도 40에 도시한 바와 같이, 개구부 OP2 내를 포함하여 질화 실리콘막(23) 상에 스퍼터법에 의해 TiN막을 퇴적하고 패터닝함으로써, 배선 MD1, MD2의 상부에 연재하는 상부 전극(24)을 형성한다. 이 상부 전극(24)은 개구부 OP2를 통하여 배선 MD1과 접속된다.
이상의 공정에 의해 하부 전극이 되는 배선 MD2와, 질화 실리콘막(23)과 배선 MD1에 접속된 상부 전극(24)으로 구성되는 용량 C를 형성할 수 있다. 이 용량 C는 도 1의 축적 노드 AB 사이에 접속되는 용량이 된다.
이와 같이 본 실시예에 따르면, 하부 전극이 되는 배선 MD2와, 질화 실리콘막(23)과 배선 MD1에 접속된 상부 전극(24)으로 용량 C를 형성하였기 때문에, SRAM의 메모리 셀에 입사한 α선에 의한 소프트 에러를 저감시킬 수 있다. 또한, 본 실시예와 같이 도 1의 축적 노드 AB 사이에 용량을 형성한 경우에는 도 1의 축적 노드 A 또는 B와 전원 전위(Vcc) 사이에 용량 C를 형성한 경우와 비교하여, 임계 전하량(C)이 커진다.
도 47은 축적 노드(A 또는 B)에 노이즈(전류) 펄스를 가한 경우에, 축적 노드에 유지되어 있는 데이터가 반전하는 임계 전하량을 시뮬레이션한 결과이다. 그래프의 횡축은 펄스 폭(s)을 나타내고, 종축은 임계 전하량(C)을 나타낸다. 도 47에 도시한 바와 같이 용량 C를 형성하지 않는 경우(a)에 대하여, 축적 노드 AB 사이에 용량(2fF)을 형성한 경우(c) 및 축적 노드 A(B)와 전원 전위(Vcc) 사이에 용량(2fF)을 형성한 경우(b) 모두 임계 전하량은 증가하고 있지만, 축적 노드 A(B)와 전원 전위(Vcc) 사이에 용량을 형성한 경우(b)보다, 축적 노드 AB 사이에 용량을 형성한 경우(c)가, 임계 전하량은 크다. 예를 들면, 펄스 폭 20㎚에서는 (b)인 경우의 용량이 (a)인 경우보다 2.4fC 큰 반면, (c)인 경우의 용량은 (a)인 경우보다 3.5fC 커서, 약 1.5배의 효과가 있다.
이어서, 상부 전극(24) 상에, 산화 실리콘막을 CVD법에 의해 퇴적한 후, 제1 층 배선 M1 및 제2 층 배선 M2가 형성되지만, 이들 공정은 도 13∼도 17을 참조하면서 설명한 제1 실시예의 경우와 마찬가지이므로, 그 설명을 생략한다. 또, 도 40에 도시한 바와 같이 상부 전극(24)은 부하용 MISFET Qp1 및 Qp2의 소스 상까지 연재되지 않으므로, 부하용 MISFET Qp1 및 Qp2의 소스 상의 플러그 P1, P2와 상부 전극(24)은 접속되지 않는다.
또, 제4 실시예의 경우(하부 전극(22)을 형성하지 않은 경우)에 대해서도, 마찬가지로 배선 MD1 상의 질화 실리콘막(23)을 제거하여, 개구부 OP2를 형성한 후, 이 개구부 OP2 내를 포함하여 질화 실리콘막(23) 상에 상부 전극(24)을 형성함으로써, 도 1의 축적 노드 AB 사이에 용량을 형성할 수 있다.
또한, 하부 전극(22)을 갖는 제2 실시예 및 제3 실시예의 경우에 대하여, 이하에 설명한다.
우선, 제1 실시예에서 설명한 도 8에 도시하는 반도체 기판(1)을 준비하고, 도 41, 도 42에 도시한 바와 같이 산화 실리콘막(21), 플러그 P1 및 배선 MD1, MD2 상에 스퍼터법에 의해 TiN막을 퇴적하고 패터닝함으로써, 배선 MD1, MD2 상에 하부 전극(22a, 22b)을 형성한다. 이 하부 전극(22a, 22b)의 형성 영역은 각각 배선 MD1, MD2 형성 영역보다 크다. 도 42는 본 실시예의 SRAM의 제조 방법을 도시하는 기판의 주요부 평면도이다. 도 41은 도 42의 D-D 단면과 대응한다.
계속해서, 하부 전극(22a, 22b) 및 산화 실리콘막(21) 상에, 질화 실리콘막(23)을 형성한다. 이 질화 실리콘막(23)은 하부 전극(22a, 22b)과 후술하는 상부 전극(24) 사이에 형성되어, 용량 절연막이 된다.
다음으로, 도 43 및 도 44에 도시한 바와 같이, 배선 MD1 상의 질화 실리콘막(23)을 제거하여, 개구부 OP2를 형성한다.
계속해서, 도 45 및 도 46에 도시한 바와 같이, 개구부 OP2 내를 포함하여 질화 실리콘막(23) 상에 스퍼터법에 의해 TiN막을 퇴적하고 패터닝함으로써, 배선 MD1, MD2의 상부에 연재하는 상부 전극(24)을 형성한다. 이 상부 전극(24)은 개구부 OP2를 통하여 배선 MD1 상의 하부 전극(22a)과 접속된다.
이상의 공정에 의해, 하부 전극(22b)과, 질화 실리콘막(23)과 배선 MD1에 접속된 상부 전극(24)으로 구성되는 용량 C를 형성할 수 있다. 이 용량 C는 도 1의 축적 노드 AB 사이에 접속되는 용량이 된다.
또한, 제3 실시예의 경우에 대해서도 마찬가지로, 배선 MD1, MD2 상의 하부 전극(22a, 22b) 중 하부 전극(22a) 상의 질화 실리콘막(23)을 제거하고, 개구부 OP2를 형성한 후, 그 개구부 OP2 내를 포함하여 질화 실리콘막(23) 상에 상부 전극(24)을 형성함으로써, 도 1의 축적 노드 AB 사이에 용량을 형성할 수 있다. 또한, 제4 실시예의 하부 전극(22)을 형성하는 경우에 대해서도 마찬가지이다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
이하, 본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명한다.
(1) 각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET(Qd1, Qd2)를 갖는 SRAM 메모리 셀의, 교차 접속 배선(MD1, MD2) 상에 용량 절연막(질화 실리콘막(23))과 상부 전극(24)을 형성하였기 때문에, 이 배선, 용량 절연막 및 상부 전극으로 용량을 형성할 수 있다. 그 결과, α선에 의한 소프트 에러를 저감시킬 수 있다.
또한, 상기 배선 표면을 층간 절연막(질화 실리콘막(17), PSG막(20) 및 산화 실리콘막(21))의 표면으로부터 돌출한 형상으로 하였기 때문에, 이 돌출부의 측벽에도 용량을 형성할 수 있기 때문에, 용량의 증가를 도모할 수 있다.
(2) 각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를갖는 SRAM 메모리 셀의, 교차 접속 배선(MD1, MD2) 상에 하부 전극(22)과, 용량 절연막(질화 실리콘막(23))과, 상부 전극(24)을 형성하였기 때문에, 이 배선 상에, 하부 전극, 용량 절연막 및 상부 전극으로 이루어지는 용량을 형성할 수 있다. 그 결과, α선에 의한 소프트 에러를 저감시킬 수 있다. 또한, 상기 하부 전극의 형성 영역을 배선의 형성 영역보다 크게 하면, 용량을 증가시킬 수 있다.
(3) 각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 갖는 SRAM 메모리 셀의, 교차 접속 배선(MD1, MD2) 표면을 층간 절연막의 표면으로부터 돌출된 형상으로 하여, 이 배선 상에, 하부 전극, 용량 절연막 및 상부 전극으로 이루어지는 용량을 형성하였기 때문에, α선에 의한 소프트 에러를 저감시킬 수 있고, 또한 용량을 증가시킬 수 있다.
(4) 각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 갖는 SRAM 메모리 셀의, 교차 접속 배선(MD1, MD2) 표면에 오목부 a를 형성하고, 이 오목부 상에도 용량을 형성할 수 있어, 용량의 증가를 도모할 수 있다.
(5) α선에 의한 소프트 에러를 저감시킨, 고성능의 SRAM 메모리 셀을 제조할 수 있다.
이상과 같이, 본 발명은 퍼스널 컴퓨터나 워크스테이션용 캐쉬 메모리를 비롯하여, 휴대 전화 등의 이동 통신 기기, 메모리 카드 및 IC 카드 등에 탑재하는 반도체 집적 회로 장치에 적용하기에 특히 유효한 기술이다.

Claims (57)

  1. 반도체 집적 회로 장치에 있어서,
    각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 게이트 전극과 드레인을 접속하는 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재(延在)하는 접속 홀 내에 형성되고, 상기 층간 절연막의 표면으로부터 돌출된 돌출부를 갖는 도전층과,
    상기 도전층의 상부 및 돌출부의 측벽을 따라 형성된 용량 절연막과,
    상기 용량 절연막 상에 형성된 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 메모리 셀은 상기 한 쌍의 n 채널형 MISFET 외에, 한 쌍의 전송용 n 채널형 MISFET 및 한 쌍의 부하용 p 채널형 MISFET를 구성 요소로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 상부 전극에는 전원 전압이 공급되는 반도체 집적 회로 장치.
  4. 반도체 집적 회로 장치에 있어서,
    한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET를 포함하는 한 쌍의 인버터와 한 쌍의 전송용 MISFET를 갖고, 상기 한 쌍의 구동용 MISFET의 각각의 게이트 전극과 드레인이 교차 접속된 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 게이트 전극과 드레인을 접속하는 제1 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성되고, 상기 층간 절연막의 표면으로부터 돌출된 돌출부를 갖는 제1 도전층과,
    상기 도전층의 상부 및 돌출부의 측벽을 따라 형성된 용량 절연막과,
    상기 용량 절연막 상에 형성된 상부 전극과,
    상기 p 채널형 MISFET의 소스와 전기적으로 접속되는 제2 도전층으로서, 상기 상부 전극과 그 측벽에서 접속되는 제2 도전층
    을 포함하는 반도체 집적 회로 장치.
  5. 반도체 집적 회로 장치에 있어서,
    한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET를 포함하는 한 쌍의 인버터와 한 쌍의 전송용 MISFET를 갖고, 상기 한 쌍의 구동용 MISFET의 각각의 게이트 전극과 드레인이 교차 접속된 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 게이트 전극과 드레인을 접속하는 제1 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성되고, 상기 층간 절연막의 표면으로부터 돌출된 돌출부를 갖는 제1 도전층과,
    상기 p 채널형 MISFET의 소스 상에 형성된 제2 도전층과,
    상기 제1 도전층의 상부 및 돌출부의 측벽을 따라 형성된 용량 절연막으로서, 상기 제2 도전층 상에 개구부를 갖는 용량 절연막과,
    상기 용량 절연막 및 개구부 상에 형성된 상부 전극과,
    상기 상부 전극 상에 형성되어 상기 제2 도전층과 전기적으로 접속되는 제3 도전층
    을 포함하는 반도체 집적 회로 장치.
  6. 각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치에 있어서,
    상기 한 쌍의 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 한 쌍의 n 채널형 MISFET의 각각의 게이트 전극과 드레인을 교차 접속하는 한 쌍의 도전층으로서, 각각의 도전층은 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성되고, 상기 층간 절연막의 표면으로부터 돌출된 돌출부를 갖는 한 쌍의 도전층과,
    상기 한 쌍의 도전층의 상부 및 돌출부의 측벽을 따라 형성된 용량 절연막으로서, 한 쌍의 도전층 중 한쪽의 도전층 상에 개구부를 갖는 용량 절연막과,
    상기 용량 절연막 및 개구부 상에 형성된 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  7. 제1항에 있어서,
    상기 메모리 셀을, 상기 교차 접속부에 다른 n 채널형 MISFET를 통하여 접속되는 배선이, 연재하는 제1 방향과 이에 직교하는 제2 방향으로 복수 배치한 메모리 셀 어레이
    를 포함하고,
    상기 상부 전극은 상기 제1 방향을 따라 연결되어 있지만, 상기 제2 방향으로 배치되는 메모리 셀마다 분할되어 있는 반도체 집적 회로 장치.
  8. 반도체 집적 회로 장치에 있어서,
    각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 게이트 전극과 드레인을 접속하는 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성된 도전층과,
    상기 도전층의 상부에 형성된 하부 전극과,
    상기 하부 전극의 상부에 형성된 용량 절연막과,
    상기 용량 절연막 상에 형성된 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  9. 제8항에 있어서,
    상기 하부 전극의 형성 영역은 상기 도전층의 형성 영역보다 큰 반도체 집적 회로 장치.
  10. 제8항에 있어서,
    상기 메모리 셀은 상기 한 쌍의 n 채널형 MISFET 외에, 한 쌍의 전송용 n 채널형 MISFET 및 한 쌍의 부하용 p 채널형 MISFET를 구성 요소로 하는 반도체 집적 회로 장치.
  11. 제8항에 있어서,
    상기 상부 전극에는 전원 전압이 공급되는 반도체 집적 회로 장치.
  12. 반도체 집적 회로 장치에 있어서,
    한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET를 포함하는 한 쌍의 인버터와 한 쌍의 전송용 MISFET를 갖고, 상기 한 쌍의 구동용 MISFET의 각각의 게이트 전극과 드레인이 교차 접속된 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 게이트 전극과 드레인을 접속하는 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성된 제1 도전층과,
    상기 제1 도전층의 상부에 형성된 하부 전극과,
    상기 하부 전극의 상부에 형성된 용량 절연막과,
    상기 용량 절연막 상에 형성된 상부 전극과,
    상기 p 채널형 MISFET의 소스와 전기적으로 접속되는 제2 도전층으로서, 상기 상부 전극과 그 측벽에서 접속되는 제2 도전층
    을 포함하는 반도체 집적 회로 장치.
  13. 반도체 집적 회로 장치에 있어서,
    한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET를 포함하는 한 쌍의 인버터와 한 쌍의 전송용 MISFET를 갖고, 상기 한 쌍의 구동용 MISFET의 각각의 게이트 전극과 드레인이 교차 접속된 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 게이트 전극과 드레인을 접속하는 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성된 제1 도전층과,
    상기 p 채널형 MISFET의 소스 상에 형성된 제2 도전층과,
    상기 제1 도전층의 상부에 형성된 하부 전극과,
    상기 하부 전극의 상부에 형성된 용량 절연막으로서, 상기 제2 도전층 상에 개구부를 갖는 용량 절연막과,
    상기 용량 절연막 및 개구부 상에 형성된 상부 전극과,
    상기 상부 전극 상에 형성되어 상기 제2 도전층과 전기적으로 접속되는 제3 도전층
    을 포함하는 반도체 집적 회로 장치.
  14. 반도체 집적 회로 장치에 있어서,
    각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 한 쌍의 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 한 쌍의 n 채널형 MISFET의 각각의 게이트 전극과 드레인을 교차 접속하는 한 쌍의 도전층으로서, 각각의 도전층은 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성된 한 쌍의 도전층과,
    상기 한 쌍의 도전층의 각각의 도전층 상에 형성된 한 쌍의 하부 전극과,
    상기 한 쌍의 하부 전극의 상부에 형성된 용량 절연막으로서, 상기 한 쌍의 하부 전극 상에 개구부를 갖는 용량 절연막과,
    상기 용량 절연막 및 개구부 상에 형성된 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  15. 제8항에 있어서,
    상기 메모리 셀을, 상기 교차 접속부에 다른 n 채널형 MISFET를 통하여 접속되는 배선이, 연재하는 제1 방향과 이에 직교하는 제2 방향으로 복수 배치한 메모리 셀 어레이
    를 포함하고,
    상기 상부 전극은 상기 제1 방향을 따라 연결되어 있지만, 상기 제2 방향으로 배치되는 메모리 셀마다 분할되어 있는 반도체 집적 회로 장치.
  16. 반도체 집적 회로 장치에 있어서,
    각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 게이트 전극과 드레인을 접속하는 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성되고, 상기 층간 절연막의 표면으로부터 돌출된 돌출부를 갖는 도전층과,
    상기 도전층의 상부 및 돌출부의 측벽을 따라 형성된 하부 전극과,
    상기 하부 전극의 상부에 형성된 용량 절연막과,
    상기 용량 절연막 상에 형성된 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  17. 제16항에 있어서,
    상기 하부 전극의 두께는 상기 돌출부의 높이보다 작은 반도체 집적 회로 장치.
  18. 제16항에 있어서,
    상기 하부 전극의 형성 영역은 상기 도전층의 형성 영역보다 큰 반도체 집적 회로 장치.
  19. 제16항에 있어서,
    상기 메모리 셀은 상기 한 쌍의 n 채널형 MISFET 외에, 한 쌍의 전송용 n 채널형 MISFET 및 한 쌍의 부하용 p 채널형 MISFET를 구성 요소로 하는 반도체 집적 회로 장치.
  20. 제16항에 있어서,
    상기 상부 전극에는 전원 전압이 공급되는 반도체 집적 회로 장치.
  21. 반도체 집적 회로 장치에 있어서,
    한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET를 포함하는 한 쌍의 인버터와 한 쌍의 전송용 MISFET를 갖고, 상기 한 쌍의 구동용 MISFET의 각각의 게이트 전극과 드레인이 교차 접속된 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 게이트 전극과 드레인을 접속하는 제1 도전층으로서, 상기 층간 절연막의 표면으로부터 돌출된 돌출부를 갖고, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성된 제1 도전층과,
    상기 제1 도전층의 상부에 형성된 하부 전극과,
    상기 하부 전극의 상부에 형성된 용량 절연막과,
    상기 용량 절연막 상에 형성된 상부 전극과,
    상기 p 채널형 MISFET의 소스와 전기적으로 접속되는 제2 도전층으로서, 상기 상부 전극과 그 측벽에서 접속되는 제2 도전층
    을 포함하는 반도체 집적 회로 장치.
  22. 반도체 집적 회로 장치에 있어서,
    한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET를 포함하는 한 쌍의 인버터와 한 쌍의 전송용 MISFET를 갖고, 상기 한 쌍의 구동용 MISFET의 각각의 게이트 전극과 드레인이 교차 접속된 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 게이트 전극과 드레인을 접속하는 제1 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성되고, 상기 층간 절연막의 표면으로부터 돌출된 돌출부를 갖는 제1 도전층과,
    상기 p 채널형 MISFET의 소스 상에 형성된 제2 도전층과,
    상기 제1 도전층의 상부에 형성된 하부 전극과,
    상기 하부 전극의 상부에 형성된 용량 절연막으로서, 상기 제2 도전층 상에 개구부를 갖는 용량 절연막과,
    상기 용량 절연막 및 개구부 상에 형성된 상부 전극과,
    상기 상부 전극 상에 형성되어 상기 제2 도전층과 전기적으로 접속되는 제3 도전층
    을 포함하는 반도체 집적 회로 장치.
  23. 반도체 집적 회로 장치에 있어서,
    각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 한 쌍의 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 한 쌍의 n 채널형 MISFET의 각각의 게이트 전극과 드레인을 교차 접속하는 한 쌍의 도전층으로서, 각각의 도전층은 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성되고, 상기 층간 절연막의 표면으로부터 돌출된 돌출부를 갖는 한 쌍의 도전층과,
    상기 한 쌍의 도전층의 각각의 도전층 상에 형성된 한 쌍의 하부 전극과,
    상기 한 쌍의 하부 전극의 상부에 형성된 용량 절연막으로서, 상기 한 쌍의 하부 전극 상에 개구부를 갖는 용량 절연막과,
    상기 용량 절연막 및 개구부 상에 형성된 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  24. 제16항에 있어서,
    상기 메모리 셀을, 상기 교차 접속부에 다른 n 채널형 MISFET를 통하여 접속되는 배선이, 연재하는 제1 방향과 이에 직교하는 제2 방향으로 복수 배치한 메모리 셀 어레이
    를 포함하고,
    상기 상부 전극은 상기 제1 방향을 따라 연결되어 있지만, 상기 제2 방향으로 배치되는 메모리 셀마다 분할되어 있는 반도체 집적 회로 장치.
  25. 반도체 집적 회로 장치에 있어서,
    각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 게이트 전극과 드레인을 접속하는 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성되고, 그 표면에 오목부를 갖는 도전층과,
    상기 오목부 내를 포함하여 상기 도전층의 상부에 형성된 용량 절연막과,
    상기 용량 절연막 상에 형성된 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  26. 제25항에 있어서,
    상기 용량 절연막의 두께는 상기 오목부의 깊이보다 작은 반도체 집적 회로장치.
  27. 제25항에 있어서,
    상기 메모리 셀은 상기 한 쌍의 n 채널형 MISFET 외에, 한 쌍의 전송용 n 채널형 MISFET 및 한 쌍의 부하용 p 채널형 MISFET를 구성 요소로 하는 반도체 집적 회로 장치.
  28. 제25항에 있어서,
    상기 상부 전극에는 전원 전압이 공급되는 반도체 집적 회로 장치.
  29. 반도체 집적 회로 장치에 있어서,
    한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET를 포함하는 한 쌍의 인버터와 한 쌍의 전송용 MISFET를 갖고, 상기 한 쌍의 구동용 MISFET의 각각의 게이트 전극과 드레인이 교차 접속된 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 게이트 전극과 드레인을 접속하는 제1 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성되고, 그 표면에 오목부를 갖는 제1 도전층과,
    상기 오목부 내를 포함하여 상기 도전층의 상부에 형성된 용량 절연막과,
    상기 용량 절연막 상에 형성된 상부 전극과,
    상기 p 채널형 MISFET의 소스와 전기적으로 접속되는 제2 도전층으로서, 상기 상부 전극과 그 측벽에서 접속되는 제2 도전층
    을 포함하는 반도체 집적 회로 장치.
  30. 반도체 집적 회로 장치에 있어서,
    한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET를 포함하는 한 쌍의 인버터와 한 쌍의 전송용 MISFET를 갖고, 상기 한 쌍의 구동용 MISFET의 각각의 게이트 전극과 드레인이 교차 접속된 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 게이트 전극과 드레인을 접속하는 제1 도전층으로서, 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성되고, 그 표면에 오목부를 갖는 제1 도전층과,
    상기 오목부 내를 포함하여 상기 제1 도전층의 상부에 형성된 용량 절연막으로서, 상기 제2 도전층 상에 개구부를 갖는 용량 절연막과,
    상기 용량 절연막 및 개구부 상에 형성된 상부 전극과,
    상기 상부 전극 상에 형성되어 상기 제2 도전층과 전기적으로 접속되는 제3 도전층
    을 포함하는 반도체 집적 회로 장치.
  31. 반도체 집적 회로 장치에 있어서,
    각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 n 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 한 쌍의 n 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 한 쌍의 n 채널형 MISFET의 각각의 게이트 전극과 드레인을 교차 접속하는 한 쌍의 도전층으로서, 각각의 도전층은 상기 게이트 전극으로부터 드레인까지 연재하는 접속 홀 내에 형성되고, 그 표면에 오목부를 갖는 도전층과,
    상기 오목부 내를 포함하여 상기 도전층의 상부에 형성된 용량 절연막으로서, 상기 한 쌍의 하부 전극 상에 개구부를 갖는 용량 절연막과,
    상기 용량 절연막 및 개구부 상에 형성된 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  32. 제25항에 있어서,
    상기 메모리 셀을, 상기 교차 접속부에 다른 n 채널형 MISFET를 통하여 접속되는 배선이, 연재하는 제1 방향과 이에 직교하는 제2 방향으로 복수 배치한 메모리 셀 어레이
    를 포함하고,
    상기 상부 전극은 상기 제1 방향을 따라 연결되어 있지만, 상기 제2 방향으로 배치되는 메모리 셀마다 분할되어 있는 반도체 집적 회로 장치.
  33. 반도체 집적 회로 장치에 있어서,
    각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 제1 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 한 쌍의 제1 채널형 MISFET 상에 절연막을 개재하여 형성되고, 또한 상기 한 쌍의 제1 채널형 MISFET의 각각의 게이트 전극과 드레인을 교차 접속하도록 게이트 전극과 드레인에 전기적으로 접속된 한 쌍의 도전층과,
    상기 한 쌍의 도전층 중의 적어도 한쪽의 도전층의 상부에 형성되고, 또한 다른 쪽의 도전층의 일부는 덮지 않는 용량 절연막과,
    상기 용량 절연막을 개재하여 상기 한쪽의 도전층의 상부에 형성되고, 상기 다른 쪽의 도전층에 전기적으로 접속된 상부 전극
    을 포함하고,
    상기 한쪽의 도전층은 하부 전극을 구성하는 반도체 집적 회로 장치.
  34. 반도체 집적 회로 장치에 있어서,
    각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 제1 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 한 쌍의 제1 채널형 MISFET 상에 절연막을 개재하여 형성되고, 또한 상기 한 쌍의 제1 채널형 MISFET의 각각의 게이트 전극과 드레인을 교차 접속하도록 게이트 전극과 드레인에 전기적으로 접속된 한 쌍의 도전층과,
    상기 한 쌍의 도전층 중의 적어도 한쪽의 도전층 위에 형성된 하부 전극과,
    상기 하부 전극의 상부에 형성되고, 또한 다른 쪽의 도전층의 일부는 덮지않는 용량 절연막과,
    상기 용량 절연막을 개재하여 상기 한쪽의 도전층의 상부에 형성되고, 상기 다른 쪽의 도전층에 전기적으로 접속된 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  35. 반도체 집적 회로 장치에 있어서,
    각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 제1 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 한 쌍의 제1 채널형 MISFET 상에 형성되고, 그 표면이 평탄화된 층간 절연막과,
    상기 층간 절연막에 형성된 한 쌍의 홈과,
    상기 한 쌍의 홈에 매립되고, 또한 상기 한 쌍의 제1 채널형 MISFET의 각각의 게이트 전극과 드레인을 교차 접속하도록 게이트 전극과 드레인에 전기적으로 접속된 한 쌍의 도전층과,
    상기 한 쌍의 도전층 중의 적어도 한쪽의 도전층의 상부에 형성되고, 또한 다른 쪽의 도전층의 일부는 덮지 않는 용량 절연막과,
    상기 용량 절연막을 개재하여 상기 한쪽의 도전층의 상부에 형성되고, 상기 다른 쪽의 도전층에 전기적으로 접속된 상부 전극
    을 포함하고,
    상기 한쪽의 도전층은 하부 전극을 구성하는 반도체 집적 회로 장치.
  36. 반도체 집적 회로 장치에 있어서,
    각각의 게이트 전극과 드레인이 교차 접속된 한 쌍의 제1 채널형 MISFET를 구성 요소로 하는 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 한 쌍의 제1 채널형 MISFET 상에 형성되고, 그 표면이 평탄화된 층간 절연막과,
    상기 층간 절연막에 형성된 한 쌍의 홈과,
    상기 한 쌍의 홈에 매립되고, 또한 상기 한 쌍의 제1 채널형 MISFET의 각각의 게이트 전극과 드레인을 교차 접속하도록 게이트 전극과 드레인에 전기적으로 접속된 한 쌍의 도전층과,
    상기 한 쌍의 도전층 중의 적어도 한쪽의 도전층의 상부에 형성된 하부 전극과,
    상기 하부 전극의 상부에 형성되고, 또한 다른 쪽의 도전층의 일부는 덮지 않는 용량 절연막과,
    상기 용량 절연막을 개재하여 상기 한쪽의 도전층의 상부에 형성되고, 상기 다른 쪽의 도전층에 전기적으로 접속된 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  37. 반도체 집적 회로 장치에 있어서,
    한 쌍의 제1 채널형 MISFET 및 한 쌍의 제2 채널형 MISFET를 포함하는 인버터를 갖고, 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극은 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하며, 상기 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극은 상기 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하는 반도체 집적 회로 장치로서,
    상기 한 쌍의 제1 및 제2 채널형 MISFET 상에 절연막을 개재하여 형성되고, 또한 한쪽이 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극과 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하며, 다른 쪽이 상기 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극과 상기 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하는 한 쌍의 도전층과,
    상기 한 쌍의 도전층 중의 적어도 한쪽의 도전층의 상부에 형성되고, 또한 다른 쪽의 도전층의 일부는 덮지 않는 용량 절연막과,
    상기 용량 절연막을 개재하여 상기 한쪽의 도전층의 상부에 형성되고, 상기 다른 쪽의 도전층에 전기적으로 접속된 상부 전극
    을 포함하고,
    상기 한쪽의 도전층은 하부 전극을 구성하는 반도체 집적 회로 장치.
  38. 제34항 또는 제36항에 있어서,
    상기 하부 전극은 상기 한쪽의 도전층보다 큰 평면 패턴을 갖고,
    상기 상부 전극은 상기 하부 전극보다 큰 평면 패턴을 갖는 반도체 집적 회로 장치.
  39. 제33항, 제35항, 제37항 중 어느 한 항에 있어서,
    상기 상부 전극은 상기 한쪽의 도전층보다 큰 평면 패턴을 갖는 반도체 집적 회로 장치.
  40. 제33항 내지 제39항 중 어느 한 항에 있어서,
    상기 제1 채널형 MISFET는 n 채널형 MISFET인 반도체 집적 회로 장치.
  41. 제33항 내지 제40항 중 어느 한 항에 있어서,
    상기 한 쌍의 도전층은 그 표면에 오목부를 갖고,
    상기 용량 절연막은 상기 오목부 상에 형성되는 반도체 집적 회로 장치.
  42. 제33항 내지 제41항 중 어느 한 항에 있어서,
    상기 한 쌍의 도전층은 상기 절연막의 표면으로부터 돌출된 돌출부를 갖고,
    상기 용량 절연막은 상기 돌출부의 측벽을 따라 형성되며,
    상기 상부 전극은 상기 돌출부의 측벽에 형성된 상기 용량 절연막을 개재하여 상기 돌출부의 측벽을 따라 형성되는 반도체 집적 회로 장치.
  43. 반도체 집적 회로 장치에 있어서,
    한 쌍의 제1 채널형 MISFET 및 한 쌍의 제2 채널형 MISFET를 포함하는 인버터를 갖고, 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극은 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하며, 상기 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극은 상기 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하는 반도체 집적 회로 장치로서,
    상기 한 쌍의 제1 및 제2 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 층간 절연막에 형성된 한 쌍의 홈으로서, 한쪽이 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인까지 연재하도록 형성되고, 다른 쪽이 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인까지 연재하도록 형성된 한 쌍의 홈과,
    상기 한 쌍의 홈에 매립된 한 쌍의 도전층으로서, 한쪽이 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극과 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속되고, 다른 쪽이 상기 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극과 상기 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속된 한 쌍의 도전층과,
    상기 한 쌍의 도전층의 상부에 형성된 용량 절연막과,
    상기 용량 절연막 상에 형성된 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  44. 반도체 집적 회로 장치에 있어서,
    한 쌍의 제1 채널형 MISFET 및 한 쌍의 제2 채널형 MISFET를 포함하는 인버터를 갖고, 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극은 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하며, 상기 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극은 상기 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하는 반도체 집적 회로 장치로서,
    상기 한 쌍의 제1 및 제2 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 층간 절연막에 형성된 한 쌍의 홈으로서, 한쪽이 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인까지 연재하도록 형성되고, 다른 쪽이 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인까지 연재하도록 형성된 한 쌍의 홈과,
    상기 한 쌍의 홈에 매립된 한 쌍의 도전층으로서, 한쪽이 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극과 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속되고, 다른 쪽이 상기 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극과 상기 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속된 한 쌍의 도전층과,
    상기 한 쌍의 도전층의 상부에 형성된 한 쌍의 하부 전극과,
    상기 한 쌍의 하부 전극의 상부에 형성된 용량 절연막과,
    상기 용량 절연막 상에 형성된 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  45. 반도체 집적 회로 장치에 있어서,
    한 쌍의 제1 채널형 MISFET 및 한 쌍의 제2 채널형 MISFET를 포함하는 인버터를 갖고, 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극은 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하며, 상기 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극은 상기 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하는 반도체 집적 회로 장치로서,
    상기 한 쌍의 제1 및 제2 채널형 MISFET 상에 형성되고, 그 표면이 평탄화된 층간 절연막과,
    상기 층간 절연막에 형성된 한 쌍의 홈과,
    상기 한 쌍의 홈에 매립되고, 또한 한쪽이 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극과 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하며, 다른 쪽이 상기 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극과 상기 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하는 한 쌍의 도전층과,
    상기 한 쌍의 도전층의 상부에 형성된 용량 절연막과,
    상기 용량 절연막을 개재하여 상기 한 쌍의 도전층의 상부에 형성되고, 또한상기 한쪽 및 다른 쪽의 인버터의 제1 MISFET의 소스에 전기적으로 접속하는 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  46. 반도체 집적 회로 장치에 있어서,
    한 쌍의 제1 채널형 MISFET 및 한 쌍의 제2 채널형 MISFET를 포함하는 인버터를 갖고, 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극은 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하며, 상기 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극은 상기 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하는 반도체 집적 회로 장치로서,
    상기 한 쌍의 제1 및 제2 채널형 MISFET 상에 형성되고, 그 표면이 평탄화된 층간 절연막과,
    상기 층간 절연막에 형성된 한 쌍의 홈과,
    상기 한 쌍의 홈에 매립되고, 또한 한쪽이 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극과 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하며, 다른 쪽이 상기 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극과 상기 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하는 한 쌍의 도전층과,
    상기 한 쌍의 도전층의 상부에 형성된 한 쌍의 하부 전극과,
    상기 한 쌍의 하부 전극의 상부에 형성된 용량 절연막과,
    상기 용량 절연막을 개재하여 상기 한 쌍의 도전층의 상부에 형성되고, 또한 상기 한쪽 및 다른 쪽의 인버터의 제1 MISFET의 소스에 전기적으로 접속하는 상부 전극
    을 포함하는 반도체 집적 회로 장치.
  47. 제44항 또는 제46항에 있어서,
    상기 하부 전극은 상기 도전층보다 큰 평면 패턴을 갖고,
    상기 상부 전극은 상기 하부 전극보다 큰 평면 패턴을 갖는 반도체 집적 회로 장치.
  48. 제43항 내지 제45항 중 어느 한 항에 있어서,
    상기 상부 전극은 상기 한 쌍의 도전층보다 큰 평면 패턴을 갖는 반도체 집적 회로 장치.
  49. 제43항 내지 제48항 중 어느 한 항에 있어서,
    상기 한 쌍의 도전층은 그 표면에 오목부를 갖고,
    상기 용량 절연막은 상기 오목부 상에 형성되는 반도체 집적 회로 장치.
  50. 제43항 내지 제49항 중 어느 한 항에 있어서,
    상기 제1 채널형 MISFET는 p 채널형 MISFET이고,
    상기 제2 채널형 MISFET는 n 채널형 MISFET인 반도체 집적 회로 장치.
  51. 제43항 내지 제50항 중 어느 한 항에 있어서,
    상기 한 쌍의 도전층은 상기 절연막의 표면으로부터 돌출된 돌출부를 갖고,
    상기 용량 절연막은 상기 돌출부의 측벽을 따라 형성되며,
    상기 상부 전극은 상기 돌출부의 측벽에 형성된 상기 용량 절연막을 개재하여 상기 돌출부의 측벽을 따라 형성되는 반도체 집적 회로 장치.
  52. 반도체 집적 회로 장치에 있어서,
    반도체 기판 상에 형성된 한 쌍의 제1 채널형 MISFET 및 한 쌍의 제2 채널형 MISFET를 포함하는 인버터를 갖고, 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극은 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하며, 상기 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극은 상기 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속하는 반도체 집적 회로 장치로서,
    상기 한 쌍의 제1 및 제2 채널형 MISFET 상에 형성된 층간 절연막과,
    상기 층간 절연막에 형성되었으며 상기 반도체 기판까지 관통하는 한 쌍의 홈으로서, 한쪽이 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인 영역 상까지 연재하도록 형성되고, 다른 쪽이 다른 쪽의 인버터를 구성하는 제1 및 제2MISFET의 드레인 영역 상까지 연재하도록 형성된 한 쌍의 홈과,
    상기 한 쌍의 홈에 매립된 한 쌍의 국소 배선으로서, 한쪽이 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극과 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속되고, 다른 쪽이 상기 다른 쪽의 인버터를 구성하는 제1 및 제2 MISFET의 게이트 전극과 상기 한쪽의 인버터를 구성하는 제1 및 제2 MISFET의 드레인에 전기적으로 접속된 한 쌍의 국소 배선과,
    상기 한 쌍의 국소 배선의 상부에 형성된 용량 절연막과,
    상기 용량 절연막 상에 형성된 상부 전극
    을 포함하고,
    상기 한 쌍의 국소 배선은 상기 절연막의 표면으로부터 돌출된 돌출부를 갖도록 상기 층간 절연막을 후퇴시켜 형성되며,
    상기 용량 절연막은 상기 한 쌍의 국소 배선의 상부 및 상기 돌출부의 측벽에 형성되고,
    상기 상부 전극은 상기 한 쌍의 도전층 및 상기 돌출부의 측벽 상에 형성되며,
    상기 한 쌍의 국소 배선과 상기 용량 절연막과 상기 상부 전극으로 용량 소자가 형성되는 반도체 집적 회로 장치.
  53. 제52항에 있어서,
    상기 상부 전극은 상기 한 쌍의 국소 배선을 덮도록 형성되는 반도체 집적회로 장치.
  54. 반도체 집적 회로 장치에 있어서,
    반도체 기판 상에 형성된 한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET를 포함하는 한 쌍의 인버터와 한 쌍의 전송용 MISFET를 갖는 메모리 셀을 갖는 반도체 집적 회로 장치로서,
    상기 구동용, 부하용, 및 전송용 MISFET 상에 층간 절연막이 형성되고,
    상기 층간 절연막에, 상기 반도체 기판까지 관통하는 제1 및 제2 홈이 형성되며,
    한쪽의 구동용 및 부하용 MISFET의 게이트 전극과 다른 쪽의 구동용 및 부하용 MISFET의 드레인을 교차 접속하기 위한 제1 국소 배선이 상기 제1 홈에 형성되고,
    다른 쪽의 구동용 및 부하용 MISFET의 게이트 전극과 한 쪽의 구동용 및 부하용 MISFET의 드레인을 교차 접속하기 위한 제2 국소 배선이 상기 제2 홈에 형성되며,
    상기 층간 절연막의 표면이 후퇴되어, 상기 제1 및 제2 국소 배선의 측벽이 노출되고,
    상기 제1 및 제2 국소 배선의 상부 및 노출된 측벽에 용량 절연막이 형성되며,
    상기 용량 절연막 상에 상부 전극이 형성되고,
    상기 한 쌍의 국소 배선과 상기 용량 절연막과 상기 상부 전극으로 용량 소자가 형성되는 반도체 집적 회로 장치.
  55. 제54항에 있어서,
    상기 상부 전극은 상기 한 쌍의 국소 배선을 덮도록 형성되는 반도체 집적 회로 장치.
  56. 제52항 또는 제54항에 있어서,
    상기 국소 배선의 상기 절연막 표면으로부터의 돌출량은 0.1㎛ 이상인 반도체 직접 회로 장치.
  57. 제1항, 제4항, 제54항 중 어느 한 항에 있어서,
    상기 메모리 셀은 SRAM의 메모리 셀인 반도체 집적 회로 장치.
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