KR20040059763A - 비스무스계 강유전체막을 구비하는 캐패시터 및 그 제조방법 - Google Patents

비스무스계 강유전체막을 구비하는 캐패시터 및 그 제조방법 Download PDF

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Abstract

본 발명은 c축으로 배향이 이루어짐에 따른 분극값 저하를 방지하는데 적합한 비스무스계 강유전체막을 구비하는 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 하부전극 상에 상기 하부전극의 결정 방향을 따라 배향되는 비스무스를 함유한 시드층을 증착하는 단계, 상기 시드층 상에 비스무스를 함유한 강유전체막을 코팅하는 단계, 상기 코팅된 강유전체막을 고체화시키기 위한 베이크 단계, 상기 고체화된 강유전체막의 핵성장을 위한 급속열처리 단계, 상기 급속열처리된 강유전체막 상에 상부전극을 형성하는 단계, 및 상기 급속열처리된 강유전체막을 결정화시키기 위한 로열처리 단계를 포함한다.

Description

비스무스계 강유전체막을 구비하는 캐패시터 및 그 제조 방법{Capacitor having Bismuth-base ferroelectric layer and method for fabricating the same}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 비스무스계 강유전체막을 구비하는 캐패시터 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random AccessMemory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용하는 것이다.
FeRAM의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
한편, SBT의 우수한 신뢰성과 PZT의 낮은 결정화 온도 및 높은 분극 특성 등 각각의 장점을 고루 갖춘 새로운 강유전체 물질로서 BLT(Bi4-xLaxTi3O12)와 BTO(Bi4Ti3O12)가 있다.
비스무스계 강유전체막인 BLT, BTO 박막은 강한 비등방성(anisotropy)의 분극 특성을 갖는데, c축으로는 약 4μC/cm2으로 매우 작은 반면에, a축으로는 약 50μC/cm2의 분극값을 갖는다. 따라서, 분극값이 증가된 BLT 또는 BTO 박막을 얻기 위해서는 c축 배향성은 억제하고 a축 배향성은 증가시켜야 한다.
도 1은 종래기술에 따른 캐패시터의 제조 방법을 간략히 도시한 공정 흐름도로서, BLT막을 유전막으로 이용하는 캐패시터이다.
도 1을 참조하면, 종래 캐패시터 제조 과정은, 금속막으로 된 하부전극 형성 과정(S11), BLT막 코팅(coating) 과정(S12), 베이크(bake) 과정(S13), BLT막의 핵성장을 위한 급속열처리(Rapid Thermal Annealing; RTA) 과정(S14) 상부전극 형성 과정(S15), BLT막의 결정화를 위한 로열처리(Furnace Annealing; FA) 과정(S16)으로 구성된다.
도 1에 도시된 바와 같이, 금속막으로 된 하부전극을 형성한 후, 하부전극 상에 BLT막을 코팅하고, 코팅과정(S12)을 통해 초기 액상으로 형성된 BLT 박막이 베이크과정(S13)을 통해 고체화되며, 후속 급속열처리 과정(S14)을 통해 핵생성이 이루어지고, 상부전극 형성과정(S15) 후에 진행하는 로열처리 과정(S16)을 통해 결정화가 이루어진다.
그러나, 금속막을 이용하는 하부전극 상에 BLT막을 코팅한 후 로 열처리 과정(S16)을 수행하면 박막 배향성은 대부분 c축으로 이루어지고, a축은 거의 성장하지 않으며, 분극값이 극히 낮아지는 문제가 있다.
따라서, 우수한 분극 특성을 가지는 BLT 박막을 형성하기 위해서는 BLT 박막의 분극 방향을 a축 또는 랜덤(random)한 특성을 가지도록 하는 것이 중요하다. 아울러, BTO 박막에서도 배향성은 중요하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, c축으로 배향이 이루어짐에 따른 분극값 저하를 방지하는데 적합한 비스무스계 강유전체막을 구비하는 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 캐패시터의 제조 방법을 간략히 도시한 공정 흐름도,
도 2는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 흐름도,
도 3은 본 발명과 종래 기술에 따른 분극특성을 비교한 도면,
도 4는 도 2에 따른 방법을 적용한 비휘발성 소자를 도시한 구조 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 하부전극 22 : BLT 시드층
23 : BLT막 24 : 상부전극
상기 목적을 달성하기 위한 본 발명의 캐패시터는 금속막으로 된 하부전극, 상기 하부전극 상의 비스무스 함유 시드층, 상기 비스무스 함유 시드층 상의 비스무스가 함유된 강유전체막, 및 상기 강유전체막 상의 상부전극을 포함하며, 상기 비스무스 함유 시드층은 상기 강유전체막의 c축 배향성을 억제하는 것을 특징으로 한다.
그리고, 본 발명의 캐패시터의 제조 방법은 하부전극 상에 상기 하부전극의 결정 방향을 따라 배향되는 비스무스를 함유한 시드층을 증착하는 단계, 상기 시드층 상에 비스무스를 함유한 강유전체막을 코팅하는 단계, 상기 코팅된 강유전체막을 고체화시키기 위한 베이크 단계, 상기 고체화된 강유전체막의 핵성장을 위한 급속열처리 단계, 상기 급속열처리된 강유전체막 상에 상부전극을 형성하는 단계, 및상기 급속열처리된 강유전체막을 결정화시키기 위한 로열처리 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 흐름도이다.
도 2에 도시된 바와 같이, 본 발명의 캐패시터 제조 과정은, 노블계 금속막으로 된 하부전극 형성 과정(S21), BLT 시드층 형성 과정(S22), BLT막 코팅 과정(S23), 베이크 과정(S24), BLT막의 핵성장을 위한 급속열처리 과정(S25), 상부전극 형성 과정(S26) 및 BLT막의 결정화를 위한 로열처리(FA) 과정(S27)으로 구성된다.
먼저, 하부전극 형성 과정(S21)은 백금(Pt), 이리듐(Ir), 루테늄(Ru), 루테늄산화막(RuO2), 이리듐산화막(IrO2), 티타늄나이트라이드(TiN), 텅스텐(W), 텅스텐질화막(WN) 등을 이용하여 하부전극을 형성하는 과정이다.
다음으로, BLT 시드층 형성 과정(S22)은 금속막으로 된 하부전극 상에 스퍼터법(Sputter)을 이용하여 BLT막을 증착하는 과정으로서, 금속유기증착법에 의한 BLT막 코팅과 달리 스퍼터법을 이용하여 BLT를 증착하는 경우에는 하부전극인 금속막의 결정 방향에 의해 그 성장이 좌우된다.
에컨대, 하부전극이 백금막(Pt)인 경우, 백금막은 (111) 방향으로 결정이 성장되어 있고, 이 백금막의 (111) 결정 방향의 영향에 의해 백금막 상에 BLT를 스퍼터증착하면 BLT가 (117) 방향으로 우선 성장한다. 이와 같이, (117) 방향으로 성장하는 BLT는 표면거칠기가 낮고 박막의 치밀도가 우수하다.
한편, BLT막의 시드층 형성 과정(S22)의 조건을 살펴보면, 온도는 상온∼600℃이고, 압력은 300mtorr∼10torr이며, 반응가스는 O2, N2또는 Ar을 이용하고, 파워는 500W∼10KW를 인가한다. 위와 같은 조건에 의해 BLT 시드층은 1Å∼700Å의 두께로 증착되고, 하부전극으로 이용되는 금속막에 따라 결정방향이 다를 수 있으나, 주로 (117), (104), (200) 방향의 배향성을 갖고 증착된다. 결국, BLT 시드층은 후속 강유전체막인 BLT막의 c축 배향성을 억제하는 층이다.
다음으로, BLT 시드층 상에 BLT막을 코팅하는 BLT막 코팅 과정(S23)을 진행하는데, Bi[OCOC7H15]3(Bismuth 2-ethylhexanoate), La[OCOC7H15]3(Lanthanum 2-ethylhexanoate), Ti[OCOC7H15]4(Titanium 2-ethylhexanoate)와 같은 금속유기소스를 C7H15COOH(2-ethylhexanoic acid) 및 C8H18(octane) 용매에 용해시킨 후 CH3COO(CH2)3CH3(n-butyl acetate) 희석액으로 희석시켜 농도를 조절하여 금속유기 용액을 형성하고 금속유기증착법(MOD) 또는 LSMCD(Liquid Source Mist Chemical Deposition)법으로 BLT 박막을 코팅한다.
또한, Bi[OC3H7]3(Bismuth iso-propoxide), La[CH3COO]3(Lanthanum acetate),Ti[OC2H5]4(Titanium ethoxide)와 같은 금속유기소스를 CH3OC2H4OH(2-methoxyethanol) 용매에 용해시켜 금속유기 용액을 형성하고 졸-겔(Sol-gel) 또는 LSMCD법으로 BLT 박막을 코팅할 수도 있다.
그리고, Bi[CH3COO]3(Bismuth acetate)를 피리딘(pyridine)에 용해시키고, La[CH3COO]3(Lanthanum acetate)와 Ti[OC2H5]4(Titanium ethoxide)를 CH3COOH(acetic acid)에 용해시킨 후 두 용액을 혼합하여 금속유기용액을 형성하고 졸겔(sol-gel)법 또는 LSMCD법으로 BLT막을 코팅할 수도 있다.
다른 방법으로, BLT막 코팅을 스핀온(spin-on)법으로 수행할 수 있다.
이와 같이 BLT 박막을 코팅한 후에는, 액상의 BLT막을 고체화시키는 베이크과정(S24)을 수행한다.
베이크 과정(S24)은, 100℃∼200℃ 온도에서 1분∼10분간 1차 베이크 과정을 수행한 후, 200℃∼350℃ 온도에서 1분∼10분간 2차 베이크 과정을 수행한다.
상술한 1차 베이크 및 2차 베이크 과정을 통해 코팅된 BLT 막내 유기물을 제거하여 막질을 조밀화한다. 즉, 베이크 과정(S24)은 액체 상태의 BLT 케미컬에 함유된 용매, Bi, La, Ti와 결합된 저온 유기물을 제거하는 과정이다.
한편, Bi, La, Ti과 강한 결합을 이루고 있는 유기물은 후속 급속열처리 과정에서 제거된다.
베이크 과정(S24)을 수행한 후, BLT막의 핵생성을 위한 급속열처리 과정(S25)을 수행한다. 이때, 급속열처리 과정(S25)은 두 번의 열처리, 즉 1차 급속열처리와 2차 급속열처리를 수행한다.
1차 급속열처리는 400℃∼500℃의 온도범위에서 30℃∼300℃/분의 램프업률(Ramp up rate)로 이루어지고, 2차 급속열처리는 500℃∼800℃의 온도범위에서 30℃∼300℃/분의 램프업율로 이루어진다.
상술한 바와 같은 핵생성을 위한 급속열처리 과정(S25)을 저온에서 수행한 후 고온에서 수행하면, BLT 막내 유기물이 표면과 내부에서 용이하게 제거되고 산소와 결합되어 이루어지는 페로브스카이트 핵생성도 균일하게 이루어져 치밀한 박막을 얻을 수 있다.
다음에 핵성장이 완료된 BLT막 상에 상부전극을 형성한다(S26). 이때, 상부전극으로는 백금, 루테늄, 루테늄산화막, 이리듐산화막, 티타늄나이트라이드, 텅스텐 또는 텅스텐질화막을 이용한다.
다음으로, BLT의 결정화를 위한 로열처리 과정(S27)을 수행한다. 이때, 로열처리 과정(S27)은, 600℃∼700℃의 온도에서 이루어지고, O2, N2O, N2, Ar, Ne, Kr, Xe 또는 He 분위기에서 진행한다.
전술한 일련의 공정에 따르면, BLT막을 코팅하기 전에 스퍼터법을 이용하여 BLT 시드층을 형성하면, 하부전극에 의해 배향성이 좌우되는 BLT 시드층의 결정 방향에 따라 BLT막이 a축 또는 랜덤한 방향으로 배향성을 갖고 코팅된다. 이와 같이, BLT막의 a축 배향성 또는 랜덤한 배향성을 증가시키면 분극값이 높아진다(도 3 참조).
도 3은 본 발명과 종래 기술에 따른 분극특성을 비교한 도면으로서, BLT 시드층을 미적용한 종래 기술(a)보다 BLT 시드층을 적용한 본 발명(b)에서 분극값이 향상됨을 알 수 있다.
도 4는 도 2에 따른 방법을 적용한 비휘발성 소자를 도시한 구조 단면도이다.
도 4에 도시된 바와 같이, 비휘발성 소자의 캐패시터를 살펴보면, 금속막으로 된 하부전극(21) 상에 BLT 시드층(22)이 형성되고, BLT 시드층(22) 상에 BLT막(23)이 형성되며, BLT막(23) 상에 금속막으로 된 상부전극(24)이 형성되고 있다.
그리고, 비휘발성 소자는 소자분리막(12)이 형성된 반도체 기판(11)에 소스/드레인영역(15a, 15b), 게이트산화막(13) 및 워드라인(14)을 포함하는 트랜지스터가 형성되고, 반도체 기판(11) 상부를 제1 층간절연막(16)이 덮고 있으며, 제1 층간절연막(16)을 관통하여 일측 소스/드레인영역(15a)에 비트라인콘택(17)이 연결되며, 비트라인콘택(17)에 비트라인(18)이 연결된다. 그리고, 제1 층간절연막(16) 상에 제2 층간절연막(19)이 형성되고, 제2 층간절연막(19)과 제1 층간절연막(16)을 동시에 관통하여 타측 소스/드레인영역(15b)에 스토리지노드콘택(20)이 연결된다. 이와 같은 스토리지노드콘택(20)은 하부전극(21)과 연결되고, 통상적으로 폴리실리콘플러그, 티타늄실리사이드 및 티타늄나이트라이드의 순서로 적층된 구조물이다.
전술한 실시예들에서는 BLT 시드층과 BLT막을 예로 들어 설명하였으나, BTO를 강유전체막으로 이용하는 캐패시터에서 BTO 코팅전에 BTO 시드층을 형성하는 경우에도 분극값 증대의 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 BLT, BTO와 같은 비스무스계 강유전체막의 a축 배향성 또는 랜덤 배향성을 증가시켜 분극값을 증가시켜 비스무스계 강유전체막을 유전막으로 이용하는 캐패시터의 전기적 특성을 개선시킬 수 있는 효과가 있다.

Claims (8)

  1. 금속막으로 된 하부전극;
    상기 하부전극 상의 비스무스 함유 시드층;
    상기 비스무스 함유 시드층 상의 비스무스가 함유된 강유전체막; 및
    상기 강유전체막 상의 상부전극을 포함하며,
    상기 비스무스 함유 시드층은 상기 강유전체막의 c축 배향성을 억제하는 것을 특징으로 하는 캐패시터.
  2. 제1 항에 있어서,
    상기 시드층은 스퍼터증착법을 통해 증착한 BLT 또는 BTO이고, 상기 강유전체막은 액체 소스를 이용하여 형성한 BLT 또는 BTO인 것을 특징으로 하는 캐패시터.
  3. 하부전극 상에 상기 하부전극의 결정 방향을 따라 배향되는 비스무스를 함유한 시드층을 증착하는 단계;
    상기 시드층 상에 비스무스를 함유한 강유전체막을 코팅하는 단계;
    상기 코팅된 강유전체막을 고체화시키기 위한 베이크 단계;
    상기 고체화된 강유전체막의 핵성장을 위한 급속열처리 단계;
    상기 급속열처리된 강유전체막 상에 상부전극을 형성하는 단계; 및
    상기 급속열처리된 강유전체막을 결정화시키기 위한 로열처리 단계
    를 포함하는 캐패시터의 제조 방법.
  4. 제3 항에 있어서,
    상기 비스무스를 함유한 시드층을 증착하는 단계는,
    스퍼터법을 이용함을 특징으로 하는 캐패시터의 제조 방법.
  5. 제3 항에 있어서,
    상기 비스무스를 함유한 시드층을 증착하는 단계는,
    상온∼600℃의 온도와 300mtorr∼10torr의 압력하에서 반응가스로 O2, N2또는 Ar을 이용하고, 500W∼10KW의 파워를 인가하면서 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
  6. 제3 항에 있어서,
    상기 시드층은, 1Å∼700Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
  7. 제3 항에 있어서,
    상기 시드층과 상기 강유전체막은 각각 BLT인 것을 특징으로 하는 캐패시터의 제조 방법.
  8. 제3 항에 있어서,
    상기 시드층과 상기 강유전체막은 각각 BTO인 것을 특징으로 하는 캐패시터의 제조 방법.
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