KR20040056968A - 산화를 이용하여 얕은 트렌치 아이솔레이션의 프로파일을개선하는 방법 - Google Patents
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Abstract
본 발명은 STI(shallow trench isolation) TCR(top corner rounding)을 국부적으로 개선하기 위하여 STI CMP(chemical mechanical polishing) 이후에 갭 충진된 산화막을 국부적으로 제거하고 국부적인 STI 상부 코너 부분을 산화시킴으로써 STI TCR을 개선할 수 있는 산화를 이용한 STI의 프로파일을 개선하는 방법을 제공하는 것이다.
산화를 이용한 STI의 프로파일을 개선하는 방법은 소정의 하부구조가 형성된 기판 상에 패드 질화막을 형성한 후 소정 형상의 포토레지스트를 형성하는 단계와, 소정 형상으로 질화막을 패터닝하고 실리콘 기판의 일부분을 소정 깊이로 식각하여 1차 갭을 형성하는 단계와, 1차 갭에 제 1 산화막으로 충진하고 평탄화하는 단계와, 1차 갭에 의하여 노출된 부분을 국부적으로 산화시키는 단계와, 1차 갭을 제 2 산화막으로 충진하는 단계와, 2차로 충진된 산화막을 평탄화하는 단계를 포함한다.
Description
본 발명은 듀얼 게이트 산화막(dual gate oxide)을 사용하는 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 게이트 산화막의 두께가 수백 Å 이상을 성장하는 STI(shallow trench isolation)를 적용하는 로직에 내장된 고전압 공정에 대하여 산화를 이용하여 STI의 프로파일을 개선하는 방법에 관한 것이다.
현재의 반도체 소자 제조 공정 중에서 아이솔레이션 공정인 STI 공정을 진행하는 전형적인 방법을 도 1a 내지 1e에 도시하였다.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(10) 상에 패드 산화막(12)을 증착한 후, 패드 산화막(12) 상에 질화막(14)을 증착한다. 이어서, 질화막(14) 상에 포토레지스트를 도포한 후, 패터닝 공정을 수행한다. 그리고 나서, CHF3/CF4/O2/Ar 가스의 조합으로 활성화된 플라즈마로 질화막(14)을 건식 식각한다. 전술한 조합 가스에는 CXFX등을 포함할 수 있다. 여기서, x는 양의 정수를 의미한다.
도 1b에 도시한 바와 같이, 실리콘 기판(10)을 STI 식각을 진행하여, STI(16)을 형성한다. STI 건식 식각은 Cl2/O2/Ar 가스의 조합으로 활성화된 플라즈마로 건식 식각을 진행한다. 물론, 이들 조합 가스에 HX등의 가스가 포함될 수도 있다. 그런 다음, SAC(self-aligned contact) 산화 공정을 진행하며, 실리콘 기판(10)과 패드 산화막(12)의 경계면(17)의 실리콘이 산화가 되어 약간의 굴곡(rounding)이 형성되게 된다.
이어서, 도 1c에 도시한 바와 같이, 평탄화를 수행하기 위한 산화막(18)을 STI(16)이 형성된 실리콘 기판(10) 상에 STI(16)을 채울수 있도록 충분하게 증착한다.
도 1d에 도시한 바와 같이, 산화막(18)을 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 진행하여 질화막(14)의 일부만을 남기고 평탄화를 진행한다. 따라서, STI(16) 내에 산화막(18)이 채워진 실리콘 기판(10)을 얻게 된다.
다음 단계에서, 도 1e에 도시한 바와 같이, H3PO4와 같은 식각액을 사용하여 남겨진 질화막(14)을 제거한다. 이 경우 H3PO4는 산화막과의 선택비가 우수한 특성을 보이기 때문에 평탄화를 위한 산화막(18)과 패드 산화막(12)는 약간만이 제거되게 된다.
도 2는 전술한 종래 기술에 STI 공정을 실행한 경우에 얻어진 반도체 소자의 단면도이다. 도시한 바와 같이, 기존의 STI 공정을 사용할 경우, 특히 수백 Å 이상의 게이트 산화막(20)을 성장시킬 경우 STI의 상부 코너에서 원으로 표시한 (A) 부분에서 게이트 산화막(20)이 얇아지는 문제가 발생하게 되어 게이트 산화막(20)의 BV를 떨어지게 되며, 또한 상부의 코너 부분(A)에 전계가 집중되어 STI 구조에서 크게 대두되는 험프(hump) 특성이 나타나게 된다. 이를 해결하기 위하여 전체의 STI TCR을 개선하면 저전압(LV)의 소자의 특성을 근본적으로 바꾸어 버림으로써 내장된 고전압(HV) 공정에 사용하기가 어려운 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 STI(shallow trench isolation) TCR(top corner rounding)을 국부적으로 개선하기 위하여 STI CMP(chemical mechanical polishing) 이후에 갭 충진된 산화막을 국부적으로 제거하고 국부적인 STI 상부 코너 부분을 산화시킴으로써 STI TCR을 개선할 수 있는 산화를 이용한 STI의 프로파일을 개선하는 방법을 제공하는 것이다.
도 1a 내지 1e는 종래 기술에 의해 STI를 형성하는 공정을 도시한 단면도들이다.
도 2는 종래 기술에 의해 형성된 STI 구조에서 험프(hump)가 발생하는 부분을 도시한 그림이다.
도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따라 산화를 이용하여 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법을 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 102 : STI
104 : 제 1 갭필 산화막 106 : 패드 질화막
108 : 제 2 갭필 산화막 110 : LV 영역
120 : HV 영역
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부구조가 형성된 기판 상에 패드 질화막을 형성한 후 소정 형상의 포토레지스트를 형성하는 단계와, 상기 소정 형상으로 상기 질화막을 패터닝하고 상기 실리콘 기판의 일부분을 소정 깊이로 식각하여 1차 갭을 형성하는 단계와, 상기 1차 갭에 제 1 산화막으로 충진하고 평탄화하는 단계와, 상기 1차 갭에 의하여 노출된 부분을 국부적으로 산화시키는 단계와, 상기 1차 갭을 제 2 산화막으로 충진하는 단계와, 상기 2차로 충진된 산화막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 산화를 이용한 얕은 트렌치 아이솔레이션(shallow trench isolation; STI)의 프로파일을 개선하는 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따라 산화를 이용한 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법을 나타낸 단면도들이다.
먼저, 도 3a에 도시된 바와 같이, 소정의 하부구조가 형성된 실리콘 기판(100) 상에 패드 질화막(106)을 증착한 후, 패드 질화막(106)을 소정 형상으로 패터닝을 수행한다. 실리콘 기판(100)에 대하여 STI(102) 식각을 수행하여 제 1 갭을 형성한 다음 갭을 충진하기 위하여 충분히 두껍게 산화막(104)을 형성한다.
이어서, 갭-충진을 위한 산화막(104)과 패드 질화막(106)을 화학적 기계적 연마(chemical mechanical polishing; CMP)와 같은 공정을 이용하여 평탄화 시킨다.
그리고 나서, 도 3b에 도시된 바와 같이, 고전압(HV) 영역(120) 상의 갭 충진 산화막(104)을 STI(102)의 일부가 노출될 때까지 식각함으로써 제 2의 갭을 형성한다.
이어서, 도 3c에 도시된 바와 같이, 식각으로 노출된 고전압(HV) 영역(120) 상의 STI(102)를 국부적으로 산화시킴으로써 TCR(top corner rounding)을 확보한다. 본 발명의 바람직한 실시예에 따르면, 국부적 산화를 진행할 때 온도를 낮추는 것이 유리함으로써 습식 산화막보다 건식 산화막을 이용하는 것이 바람직하다. 이때, 만약 0.25 ㎛ 로직에 내장되는 HV 공정을 기준으로 한다면, 국부적 산화 공정은 대략 800~1000 ℃정도의 온도에서 진행하며 두께는 대략 100~1000 Å 정도로 증착한다. 특히, 상기 공정 조건은 HV 소자는 10V 부근에서 동작하는 소자를 대상으로 하였으며, 게이트 산화막의 두께는 약 200 Å정도의 건식 산화막으로 하는 조건이다.
다음 단계로, 도 3d에 도시된 바와 같이, 2차로 제 2의 갭을 산화막(108)으로 충진한 다음, 2차 CMP 공정을 수행하여 평탄화 작업을 진행한다.
상기한 바와 같이 본 발명은 고전압(HV) 소자를 위한 STI 구조와 저전압(LV)을 위한 STI 구조를 이중적으로 사용함으로써 HV 및 LV 소자를 개별적으로 조절할 수 있는 마진을 확보할 수 있는 효과가 있다.
또한, 본 발명은 HV 소자인 경우 그 산화량(게이트 산화막의 두께)에 의해 전술한 바와 같이 STI 상부 코너의 라운딩은 상부 코너의 게이트 산화막의 얇아지는 것과 관련된 문제를 유발하며, 게이트 산화막이 얇아지는 문제는 STI TCR을 개선하면서 발생하지 않게 되는 이점이 있다.
더욱이, 본 발명은 HV 지역에만 국부적으로 사용하는 이중 아이솔레이션 공정을 사용함으로써 LV 로직을 내장하게 되는 HV 공정에서 특히 유리한 장점이 있다.
Claims (5)
- 소정의 하부구조가 형성된 기판 상에 패드 질화막을 형성한 후 소정 형상의 포토레지스트를 형성하는 단계와,상기 소정 형상으로 상기 질화막을 패터닝하고 상기 실리콘 기판의 일부분을 소정 깊이로 식각하여 1차 갭을 형성하는 단계와,상기 1차 갭에 제 1 산화막으로 충진하고 평탄화하는 단계와,상기 1차 갭에 의하여 노출된 부분을 국부적으로 산화시키는 단계와,상기 1차 갭을 제 2 산화막으로 충진하는 단계와,상기 2차로 충진된 산화막을 평탄화하는 단계를포함하는 것을 특징으로 하는 산화를 이용한 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법.
- 제 1항에 있어서, 상기 소정 깊이로 식각된 실리콘 기판의 일부분은 고전압 소자가 형성될 영역인 것을 특징으로 하는 산화를 이용한 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법.
- 제 1항에 있어서, 상기 국부적 산화를 수행함으로써 상부 코너 라운딩을 확보할 수 있는 것을 특징으로 하는 산화를 이용한 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법.
- 제 1항에 있어서, 상기 국부적 산화를 대략 800~1000 ℃ 정도의 온도에서 수행하는 것을 특징으로 하는 산화를 이용한 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법.
- 제 1항에 있어서, 상기 국부적 산화를 수행하여 대략 100~1000 Å 정도의 두께로 국부적 산화막을 형성하는 것을 특징으로 하는 산화를 이용한 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법.
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