KR20040049264A

KR20040049264A - 반도체 집적 회로

Info

Publication number: KR20040049264A
Application number: KR1020030086686A
Authority: KR
Inventors: 기자키요시히로; 구도오사무; 유도신야; 가사이도시히코
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2002-12-05
Filing date: 2003-12-02
Publication date: 2004-06-11
Also published as: US6940338B2; TW200414500A; KR100949131B1; US20040108889A1; TWI227944B; JP2004187150A; JP4091410B2

Abstract

본 발명은 반도체 집적 회로를 구성하는 트랜지스터의 특성 변동에 의한 수율의 저하를 방지하고, 제품 비용을 삭감하는 것을 목적으로 한다.

바이어스 회로는 제1 노드에 제1 전압을 생성한다. 제2 전류원은 제1 전압에 따라 트랜지스터를 포함하는 내부 회로에 공급하는 전원 전류를 생성한다. 보정 회로의 보정 트랜지스터는 정전압에 따라 생성하는 보정 전류를 제1 노드에 공급한다. 이 때문에, 제1 전압은 보정 전류에 따라 조정된다. 따라서, 트랜지스터의 임계치 전압의 변화 및 온도 변화에 의존하여 내부 회로의 동작 속도가 변화하는 것이 방지된다. 이 결과, 제조 공정에서 발생하는 반도체 집적 회로 칩마다 임계치 전압의 불균일에 의존하지 않고, 수율을 향상시킬 수 있다. 또한, 내부 회로의 동작 속도의 온도 의존성을 작게 할 수 있기 때문에, 반도체 집적 회로의 수율을 향상시킬 수 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 트랜지스터를 포함하는 내부 회로와, 이 내부 회로에 정전류를 공급하기 위한 바이어스 회로를 갖는 반도체 집적 회로에 관한 것이다.

도 19는 종래의 바이어스 회로의 일례를 나타내고 있다.

바이어스 회로(100)는 기준 전압(V0)을 생성하는 밴드갭 레퍼런스(BGR), 기준 전압(V0)을 받는 증폭기(AMP), 증폭기(AMP)의 출력 전압을 받아 노드(ND100, ND200)에 소정의 전압을 생성하는 전압 생성부(VGEN)를 갖고 있다. 전압 생성부 (VGEN)는 전원선(VDD)과 접지선(VSS) 사이에 직렬로 접속된 pMOS 트랜지스터 (PM100), nMOS 트랜지스터(NM100) 및 저항(R100)을 갖고 있다. nMOS 트랜지스터 (NM100)는 증폭기(AMP)의 출력 전압을 게이트에서 받고 있다.

pMOS 트랜지스터(PM100)의 드레인에 접속된 노드(ND100)는 정전류원(200)을 구성하는 pMOS 트랜지스터[PM200(PM210, PM220, ‥·)]의 게이트에 접속되어 있다. 그리고, 바이어스 회로(100)의 pMOS 트랜지스터(PM100)와 정전류원(200)의 pMOS 트랜지스터(PM200)에 의해 전류 미러 회로가 각각 구성되어 있다. pMOS 트랜지스터[PM200(PM210, PM220, ‥·)]의 드레인은 내부 회로[300(300a, 300b, ‥·)]의 전원선에 접속되어 있다.

전술한 바이어스 회로(100)에서는, 밴드갭 레퍼런스(BGR)는 온도 변화 및 밴드갭 레퍼런스(BGR)를 구성하는 트랜지스터의 임계치 전압에 의존하지 않고, 실리콘의 밴드갭 전압(약 1.2 V)을 안정하게 출력한다. 이 때문에, 이러한 종류의 바이어스 회로는 온도 변화 및 반도체 집적 회로의 제조 프로세스 조건의 변동에 상관없이, 정전류(I10)를 생성할 수 있다(예컨대, 특허 문헌 1 참조).

특허 문헌 1

일본 특허 공개 평성 제5-183356호 공보(도 1)

도 20은 도 19에 도시한 바이어스 회로(100)에 접속되는 내부 회로(300)의 동작을 나타내고 있다.

일반적으로, 반도체 집적 회로의 제조 공정에 있어서 프로세스 조건 등의 변동에 의해, 트랜지스터의 임계치 전압이 낮아졌을 때, 트랜지스터의 소비 전류는 증가한다. 이 때문에, 내부 회로(300)의 동작 속도는 빨라진다. 트랜지스터의 임계치 전압이 높아졌을 때, 내부 회로(300)의 동작 속도는 느려진다. 또한, 트랜지스터의 소비 전류는 온도 의존성을 갖는다. 이 때문에, 반도체 집적 회로의 주위 온도가 변화된 경우에도, 내부 회로(3)의 동작 속도는 변화된다.

반도체 집적 회로의 제품 사양(타이밍 규격 및 전류 규격 등)은 상기 임계치 전압의 변동 및 온도 변화를 고려하여 정해진다. 이 때문에, 예컨대, 동작 주파수등의 타이밍 규격은 임계치 전압의 최대치와 최소치 및 온도의 최대치와 최소치에 맞춰 정해진다[도 20의 (a), 도 20의 (b)].

도 21은 반도체 집적 회로 칩마다 트랜지스터의 임계치 전압의 분포를 나타내고 있다.

트랜지스터의 임계치 전압은 프로세스 조건의 변동(제조 로트 : manufac turing lot) 등으로 불균일해진다. 이 때문에, 제조된 반도체 집적 회로 칩의 임계치 전압의 불균일은 도면에 도시한 바와 같이, 중앙에 피크를 갖는 산모양의 분포를 나타낸다.

전술한 종래의 반도체 집적 회로에서는, 임계치 전압이 낮아지면 동작 주파수가 제품 규격의 최대 정격을 만족하지 않게 되고, 불량품이 된다. 한편, 임계치 전압이 높아지면 동작 주파수가 제품 규격의 최소 정격을 만족하지 않게 된다. 이 결과, 규격을 만족하는 범위가 좁아지고, 양품의 개수의 비율인 수율이 저하하여, 제품 비용이 증가한다.

본 발명의 목적은 반도체 집적 회로의 제조 프로세스 조건이 변동하는 경우에도, 내부 회로의 동작 속도를 일정하게 하는 것에 있다.

본 발명의 다른 목적은 반도체 집적 회로의 주위 온도가 변화되는 경우에도, 내부 회로의 동작 속도를 일정하게 하는 것에 있다.

본 발명의 다른 목적은 반도체 집적 회로를 구성하는 트랜지스터의 특성 변동에 의한 수율의 저하를 방지하고, 제품 비용을 줄이는 것에 있다.

도 1은 본 발명의 반도체 집적 회로의 제1 실시예를 도시한 회로도.

도 2는 도 1에 도시된 보정 회로에 공급하는 정전압을 생성하기 위한 전압 생성 회로를 도시한 회로도.

도 3은 본 발명에 있어서의 내부 회로의 동작을 도시한 특성도.

도 4는 제1 실시예의 내부 회로의 시뮬레이션 결과를 도시한 특성도.

도 5는 반도체 집적 회로 칩마다 임계치 전압의 분포를 도시한 특성도.

도 6은 본 발명의 반도체 집적 회로의 제2 실시예를 도시한 회로도.

도 7은 도 6에 도시된 보정 회로에 공급하는 정전압을 생성하기 위한 전압 생성 회로를 도시한 회로도.

도 8은 본 발명의 반도체 집적 회로의 제3 실시예를 도시한 회로도.

도 9는 도 8에 도시된 보정 회로에 공급하는 정전압을 생성하기 위한 전압 생성 회로를 도시한 회로도.

도 10은 본 발명의 반도체 집적 회로의 제4 실시예를 도시한 회로도.

도 11은 본 발명의 반도체 집적 회로의 제5 실시예를 도시한 회로도.

도 12는 본 발명의 반도체 집적 회로의 제6 실시예를 도시한 회로도.

도 13은 본 발명의 반도체 집적 회로의 제7 실시예를 도시한 회로도.

도 14는 본 발명의 반도체 집적 회로의 제8 실시예를 도시한 회로도.

도 15는 본 발명의 반도체 집적 회로의 제9 실시예를 도시한 회로도.

도 16은 본 발명의 반도체 집적 회로의 제10 실시예를 도시한 회로도.

도 17은 본 발명의 반도체 집적 회로의 제11 실시예를 도시한 회로도.

도 18은 본 발명의 반도체 집적 회로의 제12 실시예를 도시한 회로도.

도 19는 종래의 바이어스 회로의 일례를 도시한 회로도.

도 20은 도 19에 도시한 바이어스 회로(1)에 접속되는 내부 회로(3)의 동작을 도시한 특성도.

도 21은 종래에 있어서의 반도체 집적 회로 칩마다 트랜지스터의 임계치 전압의 분포를 도시한 특성도.

〈도면의 주요부분에 대한 부호의 설명〉

10, 10F : 바이어스 회로

12, 12F : 정전류원

14, 14A, 14B, 14C, 14D, 14E : 보정 회로

14F, 14G, 14H, 14I, 14J, 14K : 보정 회로

16 : 내부 회로

18 : 전압 생성 회로

20 : 내부 회로

22 : 전압 생성 회로

24 : 내부 회로

26 : 전압 생성 회로

BGR : 밴드갭 레퍼런스

AMP : 증폭기

VGEN : 전압 생성부

청구항 1항의 반도체 집적 회로에서는, 바이어스 회로는 직렬로 접속된 제1 전류를 생성하는 제1 전류원과 부하 회로를 갖고 있다. 바이어스 회로는 제1 전류원과 부하 회로의 접속 노드인 제1 노드에 제1 전압을 생성한다. 제2 전류원은 제1 전압에 따라 내부 회로에 공급하는 전원 전류를 생성한다. 내부 회로는 전원 전류에 의해 동작하는 복수의 제1 트랜지스터를 갖는다. 보정 회로는 게이트에서 정전압을 받는 보정 트랜지스터를 갖고 있다. 보정 회로는 보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 정전압에 따라 보정 전류를 생성한다. 제2 노드는 제1 노드에 전기적으로 접속되어 있다. 부하 회로에는, 예컨대, 제1 전류원에 의해 생성되는 제1 전류와 보정 회로에 의해 생성되는 보정 전류를 더한 전류가 흐른다.

반도체 집적 회로의 제조 공정에 있어서 프로세스 조건 등의 변동에 의해, 트랜지스터의 임계치 전압이 낮아질 때, 보정 회로의 보정 트랜지스터에 흐르는 보정 전류는 증가한다. 보정 전류의 증가에 의해 제1 전류는 감소하고, 제1 전압은 하강한다. 제1 전압의 하강에 의해 전원 전류가 감소한다. 이 때문에, 임계치 전압의 하강에 의해 빨라지는 내부 회로의 트랜지스터의 동작 속도는 전원 전류의 감소에 의해 보정된다.

한편, 반도체 집적 회로의 제조 공정에 있어서의 프로세스 조건 등의 변동에 의해, 트랜지스터의 임계치 전압이 높아질 때, 보정 회로의 보정 트랜지스터에 흐르는 보정 전류는 감소한다. 보정 전류의 감소에 의해 제1 전류는 증가하고, 제1 전압은 상승한다. 제1 전압의 상승에 의해 전원 전류가 증가한다. 이 때문에, 임계치 전압의 상승에 의해 느려지는 내부 회로의 트랜지스터의 동작 속도는 전원 전류의 증가에 의해 보정된다.

또한, 반도체 집적 회로의 동작 중에 반도체 집적 회로의 온도가 하강하는 경우, 보정 회로의 보정 트랜지스터에 흐르는 보정 전류는 증가한다. 그리고, 전술한 바와 마찬가지로, 보정 전류의 증가에 의해 전원 전류가 감소한다. 이 때문에, 온도의 하강에 의해 빨라지는 내부 회로의 트랜지스터의 동작 속도는 전원 전류의 감소에 의해 보정된다. 반도체 집적 회로의 동작 중에 반도체 집적 회로의 온도가 상승하는 경우, 보정 회로의 보정 트랜지스터에 흐르는 보정 전류는 감소한다. 그리고, 전술한 바와 마찬가지로, 보정 전류의 감소에 의해 전원 전류가 증가한다. 이 때문에, 온도의 상승에 의해 느려지는 내부 회로의 트랜지스터의 동작 속도는 전원 전류의 증가에 의해 보정된다.

이와 같이, 트랜지스터의 임계치 전압의 변화 및 온도 변화에 의존하여 내부 회로의 동작 속도가 변화하는 것이 방지된다. 바꾸어 말하면, 내부 회로의 동작 속도는 임계치 전압의 변화 및 온도 변화에 상관없이 일정해진다. 따라서, 제조 공정에서 발생하는 반도체 집적 회로 칩마다 임계치 전압의 불균일에 의존하지 않고, 반도체 집적 회로의 수율을 향상시킬 수 있다. 또한, 내부 회로의 동작 속도의 온도 의존성을 작게 할 수 있기 때문에, 반도체 집적 회로의 수율을 향상시킬 수 있다. 이 결과, 반도체 집적 회로의 제품 비용을 삭감할 수 있다.

청구항 2항의 반도체 집적 회로에서는, 바이어스 회로는 직렬로 접속된 제1 전류를 생성하는 제1 전류원과 부하 회로를 갖고 있다. 바이어스 회로는 제1 전류원과 부하 회로와 접속 노드인 제1 노드에 제1 전압을 생성한다. 제2 전류원은 제1 전압에 따라 내부 회로에 공급하는 전원 전류를 생성한다. 내부 회로는 전원 전류에 의해 동작하는 복수의 제1 트랜지스터를 갖는다. 보정 회로는 게이트에서 정전압을 받는 보정 트랜지스터를 갖고 있다. 보정 회로는 보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 정전압에 따라 보정 전류를 생성한다. 제2 노드는 제2 전류원과 내부 회로의 접속 노드에 접속되어 있다. 내부 회로에는, 예컨대, 제2 전류원에 의해 생성되는 전원 전류에서 보정 회로에 의해 생성되는 보정 전류를 뺀 전류가 흐른다.

예컨대, 임계치 전압이 낮은 반도체 집적 회로가 제조된 경우, 전술한 바와 마찬가지로 보정 전류는 증가한다. 이 때문에, 전원 전류 중 내부 회로에 공급되는 전류는 감소한다. 임계치 전압이 높은 반도체 집적 회로가 제조된 경우, 전술한 바와 마찬가지로 보정 전류는 감소한다. 이 때문에, 전원 전류 중 내부 회로에 공급되는 전류는 증가한다. 온도 변화에 대해서도 마찬가지이다. 따라서, 내부 회로의 동작 속도는 임계치 전압의 변화 및 온도 변화에 상관없이 일정해진다. 이 결과, 제조 공정에서 발생하는 반도체 집적 회로 칩마다 임계치 전압의 불균일에 의존하지 않고, 반도체 집적 회로의 수율을 향상시킬 수 있다. 또한, 내부 회로의 동작 속도의 온도 의존성을 작게 할 수 있기 때문에, 반도체 집적 회로의 수율을 향상시킬 수 있다. 수율이 향상되므로, 반도체 집적 회로의 제품 비용을 삭감할 수 있다.

본 발명은 공통의 바이어스 회로에 접속되는 복수의 제2 전류원 및 이들 전류원에 대응하는 복수의 내부 회로를 갖는 반도체 집적 회로에 적용함으로써, 특히현저한 효과를 얻을 수 있다. 이것은, 보정 회로를 접속하는지 여부를, 내부 회로의 종류(기능)에 따라 내부 회로마다 설정할 수 있기 때문이다.

청구항 3항의 반도체 집적 회로에서는, 바이어스 회로는 온도 변화 및 임계치 전압의 변화에 의존하지 않고 일정한 기준 전압을 생성하는 기준 전압 생성 회로를 갖고 있다. 즉, 기준 전압 생성 회로는 내부 회로내에 형성되는 제1 트랜지스터의 임계치 전압의 변화에 대한 임계치 전압 보상 기능 및 온도 변화에 대한 온도 보상 기능을 갖고 있다. 바이어스 회로는 제1 전압을 기준 전압에 따라 생성한다. 이 때, 바이어스 회로는 온도 변화 및 임계치 전압의 변화에 의존하지 않고 일정 전압을 생성하지만, 내부 회로는 온도 변화 및 임계치 전압의 변화에 의존하여 동작 속도가 변화된다. 이와 같이, 본 발명은 온도 변화 및 임계치 전압의 변화에 의존하지 않고 일정 전압을 생성하는 바이어스 회로를 갖는 반도체 집적 회로에 적용함으로써, 현저한 효과가 있다.

청구항 4항의 반도체 집적 회로에서는, 보정 트랜지스터는 nMOS 트랜지스터이다. 이 때문에, 내부 회로에 형성되는 nMOS 트랜지스터의 임계치 전압이 변화되는 경우에, nMOS 트랜지스터의 동작 속도를 일정하게 할 수 있다. 또는, 온도가 변화되는 경우에도 nMOS 트랜지스터의 동작 속도를 일정하게 할 수 있다.

청구항 5항의 반도체 집적 회로에서는, 보정 트랜지스터는 pMOS 트랜지스터이다. 이 때문에, 내부 회로에 형성되는 pMOS 트랜지스터의 임계치 전압이 변화되는 경우에, pMOS 트랜지스터의 동작 속도를 일정하게 할 수 있다. 또는, 온도가 변화되는 경우에도 pMOS 트랜지스터의 동작 속도를 일정하게 할 수 있다.

청구항 6항의 반도체 집적 회로에서는, 제1 전류원 및 제2 전류원은 게이트가 제1 노드에 접속된 제2 및 제3 트랜지스터를 각각 갖고 있다. 제2 및 제3 트랜지스터에 의해 제1 전류 미러 회로가 구성되어 있다. 이 때문에, 제2 전류원에 의해 생성되는 전원 전류를 제1 전류원에 의해 생성되는 전류와 같게 할 수 있다. 이 결과, 내부 회로에 공급되는 전원 전류를 보정 회로에 의한 보정 제어에 의해 정확히 조정할 수 있다.

청구항 7항의 반도체 집적 회로에서는, 보정 트랜지스터의 드레인은 제2 노드에 직접 접속되어 있다. 이 때문에, 보정 회로를 간단하게 구성할 수 있고, 반도체 집적 회로의 칩 사이즈의 증가를 최소한으로 억제할 수 있다.

청구항 8항의 반도체 집적 회로에서는, 바이어스 회로는 직렬로 접속된 제1 전류를 생성하는 제1 전류원과 부하 회로를 갖고 있다. 바이어스 회로는 제1 전류원과 부하 회로와의 접속 노드인 제1 노드에 제1 전압을 생성한다. 제2 전류원은 제1 전압에 따라 내부 회로에 공급하는 전원 전류를 생성한다. 내부 회로는 전원 전류에 의해 동작하는 복수의 제1 트랜지스터를 갖는다. 제1 보정 회로는 게이트에서 제1 정전압을 받는 제1 보정 트랜지스터를 갖고 있다. 제1 보정 회로는 제1 보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 제1 정전압에 따라 제1 보정 전류를 생성한다. 제2 보정 회로는 게이트에서 제2 정전압을 받고, 제1 보정 트랜지스터와 극성이 반대인 제2 보정 트랜지스터를 갖고 있다. 제2 보정 회로는 제2 보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 제2 정전압에 따라 제2 보정 전류를 생성한다. 제2 노드는 제1 노드에 전기적으로 접속되어있다. 부하 회로에는, 예컨대, 제1 전류원에 의해 생성되는 제1 전류에 제1 및 제2 보정 회로에 의해 생성되는 제1 및 제2 보정 전류를 더한 전류가 흐른다.

본 발명에 있어서도, 전술한 바와 마찬가지로, 내부 회로의 동작 속도는 임계치 전압의 변화 및 온도 변화에 상관없이 일정해진다. 따라서, 제조 공정에서 발생하는 반도체 집적 회로 칩마다 임계치 전압의 불균일에 의존하지 않고, 반도체 집적 회로의 수율을 향상시킬 수 있다. 또한, 내부 회로의 동작 속도의 온도 의존성을 작게 할 수 있기 때문에, 반도체 집적 회로의 수율을 향상시킬 수 있다. 이 결과, 반도체 집적 회로의 제품 비용을 삭감할 수 있다.

더욱이, 전원 전류는 극성이 서로 다른 제1 및 제2 보정 트랜지스터에 따라 조정된다. 이 때문에, 극성이 서로 다른 2 종류의 트랜지스터가 내부 회로에 형성되는 경우에도, 내부 회로의 동작 속도를 일정하게 할 수 있다.

청구항 9항의 반도체 집적 회로에서는, 바이어스 회로는 직렬로 접속된 제1 전류를 생성하는 제1 전류원과 부하 회로를 갖고 있다. 바이어스 회로는 제1 전류원과 부하 회로의 접속 노드인 제1 노드에 제1 전압을 생성한다. 제2 전류원은 제1 전압에 따라 내부 회로에 공급하는 전원 전류를 생성한다. 내부 회로는 전원 전류에 의해 동작하는 복수의 제1 트랜지스터를 갖는다. 제1 보정 회로는 게이트에서 제1 정전압을 받는 제1 보정 트랜지스터를 갖고 있다. 제1 보정 회로는 제1 보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 제1 정전압에 따라 제1 보정 전류를 생성한다. 제2 보정 회로는 게이트에서 제2 정전압을 받고, 제1 보정 트랜지스터와 극성이 반대인 제2 보정 트랜지스터를 갖고 있다. 제2 보정 회로는제2 보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 제2 정전압에 따라 제2 보정 전류를 생성한다. 제2 노드는 제2 전류원과 내부 회로와의 접속 노드에 접속되어 있다. 내부 회로에는, 예컨대, 제2 전류원에 의해 생성되는 전원 전류에서 제1 및 제2 보정 회로에 의해 생성되는 제1 및 제2 보정 전류를 뺀 전류가 흐른다.

또한, 내부 회로에 공급되는 전류는 극성이 서로 다른 제1 및 제2 보정 트랜지스터에 따라 조정된다. 이 때문에, 극성이 서로 다른 2 종류의 트랜지스터가 내부 회로에 형성되는 경우에도, 내부 회로의 동작 속도를 일정하게 할 수 있다.

청구항 10항의 반도체 집적 회로에서는, 제1 및 제2 보정 트랜지스터는 한쪽이 nMOS 트랜지스터이고, 다른 쪽이 pMOS 트랜지스터이다. 이 때문에, 내부 회로에 형성되는 nMOS 트랜지스터의 임계치 전압 및 pMOS 트랜지스터의 임계치 전압이 각각 변화되는 경우에도, 내부 회로의 동작 속도를 일정하게 할 수 있다.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다.

도 1은 본 발명의 반도체 집적 회로의 제1 실시예를 나타내고 있다. 이 실시예는 청구항 1항, 청구항 3항, 청구항 4항 및 청구항 6항에 대응하고 있다. 반도체 집적 회로 칩은 실리콘 기판상에 CMOS 프로세스를 사용하여, 예컨대 LCD 드라이버로서 형성되어 있다.

반도체 집적 회로는 바이어스 회로(10), 정전류원(12), 보정 회로(14) 및 내부 회로[16(16a, 16b, ‥·)]를 갖고 있다.

바이어스 회로(10)는 밴드갭 레퍼런스(BGR; 기준 전압 생성 회로), 증폭기 (AMP) 및 전압 생성부(VGEN)를 갖고 있다. 밴드갭 레퍼런스(BGR)는 공지의 CMOS 회로로 구성되어 있고, 실리콘의 밴드갭의 전압인 기준 전압(V0; 거의 1.2 V; 보다 정확하게는 1.205 V)을 생성한다. 기준 전압(V0)은 반도체 집적 회로의 주위 온도의 변화에 의존하지 않고, 일정치로 유지된다. 또한, 기준 전압(V0)은 반도체 집적 회로의 제조 공정에서의 프로세스 조건의 변화에 따라 트랜지스터의 임계치 전압이 변화된 경우에도 일정치로 유지된다. 즉, 밴드갭 레퍼런스(BGR)는 온도 보상 기능 및 임계치 전압 보상 기능을 갖고 있다.

증폭기(AMP)는 기준 전압(V0) 및 전압 생성부(VGEN)로부터의 피드백에 따라 동작하여, 정전압(V1)을 출력한다.

전압 생성부(VGEN)는 전원선(VDD)과 접지선(VSS) 사이에 직렬로 접속된 pMOS 트랜지스터(PM1; 제1 전류원, 제2 트랜지스터), nMOS 트랜지스터(NM1) 및 저항(R1; 부하 회로)을 갖고 있다. pMOS 트랜지스터(PM1)의 게이트는 드레인(제1 노드 ND1)에 접속되어 있다. nMOS 트랜지스터(NM1)의 게이트는 정전압(V1)을 받고 있다. nMOS 트랜지스터(NM1)와 저항(R1)의 접속 노드(ND3)는 증폭기(AMP)의 입력의 한쪽에 접속되어 있다. 접속 노드(ND3)로부터의 증폭기(AMP)에의 피드백에 의해 접속 노드(ND3)의 전압은 온도 변화 및 임계치 전압의 변화에 상관없이, 1.2 V로 유지된다. 이 때문에, 제1 노드(ND1)에 소정의 전압(제1 전압)이 생성된다.

정전류원(12)은 복수의 pMOS 트랜지스터[PM2(PM21, PM22, ‥·; 제2 전류원, 제3 트랜지스터)]를 갖고 있다. pMOS 트랜지스터(PM2)는 소스가 전원선(VDD)에 접속되고, 게이트가 노드(ND1)에 접속되어 있다. pMOS 트랜지스터(PM2)의 드레인은 내부 회로(16a, 16b, ‥·)에 각각 접속되어 있다.

정전류원(12)의 각 pMOS 트랜지스터(PM2)와 바이어스 회로(10)의 pMOS 트랜지스터(PM1)에 의해 전류 미러 회로(제1 전류 미러 회로)가 각각 구성되어 있다. 이 때문에, pMOS 트랜지스터(PM1)의 소스와 드레인간 전류(I1; 제1 전류)는 pMOS 트랜지스터(PM2)의 소스와 드레인간 전류[I2(I21, I22, ‥·; 전원 전류)]와 같아진다. 따라서, 내부 회로(16a, 16b, ‥·)에 각각 공급되는 전류(I21, I22, ‥·)는 바이어스 회로(1O)에 흐르는 전류(I1)와 같아진다.

보정 회로(14)는 전류 미러 회로(제2 전류 미러 회로)를 구성하는 pMOS 트랜지스터(PM31, PM32; 제4 트랜지스터)와, nMOS 트랜지스터(NM31; 보정 트랜지스터)를 갖고 있다. pMOS 트랜지스터(PM31, PM32)의 소스는 전원선(VDD)에 접속되어 있다. pMOS 트랜지스터(PM31, PM32)의 게이트는 pMOS 트랜지스터(PM32)의 드레인에 접속되어 있다. pMOS 트랜지스터(PM31)의 드레인(제2 노드 ND2)은 제1 노드(ND1)에 접속되어 있다. nMOS 트랜지스터(NM31)는 드레인이 pMOS 트랜지스터(PM32)의 드레인에 접속되고, 게이트가 정전압선(VGS1)에 접속되며, 소스가 접지선(VSS)에 접속되어 있다.

nMOS 트랜지스터(NM31)에는 일정 전압인 게이트 전압(VGS1)에 따라 소스와 드레인간 전류(I33; 보정 전류)가 흐른다. pMOS 트랜지스터(PM32)에는 전류(I33)와 같은 소스와 드레인간 전류(I32)가 흐른다. 이 때문에, pMOS 트랜지스터(PM31)에는 전류(I32)와 같은 소스와 드레인간 전류(I31)가 흐른다. 전류(I31)는 바이어스 회로(1O)의 노드(ND1)를 향해 흐른다. 이 때문에, 바이어스 회로(10)에 있어서의 전압 생성 회로(VGEN)의 저항(R1)에 흐르는 전류(I0)는 수학식 1에 나타낸 바와 같이, 전류(I1)와 전류(I31)의 합이 된다. 또한, 전류(I0)는 수학식 2에 나타낸 바와 같이, 노드(ND3)의 전압(1.2 V)과 저항(R1)의 저항치로 나타내는 일정 값이다. 전류(I31)는 nMOS 트랜지스터(NM31)의 임계치 전압을 Vth라고 할 때, 수학식 3으로 나타낼 수 있다.

I0=I1+I31

I0=1.2/R1

I31=β(VGS1-Vth)²

내부 회로(16)는 pMOS 트랜지스터 및 nMOS 트랜지스터를 포함하는 복수의 CMOS 회로를 갖고 있다. 내부 회로(16)에 의해 LCD 드라이버의 연산 증폭기가 형성되어 있다. 즉, 내부 회로(16)는 CMOS 아날로그 회로로서 동작한다.

도 2는 도 1에 도시한 보정 회로(14)에 있어서의 nMOS 트랜지스터(NM31)의 게이트에 공급되는 정전압(VGS1)을 생성하는 전압 생성 회로(18)를 나타내고 있다.

전압 생성 회로(18)는 전원선(VDD)과 접지선(VSS) 사이에 직렬로 접속된 저항(R2, R3, R4, R5)을 갖고 있다. 정전압(VGS1)은 저항(R4, R5)의 접속 노드로부터 생성된다. 정전압(VGS1)의 값은 저항(R2∼R5)의 저항치의 비로 정해진다. 이 때문에, 정전압(VGS1)은 반도체 집적 회로의 제조 공정에서의 프로세스 조건의 변동 또는 반도체 집적 회로의 동작 중인 온도 변화에 따라 변화하지 않는다.

도 3은 본 발명에 있어서의 내부 회로(16)의 동작을 나타내고 있다. 도면 중의 굵은 선은 본 발명을 적용한 경우의 특성을 나타내고, 일점쇄선은 종래의 특성을 나타내고 있다.

본 발명에서는, 반도체 집적 회로의 제조 공정에서의 프로세스 조건의 변동에 의해 반도체 집적 회로에 형성되는 트랜지스터의 임계치 전압이 표준치보다 낮아지는 경우, 도 1에 도시한 보정 회로(14)의 nMOS 트랜지스터(NM31)의 임계치 전압도 낮아진다. 도 2에 도시한 전압 생성 회로(18)는 확산 저항(R2, R3, R4, R5)으로 구성되어 있기 때문에, 정전압(VGS1)은 임계치 전압이 변동하여도 일정하게 유지된다. 이 때문에, 임계치 전압의 저하에 의해 수학식 3에 나타낸 바와 같이, nMOS 트랜지스터(NM31)의 소스와 드레인간 전류(I31)는 증가한다. 이 결과, pMOS 트랜지스터(PM32, PM31)의 소스와 드레인간 전류(I33, I32)도 각각 증가한다.

도 1에 도시한 바이어스 회로(1O)는 임계치 전압의 변동에 의존하지 않고,노드(ND3)에 일정 전압(1.2 V)을 생성한다. 저항(R1)을 흐르는 전류(I0)는 수학식 (2)에 나타낸 바와 같이, 임계치 전압의 변동에 의존하지 않고 일정하게 유지된다. 이 때문에, 전류(I1)는 수학식 1에 나타낸 바와 같이, 전류(I31)가 증가함으로써 감소한다. 정전류원(12)의 pMOS 트랜지스터(PM21, PM22)가 내부 회로(16)에 각각 공급하는 전원 전류(I21, I22)는 감소한다. 따라서, 내부 회로(16)의 동작 속도는 느려진다[도 3의 (a)]. 이 결과, 내부 회로(16)의 동작 속도는 임계치 전압이 표준일 때에 거의 같아진다. 바꾸어 말하면, 본 발명의 적용에 의해 동작 속도의 임계치 전압 의존성은 없어진다.

또한, 반도체 집적 회로의 제조 공정에서의 프로세스 조건의 변동에 의해 반도체 집적 회로에 형성되는 트랜지스터의 임계치 전압이 표준치보다 높아지는 경우, 전술한 것과 반대로 보정 회로(14)의 nMOS 트랜지스터(NM31)의 임계치 전압이 높아지고, nMOS 트랜지스터(NM31)의 소스와 드레인간 전류(I31)는 수학식 3에 나타낸 바와 같이 감소한다. 이 결과, pMOS 트랜지스터(PM32, PM31)의 소스와 드레인간 전류(I33, I32)도 각각 감소한다. 이 때문에, 전류(I1)는 수학식 1에 나타낸 바와 같이, 전류(I31)가 감소함으로써 증가한다. 정전류원(12)의 pMOS 트랜지스터 (PM21, PM22)가 내부 회로(16)에 각각 공급하는 전원 전류(I21, I22)는 증가한다. 따라서, 내부 회로(16)의 동작 속도는 빨라진다[도 3의 (b)]. 이 결과, 내부 회로(16)의 동작 속도는 임계치 전압이 표준일 때에 거의 같아진다. 바꾸어 말하면, 본 발명의 적용에 의해 동작 속도의 임계치 전압 의존성은 없어진다.

또, 반도체 집적 회로의 동작 중에 주위 온도가 낮아지는 경우, 보정 회로(14)의 nMOS 트랜지스터(NM31)의 소스와 드레인간 전류(I33)는 임계치 전압이 낮아지는 경우와 마찬가지로 증가한다. 이 때문에, 내부 회로(16)의 동작 속도는 빨라진다. 또한, 반도체 집적 회로의 동작 중에 주위 온도가 높아지는 경우, MOS 트랜지스터(NM31)의 소스와 드레인간 전류(I33)는 임계치 전압이 높아지는 경우와 마찬가지로 감소한다. 이 때문에, 내부 회로(16)의 동작 속도는 느려진다. 이 결과, 본 발명의 적용에 의해 내부 회로(16)의 동작 속도의 온도에 따른 변동은 방지된다.

한편, 종래에는, 바이어스 회로(10)는 트랜지스터의 임계치 전압에 관계없이 노드(ND1)에 항상 일정한 전압을 생성한다. 이 때문에, 정전류원(12)은 임계치 전압에 의존하지 않고 항상 일정한 전원 전류(I21, I22)를 출력한다. 따라서, 트랜지스터의 임계치 전압이 낮아지면, 내부 회로(16)의 동작 속도는 빨라진다[도 3의 (c)]. 이와 반대로, 트랜지스터의 임계치 전압이 높아지면, 내부 회로(16)의 동작 속도는 느려진다[도 3의 (d)].

도 4는 제1 실시예에 있어서의 내부 회로(16)의 시뮬레이션 결과를 나타내고 있다.

여기서는, 내부 회로(16)에 형성되는 연산 증폭기의 트랜지스터(중내압)의 임계치 전압을 변화시켰을 때의 슬루 레이트 시간을 평가하였다. 여기서, 슬루 레이트 시간은 연산 증폭기의 출력 신호가, 입력 신호에 따라 변화를 시작하고 나서 원하는 전압 레벨까지 변화되기까지의 시간이다. 연산 증폭기는 0.50 ㎛의 반도체 CMOS 테크놀러지를 사용하여 설계되어 있고, 입력과 전류원이 nMOS 트랜지스터로 구성되어 있다. 연산 증폭기에는 10 V의 전원 전압이 공급된다.

정전압(VGS1)을 게이트에서 받는 nMOS 트랜지스터(NM31)를 갖는 보정 회로 (14)가 반도체 집적 회로내에 형성되는 경우, 도면의 □표로 도시한 바와 같이, 슬루 레이트 시간은 임계치 전압의 변동에 의존하지 않고 거의 일정해진다. 한편, 보정 회로(14)가 반도체 집적 회로내에 형성되지 않는 종래에는, 도면의 ◆ 표로 도시한 바와 같이, 슬루 레이트 시간은 임계치 전압에 의존하여 변화된다.

이와 같이, 본 발명의 적용에 의해 내부 회로(16)를 구성하는 트랜지스터 임계치 전압이 변화되어도, 도 3에 도시한 특성과 마찬가지로, 내부 회로(16)의 동작 속도가 변하지 않는 것이 시뮬레이션에 의해서도 확인되었다.

도 5는 본 발명에 있어서의 반도체 집적 회로 칩마다 임계치 전압의 분포를 나타내고 있다.

전술한 바와 같이, 본 발명을 반도체 집적 회로에 적용함으로써, 내부 회로의 동작 속도는 임계치 전압에 의존하지 않고 일정해지고, 또한 소비 전류는 일정해진다. 이 때문에, 임계치 전압의 분포가 종래(도 21)와 같은 경우에도, 규격을 만족하는 범위가 종래에 비하여 넓어지고, 양품의 갯수의 비율인 수율이 향상된다. 이 결과, 반도체 집적 회로의 제조 비용이 삭감된다.

이상, 제1 실시예에서는, 바이어스 회로(10)의 노드(ND1)에 보정 회로(14)의 출력을 접속함으로써, 저항(R1)에는 전류(I1)에 전류(I31)를 더한 전류가 흐른다. 이 때문에, 반도체 집적 회로의 제조 공정에 있어서의 프로세스 조건 등의 변동 및 동작 중인 반도체 집적 회로의 온도 변화에 따라 내부 회로(16)에 공급되는 전원 전류(I2)를 바꿀 수 있다. 따라서, 내부 회로의 동작 속도를 임계치 전압의 변화및 온도 변화에 상관없이 일정하게 할 수 있다. 이 결과, 반도체 집적 회로의 수율을 향상시킬 수 있고, 반도체 집적 회로의 제품 비용을 삭감할 수 있다.

본 발명은 기준 전압 생성 회로로서 밴드갭 레퍼런스(BGR)가 형성되어 있는 바이어스 회로에 적용하면 유효하다. 이것은, 기준 전압 생성 회로로부터 출력되어 온도 변화 및 임계치 전압의 변화에 의존하지 않는 일정 전압을 보정 회로(14)에 의해 보정할 수 있기 때문이다.

보정 회로(14)는 입력 회로 및 전류원이 nMOS 트랜지스터로 구성되는 연산 증폭기[내부 회로(16)]에 대응하여, 정전압(VGS1)을 게이트에서 받는 nMOS 트랜지스터(NM31)를 갖고 있다. 이 때문에, 연산 증폭기를 구성하는 nMOS 트랜지스터의 임계치 전압이 변화되는 경우에도, 연산 증폭기의 동작 속도를 거의 일정하게 할 수 있다. 또는, 온도가 변화되는 경우에도 연산 증폭기의 동작 속도를 일정하게 할 수 있다.

전류 미러 회로는 바이어스 회로(10)의 pMOS 트랜지스터(PM11) 및 정전류원 (12)의 pMOS 트랜지스터(PM2)에 의해 구성되어 있다. 이 때문에, 정전류원 (12)에 의해 생성되는 전원 전류(I2)를 바이어스 회로(10)에 의해 생성되는 전류(I1)와 같게 할 수 있다. 이 결과, 내부 회로(16)에 공급되는 전원 전류(I2)를 보정 회로 (14)에 의한 보정 제어에 의해 정확히 조정할 수 있다.

도 6은 본 발명의 반도체 집적 회로의 제2 실시예를 나타내고 있다. 이 실시예는 청구항 1항, 청구항 3항, 청구항 4항 및 청구항 7항에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.

이 실시예에서는, 제1 실시예의 보정 회로(14) 및 내부 회로[16(16a, 16b, ‥·)] 대신에 보정 회로(14A) 및 내부 회로[20(20a, 2Ob, ‥·)]가 형성되어 있다. 반도체 집적 회로 칩은 실리콘 기판상에 CMOS 프로세스를 사용하여, 예컨대 LCD 드라이버로서 형성되어 있다. 내부 회로(20)는 LCD 드라이버의 연산 증폭기로서 형성되어 있다. 연산 증폭기는 입력과 전류원이 pMOS 트랜지스터로 구성되어 있다. 그 밖의 구성은 제1 실시예와 같다.

보정 회로(14A)는 pMOS 트랜지스터(PM41; 보정 트랜지스터)로 구성되어 있다. pMOS 트랜지스터(PM41)는 소스가 전원선(VDD)에 접속되고, 게이트가 정전압선 (VGS2)에 접속되며, 드레인인 노드(ND2)가 바이어스 회로(10)의 노드(ND1)에 접속되어 있다.

도 7은 도 6에 도시된 보정 회로(14A)에 있어서의 pMOS 트랜지스터(PM41)의 게이트에 공급되는 정전압(VGS2)을 생성하는 전압 생성 회로(22)를 나타내고 있다.

전압 생성 회로(22)는 전원선(VDD)과 접지선(VSS) 사이에 직렬로 접속된 저항(R6, R7, R8, R9)을 갖고 있다. 정전압(VGS2)은 저항(R6, R7)의 접속 노드로부터 생성된다. 정전압(VGS2)의 값은 저항(R6∼R9)의 저항치의 비로 정해진다. 이 때문에, 정전압(VGS2)은 반도체 집적 회로의 제조 공정에서의 프로세스 조건의 변동 또는 반도체 집적 회로의 동작 중인 온도 변화에 따라 변화하지 않는다.

이 실시예에서는, 제1 실시예와 마찬가지로, 반도체 집적 회로에 형성되는 트랜지스터의 임계치 전압이 표준치보다 낮아지는 경우, 또는 반도체 집적 회로의동작 중에 주위 온도가 낮아지는 경우, 보정 회로(14A)의 pMOS 트랜지스터(PM41)의 전류(I41)는 증가하기 때문에, 정전류원(I2)의 전원 전류(I21, I22, ‥·)는 감소한다. 따라서, 내부 회로(20)의 동작 속도는 느려지고, 소비 전류는 감소한다. 이 결과, 내부 회로(20)의 동작 속도 및 소비 전류는 각각 임계치 전압이 표준일 때 및 온도가 표준일 때에 거의 같아진다.

반도체 집적 회로에 형성되는 트랜지스터의 임계치 전압이 표준치보다 높아지는 경우, 또는 반도체 집적 회로의 동작 중에 주위 온도가 높아지는 경우, 보정 회로(14A)의 pMOS 트랜지스터(PM41)의 전류(I41)는 감소하기 때문에, 정전류원(I2)의 전원 전류(I21, I22, ‥·)는 증가한다. 따라서, 내부 회로(20)의 동작 속도는 빨라지고, 소비 전류는 증가한다. 이 결과, 내부 회로(20)의 동작 속도 및 소비 전류는 각각 임계치 전압이 표준일 때 및 온도가 표준일 때에 거의 같아진다.

이 실시예에 있어서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 더욱이, 이 실시예에서는, pMOS 트랜지스터(PM41)의 드레인은 제2 노드(ND2)를 통해 제1 노드(ND1)에 직접 접속되어 있다. 이 때문에, pMOS 트랜지스터(PM41)의 소스와 드레인간 전류(I41)를 노드(ND1)에 직접 공급할 수 있다. 이 결과, 전압 생성부(VGEN)의 보정 회로(14A)의 동작에 대한 응답을 고속으로 할 수 있다. 또한, 보정 회로(14A)를 간단하게 구성할 수 있고, 반도체 집적 회로의 칩 사이즈의 증가를 최소한으로 억제할 수 있다.

도 8은 본 발명의 반도체 집적 회로의 제3 실시예를 나타내고 있다. 이 실시예는 청구항 8항 및 청구항 10항에 대응하고 있다. 제1 실시예에서 설명한 요소와동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.

이 실시예에서는, 제1 실시예의 보정 회로(14) 및 내부 회로[16(16a, 16b, ‥·)] 대신에 보정 회로(14B) 및 내부 회로[24(24a, 24b, ‥·)]가 형성되어 있다. 반도체 집적 회로 칩은 실리콘 기판상에 CMOS 프로세스를 사용하여, 예컨대 LCD 드라이버로서 형성되어 있다. 내부 회로(24)는 LCD 드라이버의 연산 증폭기로서 형성되어 있다. 연산 증폭기는 nMOS 트랜지스터 및 pMOS 트랜지스터로 구성되어 있다. 그 밖의 구성은 제1 실시예와 같다.

보정 회로(14B)는 제1 실시예의 보정 회로(14)와 제2 실시예의 보정 회로 (14A)를 조합하여 구성되어 있다. 즉, nMOS 트랜지스터(NM31)의 드레인 및 pMOS 트랜지스터(PM41)의 드레인은 제2 노드(ND2)에 접속되어 있다. 노드(ND1)에는 nMOS 트랜지스터(NM31)의 전류(I33)에 대응하는 전류(I31)와 pMOS 트랜지스터(PM41)의 전류(I41)가 공급된다.

도 9는 도 8에 도시한 보정 회로(14B)에 있어서의 nMOS 트랜지스터(NM31)의 게이트에 공급되는 정전압(VGS1) 및 pMOS 트랜지스터(PM41)의 게이트에 공급되는 정전압(VGS2)을 생성하는 전압 생성 회로(26)를 나타내고 있다.

전압 생성 회로(26)는 전원선(VDD)과 접지선(VSS) 사이에 직렬로 접속된 저항(R10, R11, R12, R13)을 갖고 있다. 정전압(VGS1)은 저항(R12, R13)의 접속 노드로부터 생성된다. 정전압(VGS2)은 저항(R10, R11)의 접속 노드로부터 생성된다. 정전압(VGS1, VGS2)의 값은 저항(R10∼R13)의 저항치의 비로 정해진다. 이 때문에,정전압(VGS1, VGS2)은 반도체 집적 회로의 제조 공정에서의 프로세스 조건의 변동 또는 반도체 집적 회로의 동작 중인 온도 변화에 따라 변화하지 않는다.

이 실시예에 있어서도, 전술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다. 더욱이, 이 실시예에서는, 정전류원(I2)이 출력하는 전원 전류[I2(I21, I22, ‥·)]는 극성이 서로 다른 pMOS 트랜지스터(PM41) 및 nMOS 트랜지스터(NM31)에 따라 조정된다. 이 때문에, 내부 회로(24)에 있어서, 동작 속도를 결정하는 회로가 pMOS 트랜지스터 및 nMOS 트랜지스터에 의해 형성되는 경우에도, 내부 회로(24)의 동작 속도를 일정하게 할 수 있다.

도 10은 본 발명의 반도체 집적 회로의 제4 실시예를 나타내고 있다. 이 실시예는 청구항 2항, 청구항 3항, 청구항 4항 및 청구항 6항에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.

이 실시예에서는, 복수의 보정 회로(14C)는 바이어스 회로(10)가 아니라, 정전류원(12)과 내부 회로[16(16a, 16b, ‥·)]의 접속 노드[ND4(ND41, ND42, ‥·)]에 접속되어 있다. 그 밖의 구성은 제1 실시예와 같다.

각 보정 회로(14C)는 nMOS 트랜지스터[NM5(NM51, NM52, ‥·; 보정 트랜지스터)]로 구성되어 있다. nMOS 트랜지스터(NM5)는 소스가 접지선(VSS)에 접속되고, 게이트가 정전압선(VGS1)에 접속되며, 드레인인 제2 노드[ND2(ND21, ND22, ‥·)]가 노드[ND4(ND41, ND42, ‥·)]에 접속되어 있다.

이 실시예에서는, 정전류원(12)으로부터 출력되는 전원 전류[I2(I21, I22,‥·)]의 일부는 nMOS 트랜지스터[NM5(NM51, NM52, ‥·)]의 소스와 드레인간 전류 [I5(I51, I52, ‥·; 보정 전류)]로서 접지선(VSS)에 흐른다. 이 때문에, 내부 회로[16(16a, 16b, ‥·)]에는 전원 전류(I2)에서 전류(I5)를 뺀 전류가 흐른다.

반도체 집적 회로에 형성되는 트랜지스터의 임계치 전압이 표준치보다 낮아지는 경우, 또는 반도체 집적 회로의 동작 중에 주위 온도가 낮아지는 경우, 보정 회로(14C)의 각 nMOS 트랜지스터(NM5)의 전류(I5)는 증가하기 때문에, 내부 회로 (16)에 공급되는 전류는 감소한다. 따라서, 내부 회로(16)의 동작 속도는 느려지고, 소비 전류는 감소한다. 이 결과, 내부 회로(16)의 동작 속도 및 소비 전류는 임계치 전압이 표준일 때 및 온도가 표준일 때에 거의 같아진다.

반도체 집적 회로에 형성되는 트랜지스터의 임계치 전압이 표준치보다 높아지는 경우, 또는 반도체 집적 회로의 동작 중에 주위 온도가 높아지는 경우, 보정 회로(14c)의 각 nMOS 트랜지스터(NM5)의 전류(I5)는 감소하기 때문에, 내부 회로 (16)에 공급되는 전류는 증가한다. 따라서, 내부 회로(16)의 동작 속도는 빨라지고, 소비 전류는 증가한다. 이 결과, 내부 회로(16)의 동작 속도 및 소비 전류는 임계치 전압이 표준일 때 및 온도가 표준일 때에 거의 같아진다.

이 실시예에 있어서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 더욱이, 이 실시예에서는, 보정 회로(14c)는 내부 회로(16)마다 형성되어 있다. 이 때문에, 내부 회로[16(16a, 16b, ‥·)]의 기능에 따라 보정 회로(14c)를 사용하는지 여부를 결정할 수 있다. 또한, 내부 회로(16)의 동작 특성에 따라 nMOS 트랜지스터(NM5)에 흐르는 전류치를 미세하게 조정할 수 있다. 이 결과, 내부 회로(16)의동작 속도의 변동을 확실하게 방지할 수 있다.

도 11은 본 발명의 반도체 집적 회로의 제5 실시예를 나타내고 있다. 이 실시예는 청구항 2항, 청구항 3항, 청구항 5항 및 청구항 6항에 대응하고 있다. 제1, 제2 및 제4 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.

이 실시예에서는, 복수의 보정 회로(14D)는 바이어스 회로(10)가 아니라, 정전류원(12)과 내부 회로[20(20a, 20b, ‥·)]의 접속 노드[ND4(ND41, ND42, ‥·)]에 접속되어 있다. 그 밖의 구성은 제2 실시예와 같다.

각 보정 회로(14D)는 제1 실시예의 보정 회로(14)를 구성하는 트랜지스터의 극성을 반대로 하여 구성되어 있다. 즉, 각 보정 회로(14D)는 전류 미러 회로(제2 전류 미러 회로)를 구성하는 한 쌍의 nMOS 트랜지스터와, pMOS 트랜지스터 [PM6(PM61, PM62, ‥·; 보정 트랜지스터)]를 갖고 있다. pMOS 트랜지스터(PM6)의 게이트는 정전압선(VGS2)에 접속되어 있다.

보정 회로(14D)는 제4 실시예의 보정 회로(14C)와 마찬가지로 동작한다. 즉, 정전류원(12)으로부터 출력되는 전원 전류[I2(I21, I22, ‥·)]의 일부는 pMOS 트랜지스터[PM6(PM61, PM62, ‥·)]의 소스와 드레인간 전류[I6(I61, I62, ‥·; 보정 전류)]로서 접지선(VSS)에 흐른다. 이 때문에, 내부 회로[20(20a, 20b, ‥·)]에는 전원 전류(I2)에서 전류(I6)를 뺀 전류가 흐른다.

이 실시예에 있어서도, 전술한 제1 및 제4 실시예와 동일한 효과를 얻을 수 있다.

도 12는 본 발명의 반도체 집적 회로의 제6 실시예를 나타내고 있다. 이 실시예는 청구항 9항 및 청구항 10항에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.

이 실시예에서는, 제4 실시예의 보정 회로(14C) 및 내부 회로[16(16a, 16b, ‥·)] 대신에 보정 회로(14E) 및 내부 회로[24(24a, 24b, ‥·)]가 형성되어 있다. 반도체 집적 회로 칩은 실리콘 기판상에 CMOS 프로세스를 사용하여, 예컨대 LCD 드라이버로서 형성되어 있다. 내부 회로(24)는 LCD 드라이버의 연산 증폭기로서 형성되어 있다. 연산 증폭기는 nMOS 트랜지스터 및 pMOS 트랜지스터로 구성되어 있다. 그 밖의 구성은 제1 실시예와 같다.

보정 회로(14E)는 제4 실시예의 보정 회로(14C)와 제5 실시예의 보정 회로(14D)를 조합하여 구성되어 있다. 즉, nMOS 트랜지스터(NM51, NM52)의 드레인 및 pMOS 트랜지스터(PM61, PM62)의 드레인은 제2 노드(ND21, ND22)에 각각 접속되어 있다. 노드(ND21, ND22)에는 nMOS 트랜지스터(NM51, NM52)의 전류(I51, I52)와 pMOS 트랜지스터(PM61, PM62)에 대응하는 전류가 각각 흐른다.

이 실시예에 있어서도, 전술한 제1 내지 제5 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 정전류원(12)이 출력하는 전원 전류(I21, I22)는 극성이 서로 다른 pMOS 트랜지스터(PM61, PM62) 및 nMOS 트랜지스터(NM51, NM52)에 따라 조정된다. 이 때문에, 내부 회로(24a, 24b)에 있어서, 동작 속도를 결정하는 회로가 pMOS 트랜지스터 및 nMOS 트랜지스터에 의해 형성되는 경우에도, 내부회로(24a, 24b)의 동작 속도를 일정하게 할 수 있다.

도 13은 본 발명의 반도체 집적 회로의 제7 실시예를 나타내고 있다. 이 실시예는 청구항 1항, 청구항 3항, 청구항 5항 및 청구항 6항에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.

이 실시예에서는, 반도체 집적 회로 칩은 실리콘 기판상에 CMOS 프로세스를 사용하여, 예컨대 LCD 드라이버로서 형성되어 있다. 반도체 집적 회로는 바이어스 회로(10F), 정전류원(12F), 보정 회로(14F) 및 내부 회로[20(20a, 20b, ‥·)]를 갖고 있다.

바이어스 회로(10F)는 제1 실시예의 바이어스 회로(10)에, pMOS 트랜지스터 (PM12; 제1 전류원) 및 nMOS 트랜지스터(NM11; 부하 회로)를 부가하여 구성되어 있다. pMOS 트랜지스터(PM12) 및 nMOS 트랜지스터(NM11)는 전원선(VDD)과 접지선 (VSS) 사이에 직렬로 접속되어 있다. pMOS 트랜지스터(PM12)는 게이트가 노드(ND1)에 접속되고, 드레인이 제1 노드(ND11; 제1 노드)에 접속되어 있다. pMOS 트랜지스터(PM1, PM12)로 전류 미러 회로가 구성되어 있다. nMOS 트랜지스터(NM11)는 게이트와 드레인(제1 노드 ND11)이 서로 접속되어 있다.

정전류원(12F)은 복수의 nMOS 트랜지스터[NM2(NM21, NM22, ‥·; 제2 전류원, 제3 트랜지스터)]를 갖고 있다. nMOS 트랜지스터(NM2)는 소스가 접지선(VSS)에 접속되고, 게이트가 제1 노드(ND11)에 접속되어 있다. nMOS 트랜지스터(NM2)의 드레인은 내부 회로(20a, 20b, ‥·)에 각각 접속되어 있다.

정전류원(12F)의 각 pMOS 트랜지스터(PM2)와 바이어스 회로(10F)의 nMOS 트랜지스터(NM12)에 의해 전류 미러 회로(제1 전류 미러 회로)가 각각 구성되어 있다. 이 때문에, nMOS 트랜지스터(NM12)의 소스와 드레인간 전류(I13)는 nMOS 트랜지스터(NM2)의 소스와 드레인간 전류[I2(I23, I24, ‥·; 전원 전류)]와 같아진다. 따라서, 내부 회로(20a, 20b, ‥·)에 각각 공급되는 전류(I23, I24, ‥·)는 바이어스 회로(10)에 흐르는 전류(I13)와 같아진다.

보정 회로(14F)는 제1 실시예의 보정 회로(14)를 구성하는 트랜지스터의 극성을 반대로 하여 구성되어 있다. 즉, 보정 회로(14F)는 전류 미러 회로(제2 전류 미러 회로)를 구성하는 nMOS 트랜지스터(NM71, NM72; 제4 트랜지스터)와, pMOS 트랜지스터(PM71; 보정 트랜지스터)를 갖고 있다. pMOS 트랜지스터(PM71)의 게이트는 정전압선(VGS2)에 접속되어 있다.

이 실시예에서는, pMOS 트랜지스터(PM12)로부터 출력되는 전류(I12)의 일부는 보정 회로(14F)를 통해 접지선(VSS)에 흐른다. 이 때문에, nMOS 트랜지스터 (NM12)에는 전류(I12)에서 전류(I71)를 뺀 전류가 흐른다.

반도체 집적 회로에 형성되는 트랜지스터의 임계치 전압이 표준치보다 낮아지는 경우, 또는 반도체 집적 회로의 동작 중에 주위 온도가 낮아지는 경우, 보정 회로(14F)의 pMOS 트랜지스터(PM71)의 전류(I73)는 증가하기 때문에, 바이어스 회로(10F)의 nMOS 트랜지스터(NM12)의 전류(I13) 및 정전류원(12F)의 전원 전류(I23, I24, ‥·)는 감소한다. 따라서, 내부 회로(20)의 동작 속도는 느려지고, 소비 전류는 감소한다. 이 결과, 내부 회로(20)의 동작 속도 및 소비 전류는 임계치 전압이 표준일 때 및 온도가 표준일 때에 거의 같아진다.

반도체 집적 회로에 형성되는 트랜지스터의 임계치 전압이 표준치보다 높아지는 경우, 또는 반도체 집적 회로의 동작 중에 주위 온도가 높아지는 경우, 보정 회로(14F)의 pMOS 트랜지스터(PM71)의 전류(I73)는 감소하기 때문에, 바이어스 회로(10F)의 nMOS 트랜지스터(NM12)의 전류(I13) 및 정전류원(12F)의 전원 전류(I23, I24, ‥·)는 증가한다. 이 결과, 내부 회로(20)의 동작 속도 및 소비 전류는 임계치 전압이 표준일 때 및 온도가 표준일 때에 거의 같아진다.

이 실시예에 있어서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다.

도 14는 본 발명의 반도체 집적 회로의 제8 실시예를 나타내고 있다. 이 실시예는 청구항 1항, 청구항 3항, 청구항 4항, 청구항 6항 및 청구항 7항에 대응하고 있다. 제1, 제2 및 제7 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.

이 실시예에서는, 제7 실시예의 보정 회로(14F) 및 내부 회로[20(20a, 20b, ‥·)] 대신에 보정 회로(14G) 및 내부 회로[16(16a, 16b, ‥·)]가 형성되어 있다. 반도체 집적 회로 칩은 실리콘 기판상에 CMOS 프로세스를 사용하여, 예컨대 LCD 드라이버로서 형성되어 있다. 그 밖의 구성은 제7 실시예와 같다.

보정 회로(14F)는 제2 실시예의 보정 회로(14A)를 구성하는 트랜지스터의 극성을 반대로 하여 구성되어 있다. 즉, 보정 회로(14F)는 소스가 접지선(VSS)에 접속되고, 게이트가 정전압선(VGS1)에 접속되며, 드레인이 노드(ND2)에 접속된 nMOS 트랜지스터(NM81; 보정 트랜지스터)로 구성되어 있다.

이 실시예의 동작은 제7 실시예와 거의 같다. 즉, 반도체 집적 회로에 형성되는 트랜지스터의 임계치 전압이 표준치보다 낮아지는 경우, 또는 반도체 집적 회로의 동작 중에 주위 온도가 낮아지는 경우, 보정 회로(14G)를 흐르는 전류(I81)가 증가하고, 내부 회로(16a, 16b)로부터 접지선(VSS)에 흐르는 전류(I23, I24)가 감소한다. 반도체 집적 회로에 형성되는 트랜지스터의 임계치 전압이 표준치보다 높아지는 경우, 또는 반도체 집적 회로의 동작 중에 주위 온도가 높아지는 경우, 보정 회로(14G)를 흐르는 전류(I81)가 감소하고, 내부 회로(16a, 16b)로부터 접지선 (VSS)에 흐르는 전류(I23, I24)가 증가한다. 이 결과, 내부 회로(16a, 16b)의 동작 속도는 항상 거의 일정해진다.

이 실시예에 있어서도, 전술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다.

도 15는 본 발명의 반도체 집적 회로의 제9 실시예를 나타내고 있다. 이 실시예는 청구항 8항 및 청구항 10항에 대응하고 있다. 제1, 제3 및 제7 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.

이 실시예에서는, 제7 실시예의 보정 회로(14F) 및 내부 회로[20(20a, 20b, ‥·)] 대신에 보정 회로(14H) 및 내부 회로[24(24a, 24b, ‥·)]가 형성되어 있다. 반도체 집적 회로 칩은 실리콘 기판상에 CMOS 프로세스를 사용하여, 예컨대 LCD 드라이버로서 형성되어 있다. 그 밖의 구성은 제7 실시예와 동일하다.

보정 회로(14H)는 제7 실시예의 보정 회로(14F)와 제8 실시예의 보정회로(14G)를 조합하여 구성되어 있다. 바꾸어 말하면, 보정 회로(14H)는 제3 실시예의 보정 회로(14B)의 트랜지스터의 극성을 반대로 하여 구성되어 있다.

이 실시예에 있어서도, 전술한 제1 및 제3 실시예와 동일한 효과를 얻을 수 있다.

도 16은 본 발명의 반도체 집적 회로의 제10 실시예를 나타내고 있다. 이 실시예는 청구항 2항, 청구항 3항, 청구항 5항 및 청구항 6항에 대응하고 있다. 제1 및 제7 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.

이 실시예에서는, 복수의 보정 회로(14I)는 바이어스 회로(10F)가 아니라, 정전류원(12F)과 내부 회로[20(20a, 20b, ‥·)]의 접속 노드[ND4(ND41, ND42, ‥·)]에 접속되어 있다. 그 밖의 구성은 제7 실시예와 같다.

보정 회로(14I)는 제4 실시예의 보정 회로(14C)의 트랜지스터의 극성을 반대로 하여 구성되어 있다. 즉, 보정 회로(14I)는 드레인이 노드(ND41, ND42)에 각각 접속된 pMOS 트랜지스터[PM9(PM91, PM92, ‥·; 보정 트랜지스터)]로 구성되어 있다.

이 실시예에서는, 내부 회로(16)로부터 흐르는 전류와 보정 회로(14J)로부터 흐르는 전류의 합이 정전류원(12F)에 유입된다.

반도체 집적 회로에 형성되는 트랜지스터의 임계치 전압이 표준치보다 낮아지는 경우, 또는 반도체 집적 회로의 동작 중에 주위 온도가 낮아지는 경우, 보정 회로(14J)의 각 nMOS 트랜지스터(NM9)의 전류는 증가하기 때문에, 내부 회로(16)로부터 출력되는 전류는 감소한다. 따라서, 내부 회로(16)의 동작 속도는 느려지고, 소비 전류는 감소한다. 이 결과, 내부 회로(16)의 동작 속도 및 소비 전류는 임계치 전압이 표준일 때 및 온도가 표준일 때에 거의 같아진다.

반도체 집적 회로에 형성되는 트랜지스터의 임계치 전압이 표준치보다 높아지는 경우, 또는 반도체 집적 회로의 동작 중에 주위 온도가 높아지는 경우, 보정 회로(14J)의 각 nMOS 트랜지스터(NM9)의 전류는 감소하기 때문에, 내부 회로(16)로부터 출력되는 전류는 증가한다. 따라서, 내부 회로(16)의 동작 속도는 빨라지고, 소비 전류는 증가한다. 이 결과, 내부 회로(16)의 동작 속도 및 소비 전류는 임계치 전압이 표준일 때 및 온도가 표준일 때에 거의 같아진다.

도 17은 본 발명의 반도체 집적 회로의 제11 실시예를 나타내고 있다. 이 실시예는 청구항 2항, 청구항 3항, 청구항 4항 및 청구항 6항에 대응하고 있다. 제1 및 제7 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.

이 실시예에서는 제10 실시예의 보정 회로(14I) 및 내부 회로[20(20b, ‥·)] 대신에 보정 회로(14J) 및 내부 회로[16(16a, 20a, ‥‥)]가 형성되어 있다. 그 밖의 구성은 제7 실시예와 같다.

보정 회로(14J)는 제5 실시예의 보정 회로(14D)의 트랜지스터의 극성을 반대로 하여 구성되어 있다. 즉, 각 보정 회로(14J)는 전류 미러 회로(제2 전류 미러회로)를 구성하는 한 쌍의 pMOS 트랜지스터와, nMOS 트랜지스터[NM9(NM91, NM92, ‥·; 보정 트랜지스터)]를 갖고 있다. nMOS 트랜지스터(NM9)의 게이트는 정전압선(VGS1)에 접속되어 있다.

보정 회로(14J)는 제10 실시예의 보정 회로(14C)와 마찬가지로 동작한다. 그리고, 내부 회로(16)로부터 흐르는 전류에 보정 회로(14J)로부터 흐르는 전류를 더한 전류가 정전류원(12F)에 유입된다.

이 실시예에 있어서도, 전술한 제1 및 제5 실시예와 동일한 효과를 얻을 수 있다.

도 18은 본 발명의 반도체 집적 회로의 제12 실시예를 나타내고 있다. 이 실시예는 청구항 9항 및 청구항 10항에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.

이 실시예에서는, 제10 실시예의 보정 회로(14I) 및 내부 회로[20(20a, 20b, ‥·)] 대신에 보정 회로(14K) 및 내부 회로[24(24a, 24b, ‥·)]가 형성되어 있다. 그 밖의 구성은 제7 실시예와 동일하다.

보정 회로(14K)는 제6 실시예의 보정 회로(14E)의 트랜지스터의 극성을 반대로 하여 구성되어 있다. 즉, 보정 회로(14K)는 제10 실시예의 보정 회로(14I)와 제11 실시예의 보정 회로(14J)를 조합하여 구성되어 있다.

이 실시예에 있어서도, 전술한 제1 및 제6 실시예와 동일한 효과를 얻을 수 있다.

또, 전술한 실시예에서는, 본 발명을 실리콘 기판상에 CMOS 프로세스를 사용하여 형성된 LCD 드라이버에 적용하는 예에 대해서 설명하였다. 그러나, 본 발명은 이러한 실시예에 한정되지 않는다. 예컨대, 본 발명을 실리콘 기판상에 바이폴라 프로세스를 사용하여 형성된 LCD 드라이버에 적용하여도 좋다. 이 경우, 전술한 실시예의 nMOS 트랜지스터 및 pMOS 트랜지스터는 각각 npn 트랜지스터 및 pnp 트랜지스터로 대체된다.

이상의 실시예에 있어서 설명한 발명을 정리하여 부기로서 개시한다.

(부기 1) 직렬로 접속된 제1 전류를 생성하는 제1 전류원과 부하 회로를 가지며, 상기 제1 전류원과 상기 부하 회로의 접속 노드인 제1 노드에 제1 전압을 생성하는 바이어스 회로와,

상기 제1 전압에 따라 전원 전류를 생성하는 제2 전류원과,

복수의 제1 트랜지스터를 가지며, 상기 제1 트랜지스터를 동작시키기 위해서 상기 제2 전류원에 접속된 내부 회로와,

게이트에서 정전압을 받는 보정 트랜지스터를 포함하고, 상기 보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 상기 정전압에 따라 보정 전류를 생성하며, 상기 제2 노드가 상기 제1 노드에 전기적으로 접속된 보정 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.

(부기 2) 직렬로 접속된 제1 전류를 생성하는 제1 전류원과 부하 회로를 가지며, 상기 제1 전류원과 상기 부하 회로의 접속 노드인 제1 노드에 제1 전압을 출력하는 바이어스 회로와,

상기 제1 전압에 따라 전원 전류를 생성하는 제2 전류원과,

게이트에서 정전압을 받는 보정 트랜지스터를 포함하고, 상기 보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 상기 정전압에 따라 보정 전류를 생성하며, 상기 제2 노드가 상기 제2 전류원과 상기 내부 회로의 접속 노드에 접속되어 있는 보정 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.

(부기 3) 부기 1 또는 부기 2에 기재한 반도체 집적 회로에 있어서,

상기 바이어스 회로는,

상기 내부 회로내에 형성되는 상기 제1 트랜지스터의 임계치 전압의 변화에 대한 임계치 전압 보상 기능 및 온도 변화에 대한 온도 보상 기능을 가지며, 온도 변화 및 임계치 전압의 변화에 의존하지 않고 일정한 기준 전압을 생성하는 기준 전압 생성 회로를 구비하고,

상기 제1 전압은 상기 기준 전압에 따라 생성되는 것을 특징으로 하는 반도체 집적 회로.

(부기 4) 부기 3에 기재한 반도체 집적 회로에 있어서,

상기 기준 전압 생성 회로는 밴드갭 레퍼런스인 것을 특징으로 하는 반도체 집적 회로.

(부기 5) 부기 1 또는 부기 2에 기재한 반도체 집적 회로에 있어서,

상기 보정 트랜지스터는 nMOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로.

(부기 6) 부기 1 또는 부기 2에 기재한 반도체 집적 회로에 있어서,

상기 보정 트랜지스터는 pMOS 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.

(부기 7) 부기 1 또는 부기 2에 기재한 반도체 집적 회로에 있어서,

상기 제1 전류원 및 상기 제2 전류원은 게이트가 상기 제1 노드에 접속된 제2 및 제3 트랜지스터를 각각 포함하고,

상기 제2 및 제3 트랜지스터에 의해 제1 전류 미러 회로가 구성되어 있는 것을 특징으로 하는 반도체 집적 회로.

(부기 8) 부기 1 또는 부기 2에 기재한 반도체 집적 회로에 있어서,

상기 보정 트랜지스터의 드레인은 상기 제2 노드에 직접 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.

(부기 9) 부기 1 또는 부기 2에 기재한 반도체 집적 회로에 있어서,

상기 보정 트랜지스터의 드레인은 제2 전류 미러 회로를 구성하는 한 쌍의 제4 트랜지스터의 게이트에 접속되고,

상기 제4 트랜지스터 중 상기 보정 트랜지스터에 접속되어 있지 않은 트랜지스터의 드레인이 상기 제2 노드에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.

(부기 10) 직렬로 접속된 제1 전류를 생성하는 제1 전류원과 부하 회로를 가지며, 상기 제1 전류원과 상기 부하 회로의 접속 노드인 제1 노드에 제1 전압을 생성하는 바이어스 회로와,

상기 제1 전압에 따라 전원 전류를 생성하는 제2 전류원과,

게이트에서 제1 정전압을 받는 제1 보정 트랜지스터를 포함하고, 상기 제1 보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 상기 제1 정전압에 따라 제1 보정 전류를 생성하는 제1 보정 회로와,

게이트에서 제2 정전압을 받고, 상기 제1 보정 트랜지스터와 극성이 반대인 제2 보정 트랜지스터를 포함하며, 상기 제2 보정 트랜지스터의 드레인에 전기적으로 접속된 상기 제2 노드에서, 상기 제2 정전압에 따라 제2 보정 전류를 생성하는 제2 보정 회로를 구비하고,

상기 제2 노드는 상기 제1 노드에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.

(부기 11) 직렬로 접속된 제1 전류를 생성하는 제1 전류원과 부하 회로를 가지며, 상기 제1 전류원과 상기 부하 회로의 접속 노드인 제1 노드에 제1 전압을 출력하는 바이어스 회로와,

상기 제1 전압에 따라 전원 전류를 생성하는 제2 전류원과,

게이트에서 제1 정전압을 받는 제1 보정 트랜지스터를 포함하고, 상기 제1보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 상기 제1 정전압에 따라 제1 보정 전류를 생성하는 제1 보정 회로와,

상기 제2 노드는 상기 제2 전류원과 상기 내부 회로와의 접속 노드에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.

(부기 12) 부기 10 또는 부기 11에 기재한 반도체 집적 회로에 있어서,

상기 바이어스 회로는,

(부기 13) 부기 12에 기재한 반도체 집적 회로에 있어서,

상기 제1 정전압 생성 회로는 밴드갭 레퍼런스인 것을 특징으로 하는 반도체 집적 회로.

(부기 14) 부기 10 또는 부기 11에 기재한 반도체 집적 회로에 있어서,

상기 제1 및 제2 보정 트랜지스터는 한쪽이 nMOS 트랜지스터이고, 다른 쪽이 pMOS 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.

(부기 15) 부기 10 또는 부기 11에 기재한 반도체 집적 회로에 있어서,

(부기 16) 부기 10 또는 부기 11에 기재한 반도체 집적 회로에 있어서,

상기 제1 보정 트랜지스터의 드레인은 상기 제2 노드에 직접 접속되고,

상기 제2 보정 트랜지스터의 드레인은 제2 전류 미러 회로를 구성하는 한 쌍의 제4 트랜지스터의 게이트에 접속되며,

이상, 본 발명에 대해서 상세히 설명해 왔지만, 상기 실시예 및 그 변형예는 발명의 일례에 불과하고, 본 발명은 이것에 한정되지 않는다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.

청구항 1항 및 청구항 2항의 반도체 집적 회로에서는, 내부 회로의 동작 속도를 임계치 전압의 변화 및 온도 변화에 상관없이 일정하게 할 수 있다. 따라서,제조 공정에서 발생하는 반도체 집적 회로 칩마다 임계치 전압의 불균일에 의존하지 않고, 반도체 집적 회로의 수율을 향상시킬 수 있다. 또한, 내부 회로의 동작 속도의 온도 의존성을 작게 할 수 있기 때문에, 반도체 집적 회로의 수율을 향상시킬 수 있다. 이 결과, 반도체 집적 회로의 제품 비용을 삭감할 수 있다.

청구항 3항의 반도체 집적 회로에서는, 온도 변화 및 임계치 전압의 변화에 의존하지 않고 일정 전압을 생성하는 바이어스 회로를 갖는 반도체 집적 회로에 적용함으로써, 현저한 효과가 있다.

청구항 4항의 반도체 집적 회로에서는, 내부 회로에 형성되는 nMOS 트랜지스터의 임계치 전압이 변화되는 경우에, nMOS 트랜지스터의 동작 속도를 일정하게 할 수 있다. 또는, 온도가 변화되는 경우에도 nMOS 트랜지스터의 동작 속도를 일정하게 할 수 있다.

청구항 5항의 반도체 집적 회로에서는, 내부 회로에 형성되는 pMOS 트랜지스터의 임계치 전압이 변화되는 경우에, pMOS 트랜지스터의 동작 속도를 일정하게 할 수 있다. 또는, 온도가 변화되는 경우에도 pMOS 트랜지스터의 동작 속도를 일정하게 할 수 있다.

청구항 6항의 반도체 집적 회로에서는, 제2 전류원에 의해 생성되는 전원 전류를 제1 전류원에 의해 생성되는 전류와 같게 할 수 있다. 이 결과, 내부 회로에 공급되는 전원 전류를 보정 회로에 의한 보정 제어에 의해 정확히 조정할 수 있다.

청구항 7항의 반도체 집적 회로에서는, 보정 회로를 간단하게 구성할 수 있고, 반도체 집적 회로의 칩 사이즈의 증가를 최소한으로 억제할 수 있다.

청구항 8항 및 청구항 9항의 반도체 집적 회로에서는, 내부 회로의 동작 속도를 임계치 전압의 변화 및 온도 변화에 상관없이 일정하게 할 수 있다. 따라서, 제조 공정에서 발생하는 반도체 집적 회로 칩마다의 임계치 전압의 불균일에 의존하지 않고, 반도체 집적 회로의 수율을 향상시킬 수 있다. 또한, 내부 회로의 동작 속도의 온도 의존성을 작게 할 수 있기 때문에, 반도체 집적 회로의 수율을 향상시킬 수 있다. 이 결과, 반도체 집적 회로의 제품 비용을 줄일 수 있다.

더욱이, 극성이 서로 다른 2 종류의 트랜지스터가 내부 회로에 형성되는 경우에도, 내부 회로의 동작 속도를 일정하게 할 수 있다.

청구항 10항의 반도체 집적 회로에서는, 내부 회로에 형성되는 nMOS 트랜지스터의 임계치 전압 및 pMOS 트랜지스터의 임계치 전압이 각각 변화되는 경우에도, 내부 회로의 동작 속도를 일정하게 할 수 있다.

Claims

직렬로 접속된 제1 전류를 생성하는 제1 전류원과 부하 회로를 가지며, 상기 제1 전류원과 상기 부하 회로의 접속 노드인 제1 노드에 제1 전압을 생성하는 바이어스 회로와,

상기 제1 전압에 따라 전원 전류를 생성하는 제2 전류원과,

복수의 제1 트랜지스터를 가지며, 상기 제1 트랜지스터를 동작시키기 위해서 상기 제2 전류원에 접속된 내부 회로와,

게이트에서 정전압을 받는 보정 트랜지스터를 포함하고, 상기 보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 상기 정전압에 따라 보정 전류를 생성하며, 상기 제2 노드가 상기 제1 노드에 전기적으로 접속된 보정 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
직렬로 접속된 제1 전류를 생성하는 제1 전류원과 부하 회로를 가지며, 상기 제1 전류원과 상기 부하 회로의 접속 노드인 제1 노드에 제1 전압을 출력하는 바이어스 회로와,

상기 제1 전압에 따라 전원 전류를 생성하는 제2 전류원과,

복수의 제1 트랜지스터를 가지며, 상기 제1 트랜지스터를 동작시키기 위해서 상기 제2 전류원에 접속된 내부 회로와,

게이트에서 정전압을 받는 보정 트랜지스터를 포함하고, 상기 보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 상기 정전압에 따라 보정 전류를 생성하며, 상기 제2 노드가 상기 제2 전류원과 상기 내부 회로의 접속 노드에 접속되어 있는 보정 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
제1항 또는 제2항에 있어서, 상기 바이어스 회로는 상기 내부 회로내에 형성되는 상기 제1 트랜지스터의 임계치 전압의 변화에 대한 임계치 전압 보상 기능 및 온도 변화에 대한 온도 보상 기능을 가지며, 온도 변화 및 임계치 전압의 변화에 의존하지 않고 일정한 기준 전압을 생성하는 기준 전압 생성 회로를 구비하고,

상기 제1 전압은 상기 기준 전압에 따라 생성되는 것을 특징으로 하는 반도체 집적 회로.
제1항 또는 제2항에 있어서, 상기 보정 트랜지스터는 nMOS 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.
제1항 또는 제2항에 있어서, 상기 보정 트랜지스터는 pMOS 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.
제1항 또는 제2항에 있어서, 상기 제1 전류원 및 상기 제2 전류원은 게이트가 상기 제1 노드에 접속된 제2 및 제3 트랜지스터를 각각 포함하고,

상기 제2 및 제3 트랜지스터에 의해 제1 전류 미러 회로가 구성되어 있는 것을 특징으로 하는 반도체 집적 회로.
제1항 또는 제2항에 있어서, 상기 보정 트랜지스터의 드레인은 상기 제2 노드에 직접 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
직렬로 접속된 제1 전류를 생성하는 제1 전류원과 부하 회로를 가지며, 상기 제1 전류원과 상기 부하 회로의 접속 노드인 제1 노드에 제1 전압을 생성하는 바이어스 회로와,

상기 제1 전압에 따라 전원 전류를 생성하는 제2 전류원과,

복수의 제1 트랜지스터를 가지며, 상기 제1 트랜지스터를 동작시키기 위해서 상기 제2 전류원에 접속된 내부 회로와,

게이트에서 제1 정전압을 받는 제1 보정 트랜지스터를 포함하고, 상기 제1 보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 상기 제1 정전압에 따라 제1 보정 전류를 생성하는 제1 보정 회로와,

게이트에서 제2 정전압을 받고, 상기 제1 보정 트랜지스터와 극성이 반대인 제2 보정 트랜지스터를 포함하며, 상기 제2 보정 트랜지스터의 드레인에 전기적으로 접속된 상기 제2 노드에서, 상기 제2 정전압에 따라 제2 보정 전류를 생성하는 제2 보정 회로를 구비하고,

상기 제2 노드는 상기 제1 노드에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
직렬로 접속된 제1 전류를 생성하는 제1 전류원과 부하 회로를 가지며, 상기 제1 전류원과 상기 부하 회로의 접속 노드인 제1 노드에 제1 전압을 출력하는 바이어스 회로와,

상기 제1 전압에 따라 전원 전류를 생성하는 제2 전류원과,

복수의 제1 트랜지스터를 가지며, 상기 제1 트랜지스터를 동작시키기 위해서 상기 제2 전류원에 접속된 내부 회로와,

게이트에서 제1 정전압을 받는 제1 보정 트랜지스터를 포함하고, 상기 제1 보정 트랜지스터의 드레인에 전기적으로 접속된 제2 노드에서, 상기 제1 정전압에 따라 제1 보정 전류를 생성하는 제1 보정 회로와,

게이트에서 제2 정전압을 받고, 상기 제1 보정 트랜지스터와 극성이 반대인 제2 보정 트랜지스터를 포함하며, 상기 제2 보정 트랜지스터의 드레인에 전기적으로 접속된 상기 제2 노드에서, 상기 제2 정전압에 따라 제2 보정 전류를 생성하는 제2 보정 회로를 구비하고,

상기 제2 노드는 상기 제2 전류원과 상기 내부 회로의 접속 노드에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
제8항 또는 제9항에 있어서, 상기 제1 및 제2 보정 트랜지스터는 한쪽이 nMOS 트랜지스터이고, 다른 쪽이 pMOS 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.