KR20040047721A

KR20040047721A - 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법

Info

Publication number: KR20040047721A
Application number: KR1020030085434A
Authority: KR
Inventors: 아라이후미따까; 시미즈아끼라
Original assignee: 가부시끼가이샤 도시바
Priority date: 2002-11-29
Filing date: 2003-11-28
Publication date: 2004-06-05
Also published as: US20040141377A1; JP2004185659A; KR100554998B1; US6807104B2; JP3889699B2

Abstract

불휘발성 반도체 기억 장치는, 복수의 배선 각각에 접속된 셀 트랜지스터와, 로우 방향에 따라서 배열된 셀 트랜지스터의 게이트 전극을 각각 접속하는 워드선과, 복수의 배선 각각에 접속된 구동 회로를 구비한다. 이 구동 회로는, 검증 동작에 있어서 셀 트랜지스터의 임계값을 검지하는 검지 회로, 검지된 임계값을 기억하는 기억 회로, 및 기억 회로에 기억된 임계값에 기초하여, 검증 동작에 계속되는 기입 동작에 있어서 배선의 전위를 3개 이상의 전위로 설정하는 전위 설정 회로를 포함한다.

Description

불휘발성 반도체 기억 장치 및 그 데이터 기입 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA WRITING METHOD THEREOF}

본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히 불휘발성 반도체 기억 장치에의 데이터 기입에 관한 것이다.

도 1에 전형적인 NAND 형 EEPROM의 전기적 접속도를 도시한다. NAND 형 EEPROM은 메모리 셀로서 NAND 형 셀을 갖는다. NAND 형 셀은, 서로의 소스와 드레인을 접속하여, 직렬로 배열한 셀 트랜지스터로 구성된다. NAND 형 셀은, 인접하는 셀 트랜지스터끼리 소스와 드레인을 공용하기 때문에 비트선과 셀과의 컨택트를 줄일 수 있어서, 고밀도화에 적합하다. 또한, 다수의 셀 트랜지스터의 게이트를, 워드선 WL을 통하여 동시에 구동하기 때문에, 다수의 셀 트랜지스터에 대하여, 데이터를 고속으로 기입/판독하는 것이 가능하다.

반면, NAND 형 EEPROM은, 선택한 셀 트랜지스터로부터 데이터를 판독하기 위해서, NAND 형 셀 내의 비선택된 셀 트랜지스터를, 모두 온시키지 않으면 안된다. 그 때문에, 각 셀 트랜지스터의 임계값은, 일정한 범위 내로 제어된다. 예를 들면, 임계값이 지나치게 낮으면, 비기입 셀과의 분리를 할 수 없고, 반대로 너무 높으면 비선택 셀이 된 경우에 온할 수 없게 되기 때문이다.

셀 트랜지스터의 임계값을 제어하는 일례로서, 검증 동작 겸 기입의 흐름을 도 2에 도시한다. 워드선 WL에 기입 게이트 전위(Vpgm)를 제공하여 기입을 행한 후, 워드선 WL에 검증 판독 게이트 전위(Vverify)를 제공하여 판독을 행한다. 이 때, 기입을 행하지 않은 비선택된 워드선 WL에는, 충분히 높은 판독 게이트 전위(Vread)가 주어져서, 비선택된 셀 트랜지스터는 온하고 있다. 이러한 상태에서, 선택한 셀 트랜지스터가 온 상태로 된 경우, 셀 트랜지스터의 임계값이 지나치게 낮다고, 즉 기입이 불충분하다고 판정되어, Vpgm을 소정의 량(ΔVpgm) 만큼 상승시켜 다음의 기입을 행한다. 이 기술은 스텝 업 기입이라 불리고, 예를 들면, 문헌1∼3에 기재되어 있다. 한편, 선택한 셀 트랜지스터가 오프 상태로 된 경우, 셀 트랜지스터의 임계값은 충분히 높아졌다고 판정할 수 있고, 기입을 종료시킨다. 실제의 기입은 워드선 WL을 통한 다수의 셀 트랜지스터로 동시에 행하고 있기 때문에, 기입의 종료는 후술하는 기입 금지 상태로 변경하는 것을 나타낸다.

도 3에 상기 NAND 형 EEPROM의 데이터 기입 시의 타임차트의 일례를 도시한다. 도 3의 노드명은 도 1과 통일되어 있다. 도 1 중의 비트선 BLk을 기입 비트선, 비트선 BLk+1, BLk-1을 기입 억제 비트선으로 한다. 기입 시에는, 비트선 측의 선택 트랜지스터 SG1의 게이트에 소정의 게이트 전위(Vsg)를 제공한다. 다음으로, 기입을 행하는 비트선 BLk에는 충분히 낮은 전위(VBLpgm)를 제공한다. Vsg는, VBLpgm에 대하여, 선택 트랜지스터 SG1을 충분히 온할 수 있는 전위로 설정한다. 한편, 기입을 금지하는 비트선 BLk+1, BLk-1에는, 충분히 높은 전위(VBLinhibit)를 제공한다. VBLinhibit는, 선택 트랜지스터 SG1이 충분히 오프 상태로 될 전위로 설정한다. 비트선에 VBLpgm을 제공한 경우, 선택 트랜지스터 SG1이 온 상태로 되어, VBLpgm이 셀 트랜지스터에 전해져, 셀 트랜지스터의 채널 전위가 충분히 저하하여 기입이 행해진다. 한편, 비트선 BL에 VBLinhibit를 제공한 경우, 선택 트랜지스터 SG1이 오프 상태로 되어, 셀 트랜지스터의 채널 전위가 내려가지 않고 기입은 행해지지 않는다. 이 상태가 기입 금지 상태이다.

최초의 기입 시에는, 기입을 행하는 셀 트랜지스터에 접속된 비트선 BLk에 VBLpgm을, 기입을 금지하는 셀 트랜지스터에 접속된 비트선 BLk+1, BLk-1에 VBLinhibit를 각각 제공한 후, 워드선 WL에 Vpgm을 제공한다. 계속해서 비트선 BL을 소정의 초기 충전 전위로 충전한 후, 워드선 WL에 Vverify를 제공하여 검증 판독을 행한다. 셀 트랜지스터가 온 상태로 되어 비트선 BL이 방전된 경우에는, 기입이 불충분하기 때문에 다음회의 기입 시간에도 기입을 행한다. 한편, 셀 트랜지스터가 오프 상태로 되어 비트선 BL이 방전되지 않은 경우에는, 기입이 충분하기 때문에 다음회의 기입 시에는 비트선 BL의 전위를 VBLinhibit로 변경하여, 기입 금지 상태로 한다. 기입이 불충분하다고 판정된 셀 트랜지스터에 대해서는, 워드선 WL의 전위를 Vpgm+ΔVpgm으로 증가시켜, 추가의 기입을 행한다. 이와 같이, 기입에 계속해서 셀 트랜지스터의 임계값의 검증을 행하여, 그 결과를 기초로, 다음의 기입 시에 기입을 행할지 금지할지의 제어를 행한다. 이들 동작을, 워드선 WL의 전위를 점차로 상승시키면서 모든 셀 트랜지스터의 기입이 종료할 때까지 반복한다. 이에 의해, 셀 트랜지스터의 임계값은, 원하는 범위 내로 제어된다. 즉 셀 트랜지스터의 최저 임계값이 Vverify이고, 기입 종료 후의 임계값 분포 폭은 ΔVpgm로 결정된다. 이 때문에, Vverify를 비기입 셀에 대하여 충분히 높게 설정하고, Vverify+ΔVpgm을, Vread에 대하여 충분히 낮게 설정하면, 원하는 임계값 분포가 얻어진다. 셀 트랜지스터의 기입 시의 임계값 분포의 변화를 도 4에 도시한다.

도 4에서, 셀 트랜지스터의 기입 특성 변동이 Wvt 였다고 하면, 원하는 임계값 분포를 얻기 위해서는, 이하의 조건을 충족시키지 않으면 안된다.

·최초의 기입 WL 전위: 가장 기입 속도가 빠른 셀이 Vverify+ΔVpgm 이상으로 기입되지 않는 것

·최후의 기입 WL 전위: 가장 기입 속도가 느린 셀이 Vverify 이상으로 기입되는 것

이 동안에 기입 WL 전위를 ΔVpgm 씩 증가시켜 갈 필요가 있기 때문에, 전부의 셀 트랜지스터의 기입을 행하기 위한 기입 횟수를 Nloop로 하면, Nloop은 다음의 식으로 나타내어진다.

Nloop≥Wvt/ΔVpgm

이 식으로 나타낸 바와 같이, 기입 횟수 Nloop는, 셀 트랜지스터의 기입 특성 변동 Wvt가 클수록 증가한다. 기입 특성 변동 Wvt는 미세화에 수반하여 계속 커지고 있다. 이 때문에, 미세화의 진전에 수반하여 기입 속도가 저하한다고 하는 사정이 현저화되고 있다.

또한, 기입 횟수 Nloop는 ΔVpgm을 작게 할수록 증가한다. ΔVpgm을 작게 하면, 셀 트랜지스터의 임계값 분포 폭을 미세하게, 또한 고정밀도로 제어할 수 있다. 이것은, 예를 들면, 판독 전위 Vread의 저하나, 다치 메모리에 유용한 기술이다. 예를 들면, 다치 메모리는, 판독 전위 Vread 이하에 복수의 데이터 순위를 갖는다. 이 때문에, 다치 메모리는, 2치 메모리에 비교하여 셀 트랜지스터의 임계값 분포 폭을 더욱 미세하게, 또한 고정밀도로 제어되지 않으면 안된다. 이와 같이, 셀 트랜지스터의 임계값 분포 폭을 미세하고, 또한 고정밀도로 제어하려고 하면, 기입 횟수 Nloop가 증가하여, 기입 속도가 저하하게 된다.

문헌1 : 특개평7-169284호 공보

문헌2 : 미국 특허 제5,555,204호 명세서

문헌3 : G.J.Hemink, T.Tanaka, T.Endoh, S.Aritome, and R.Shirota "Fast and accurate programming method for multi-level NAND flash EEPROM's", in SYMP. VLSI Technology Dig. Tech. Papers, June 1995, pp.129-130.

도 1은 전형예에 따른 불휘발성 반도체 기억 장치를 도시하는 블록도.

도 2는 전형예에 따른 불휘발성 반도체 기억 장치가 행하는 검증 동작을 도시하는 흐름도.

도 3은 전형예에 따른 불휘발성 반도체 기억 장치의 동작 파형을 도시하는 동작 파형도.

도 4는 검증 전후의 임계값 분포를 도시하는 도면.

도 5a, 도 5b, 도 5c 및 도 5d는 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치가 행하는 전위 제어의 일례를 도시하는 도면.

도 6은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치가 행하는 검증 동작의 제1 예를 도시하는 흐름도.

도 7은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 동작 파형의 제1 예를 도시하는 동작 파형도.

도 8은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치가 행하는 검증 동작의 제2 예를 도시하는 흐름도.

도 9는 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 동작파형의 제2 예를 도시하는 동작 파형도.

도 10은 본 발명의 제1 실시 형태의 기입과 전형적인 기입을 대비하여 도시하는 도면.

도 11은 판독 시에 있어서의 비트선 전위 VBL과 시간과의 관계를 도시하는 도면.

도 12는 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치가 행하는 검증 방법의 일례를 도시하는 도면.

도 13은 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 기입 시의 비트선 전위와 방전 시간과의 관계를 도시하는 도면.

도 14는 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치가 행하는 검증 방법의 일례를 도시하는 도면.

도 15는 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 기입 시의 비트선 전위와 방전 후의 비트선 전위와의 관계를 도시하는 도면.

도 16은 본 발명의 제4 실시 형태에 따른 불휘발성 반도체 기억 장치를 도시하는 블록도.

도 17 및 도 18은 본 발명의 제5 실시 형태에 따른 메모리 카드의 일례를 도시하는 블록도.

도 19 - 도 23은 불휘발성 반도체 기억 장치를 사용한 어플리케이션의 일례를 도시하는 도면.

도 24는 본 발명을 적용할 수 있는 불휘발성 반도체 기억 장치를 도시하는블록도.

<도면의 주요 부분에 대한 부호의 설명>

WL : 워드선

Vpgm : 기입 게이트 전위

Vverify : 검증 판독 게이트 전위

Vread : 판독 게이트 전위

BLk : 기입 비트선

BLk+1, BLk-1 : 기입 억제 비트선

본 발명의 한 양상에 따른 불휘발성 반도체 기억 장치는, 제1 방향에 따라서 형성된 복수의 배선, 상기 복수의 배선 각각에 접속된, 불휘발성 메모리 셀 트랜지스터를 포함하는 메모리 셀, 상기 제1 방향과 교차하는 제2 방향에 따라서 배열된 상기 불휘발성 메모리 셀 트랜지스터의 게이트 전극을 각각 접속하는 워드선, 상기 복수의 배선 각각에 접속된 구동 회로를 포함하며, 상기 구동 회로는, 검증 동작에 있어서 상기 불휘발성 메모리 셀 트랜지스터의 임계값을 검지하는 검지 회로, 이 검지 회로에 의해 검지된 임계값을 기억하는 기억 회로, 및 이 기억 회로에 기억된 임계값에 기초하여, 상기 검증 동작에 계속되는 기입 동작에 있어서 상기 배선의 전위를 3개 이상의 전위로 설정하는 전위 설정 회로를 포함한다.

본 발명의 한 양상에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법은, 불휘발성 메모리 셀 트랜지스터에 데이터를 기입하고, 상기 데이터가 기입된 불휘발성 메모리 셀 트랜지스터의 임계값을 검증하고, 이 결과에 기초하여, OK이면 비트선의 전위를, 데이터 기입을 금지하는 기입 금지 전위로 하고, NG이면 상기 비트선의 전위를, 상기 불휘발성 메모리 셀 트랜지스터의 임계값에 따라 데이터 기입을 행하는 기입 전위, 또는 상기 기입 금지 전위와 상기 기입 전위의 사이에서, 기입량을 억제하면서 데이터 기입을 행하는 1개 이상의 기입 억제 전위로 하여 상기 불휘발성 메모리 셀 트랜지스터에 데이터를 추가 기입한다.

이하, 본 발명의 실시 형태를, 도면을 참조하여 설명한다. 이 설명 시에, 전 도면에 걸쳐서, 공통되는 부분에는 공통되는 참조 부호를 붙인다.

(제1 실시 형태)

우선, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치가 행하는 기입 동작에 대하여 설명한다. 도 5a∼도 5d는 각각, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치가 기입 동작 시에 행하는 전위 제어의 일례를 도시하는 도면이다.

도 5a는 비트선 BL에 기입 전위(VBLpgm)를 제공하고, 워드선 WL에 기입 게이트 전위(Vpgm)를 제공하여, 선택된 셀 트랜지스터(이하 선택 셀이라 함)에 기입을 행한 경우를 도시한다. 이 때, VBLpgm은, 비트선 측의 선택 트랜지스터 SG1의 게이트 전위(Vsg)보다도 충분히 낮게 설정한다. 이에 의해, 선택 트랜지스터 SG1은 온 상태가 되어, 선택 셀의 채널 전위가 VBLpgm까지 내려가고, 선택 셀에는 Vpgm으로 결정되는 임계값까지 데이터가 기입된다. 다음으로, 검증 동작에 의해서 선택 셀의 임계값을 검증한 후, 워드선 WL의 전위를 소정의 량(ΔVpgm×2) 상승시키고, 다음의 기입 동작으로 이행한다. 이 다음의 기입 동작에 있어서, 제1 실시 형태에서는 기입 상태로서 3개의 상태가 선택된다.

(i) 기입 상태

기입 전위 VBLpgm이 비트선 BL에 주어져, 스텝 업된 기입 게이트 전위 Vpgm+(ΔVpgm×2)가 워드선 WL에 주어진다. 이 경우, 선택 셀에는 전회의 기입과 마찬가지로 기입이 행해져, 그 임계값은 워드선 전위의 상승 분, 즉 ΔVpgm×2 상승한다. 이 상태를 도 5b에 도시한다.

(ii) 기입 억제 상태

기입 억제 전위 VBLpgm+ΔVpgm이 비트선 BL에 주어지고, 스텝 업된 기입 게이트 전위 Vpgm+(ΔVpgm×2)가 워드선 WL에 주어진다. 이 때, 비트선 측의 선택 트랜지스터 SG1이 충분히 온 상태로 되도록, VBLpgm+ΔVpgm 및 Vsg을 설정한다.이 경우, 선택 셀에는 기입이 행해지지만, 선택 셀의 채널에는 (i)의 경우보다도 ΔVpgm×2-ΔVpgm=ΔVpgm 만큼 높은 전위가 전송된다. 이 때문에, 워드선 전위의 상승분 ΔVpgm×2 중 ΔVpgm 분 상쇄되어, 그 결과, 선택 셀의 임계값은 ΔVpgm 상승한다. 이 상태를 도 5c에 도시한다.

(iii) 기입 금지 상태

기입 금지 전위 VBLinhibit가 비트선 BL에 주어지고, 스텝 업된 기입 게이트 전위 Vpgm+(ΔVpgm×2)가 워드선 WL에 주어진다. 이 때, 비트선 측의 선택 트랜지스터 SG1은 오프 상태가 되어, 선택 셀의 채널 전위는 내려가지 않고 기입은 행해지지 않는다. 그 결과, 선택 셀의 임계값은 상승하지 않는다. 이 상태를 도 5d에 도시한다.

상기 (i)∼(iii)의 3개의 기입 상태를 선택함으로써, 선택 셀의 임계값 상승에 대하여, 각각 "ΔVpgm×2", "ΔVpgm", "상승 없음"의 3개의 결과를 기대할 수 있다.

다음으로, 상기 기입 동작의 사이에 행해지는 검증 동작의 제1 예에 대하여 설명한다. 도 6은, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치가 행하는 검증 동작의 제1 예를 도시하는 흐름도이다.

도 6에 도시한 바와 같이, 우선, 워드선 WL의 전위를 Vpgm으로 하여 선택 셀에 데이터를 기입한다(ST.1).

기입 종료 후에, 선택 셀이 충족시켜야만 하는 최저의 임계값을 Vverify로 한다. 이 경우, 우선, 워드선 WL의 전위를 Vverify-ΔVpgm으로 하여 선택 셀로부터 데이터를 판독한다(ST.2: 검증1). 판독의 결과, 선택 셀이 온 상태로 되어, 비트선 BL의 전위가 저하한 것으로 한다. 비트선 BL의 전위를 저하시킨 셀을 A 군으로 한다(if NG). A 군의 셀의 임계값은 Vverify-ΔVpgm 보다 낮다.

다음으로, 워드선 WL의 전위를 Vverify로 하여 선택 셀로부터 데이터를 판독한다(ST.3: 검증2). 이 때, 선택 셀에 전류가 흘러, 비트선 BL의 전위를 저하시킨 셀에서, 또한 A 군에 포함되지 않는 셀을 B 군으로 한다(if NG). B 군의 셀의 임계값은 Vverify-ΔVpgm 이상이고, 또한 Vverify보다 낮다. A 군 및 B 군의 어느 쪽에도 포함되지 않은 남은 셀을 C 군으로 한다. C 군의 셀의 임계값은 Vverify 이상이다. 이 후, 워드선 WL의 전위를 ΔVpgm×2 상승시켜, 추가 기입을 행한다(ST.4: 추가 기입). 추가 기입 시에, A군, B군, C군의 셀을, 각각 (i), (ii), (iii)의 상태에 대응시킨다. 추가 기입 전후의 상태에 대하여 이하에 종합한다.

A 군…(i) 기입 상태:

·추가 기입 전의 임계값은 Vverify-ΔVpgm 이하

·추가 기입 중의 임계값 상승은 ΔVpgm×2

·추가 기입 후의 임계값은 Vverify+ΔVpgm 이하

·추가 기입으로 제어 가능한 임계값 폭은 ΔVpgm×2

B 군…(ii) 기입 억제 상태:

·추가 기입 전의 임계값은 Vverify-ΔVpgm 이상, 또한 Vverify보다 낮다

·추가 기입 중의 임계값 상승은 ΔVpgm

·추가 기입 후의 임계값은 Vverify 이상, 또한 Vverify+ΔVpgm 이하

·추가 기입으로 제어 가능한 임계값 폭은 ΔVpgm

C 군…(iii) 기입 금지 상태:

·추가 기입 전의 임계값은 Vverify 이상

·추가 기입 중의 임계값 상승은 없음

·추가 기입 후의 임계값은 추가 기입 전의 상태를 유지

상기 기입 동작 시의 전위 제어, 및 제1 예에 따른 검증 동작에 각각 따랐을 때의 동작 파형 예를 도 7에 도시하여 둔다.

다음으로, 검증 동작의 제2 예에 대하여 설명한다. 도 8은, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치가 행하는 검증 동작의 제2 예를 도시하는 흐름도이다. 상기 제1 예에서는, 워드선 WL의 전위를 Vverify-ΔVpgm으로 하여 검증한 후, 워드선 WL의 전위를 Vverify로 하여 재차 검증함으로써, 3개의 기입 상태 (i)∼(iii)를 판정했다. 3개의 기입 상태 (i)∼(iii)는, 워드선 WL의 전위를 Vverify로 하여 검증한 후, 워드선 WL의 전위를 Vverify-ΔVpgm으로 하여 재차 검증함으로써도 판정할 수 있다. 본 제2 예는 그와 같이 판정하는 예이다.

도 8에 도시한 바와 같이, 우선, 워드선 WL의 전위를 Vpgm으로 하여 선택 셀에 데이터를 기입한다(ST. 1).

기입 종료 후에, 워드선 WL의 전위를 Vverify로 하여 선택 셀로부터 데이터를 판독한다(ST.2: 검증1). 판독의 결과, 선택 셀이 오프 상태로 되고, 비트선 BL이 방전되지 않은 경우에는 추가 기입 전의 임계값은 Vverify 이상이라고 판정하여(if OK), 비트선 BL의 전위를 VBLinhibit로 한다(ST.3: 기입 종료). 선택 셀이 온 상태로 되어, 비트선 BL이 방전된 경우에는, 비트선 BL의 전위의 설정을 다음의 판독의 결과에 맡긴다(if NG).

다음으로, 워드선 WL의 전위를 Vverify-ΔVpgm으로 하여 선택 셀로부터 데이터를 판독한다(ST.4: 검증2). 판독의 결과, 선택 셀이 오프 상태로 되고, 비트선 BL이 방전되지 않은 경우에는, 추가 기입 전의 임계값은 Vverify-ΔVpgm 이상, 또한 Vverify보다 낮다고 판정하고(if OK), 비트선 BL의 전위를 VBLpgm+ΔVpgm으로 한다(ST.5:기입 억제 상태로). 선택 셀이 온 상태로 되어, 비트선 BL이 방전된 경우에는, 추가 기입 전의 임계값은 Vverify-ΔVpgm 이하라고 판정하여 (if NG), 비트선 BL의 전위를 VBLpgm으로 한다(ST.6: 기입 상태로). 이 후, 워드선 WL의 전위를 ΔVpgm×2 상승시켜, 추가 기입을 행한다(ST.7: 추가 기입).

상기 기입 동작 시의 전위 제어, 및 제2 예에 따른 검증 동작에 각각 따랐을 때의 동작 파형 예를 도 9에 도시하여 둔다.

본 제1 실시 형태에 따른 불휘발성 반도체 기억 장치에 따르면, 다음과 같은 이점을 얻을 수 있다. 기입에 걸리는 시간을 Tpgm, 검증에 걸리는 시간을 Tverify로 한다. 이들 시간에는 전위가 안정되기까지의 시간이나, 기입 동작 시, 검증 동작 시에 전위가 주어지는 노드를 초기 상태로 복구하는 시간 등, 실제로 동작 펄스를 발생시키기 위해서 필요한 모든 시간을 포함하는 것으로 한다. 도 10에 도시한 바와 같이, 전형예(Conventional)와 제1 실시 형태(Proposed)를 비교하면, 제1 실시 형태에서는, 기입 전위를 ΔVpgm×2 상승시키기까지, 기입 동작(WRITE)이 일 회분 적어진다. 이 때문에, 기입 전위를 ΔVpgm×2 상승시키기까지의 시간은, 전형예에 대하여 Tpgm 짧아진다. 이에 의해, 고속의 기입 동작을 행할 수 있다. 또한, 기입 시의 전위 제어로서 기입 억제 전위를 설정하기 때문에, 제어 가능한 임계값 폭은, ΔVpgm×2가 아니고, ΔVpgm이 된다. 이에 의해, 임계값 폭의 제어를, 전형예와 동등하게 고정밀도로 행할 수 있다. 더구나, 전위 제어는 비트선 BL 마다 개별로 행하기 때문에, 임계값 분포 폭 제어를, 셀 트랜지스터 하나 하나에 대하여 고정밀도로 행할 수 있다.

또한, 검증 동작을 보다 상세하게 설명하면, 워드선 전위 설정 시간, 비트선 프리차지 시간, 비트선 방전 시간, 비트선 전위 감지 시간, 전위 복구 시간의 주로 5개의 시간으로 이루어진다. 검증 동작의 제2 예에 따른 도 9의 동작 파형도에는, 검증 동작을 두 번의 독립한 판독 동작으로 하고 있다. 그러나, 워드선 전위 설정 시간, 및 비트선 방전 시간을 적절하게 설정함으로써, 비트선 전위 감지 시간 후에, 워드선 전위 만을 변경하여, 비트선으로부터의 추가 방전을 행하는 일련의 판독으로서 행하는 것도 가능하다. 이것은, 검증 동작의 제1 예에 따른 도 7에 도시되어 있다. 고로, 검증 동작의 제1 예에서는, 그 제2 예에 비교하여, 비트선 프리차지 시간, 및 전위 복구 시간을 각각 일회씩 적게 할 수 있어, 보다 고속 동작이 가능하게 된다고 하는 이점이 있다.

또한, 기입 억제 상태에서는, 선택 게이트 SG1이 충분히 온한다고 하는 상태만 만족시키면, 비트선 전위를, 더욱 상승시키는 것이 가능하다. 이 때문에, 예를 들면, 추가 기입 시에, 워드선 전위를 ΔVpgm×3씩 상승시키고자 하는 경우에는,기입 상태로서 다음의 4개 선택하는 것도 가능하다.

(i) 기입 상태

·비트선 전위=VBLpgm

(ii) 기입 억제 상태1

·비트선 전위=VBLpgm+ΔVpgm

(iii) 기입 억제 상태2

·비트선 전위=VBLpgm+ΔVpgm×2

(iv) 기입 금지 상태

·비트선 전위=VBLinhibit

4개의 기입 상태 (i)∼(iV)를 판정하기 위해서는, 예를 들면, 워드선 WL에 제공하는 전위를 Vverify-ΔVpgm×2, Vverify-ΔVpgm, Vverify의 3개로 하여, 합계 3회의 판독을 행하면 된다. 이 경우, 제어되는 임계값 폭은 전형예와 동등하게 유지하면서, 기입 전위를 ΔVpgm×3 상승시키기까지의 시간을, 전형예에 대하여 Tpgm×2 단축하는 것이 가능하다.

마찬가지로, 추가 기입 시에, 워드선 전위를 ΔVpgm×n 씩 상승시키고자 하는 경우에는, 기입 상태로서 다음의 n+1개를 선택하는 것도 가능하다. 단, n은 1 이상의 정수이다.

(i) 기입 상태

·비트선 전위=VBLpgm

(ii) 기입 억제 상태1

·비트선 전위=VBLpgm+ΔVpgm

(iii) 기입 억제 상태2

·비트선 전위=VBLpgm+ΔVpgm×2

…

(n) 기입 억제 상태 n-1

·비트선 전위=VBLpgm+ΔVpgm×n-1

(n+1) 기입 금지 상태

·비트선 전위=VBLinhibit

n+1의 기입 상태 (i)∼(n+l)를 판정하기 위해서는, 예를 들면, 워드선 WL에 제공하는 전위를 Vverify-ΔVpgm×(n-1), Vverify-ΔVpgm×(n-2), …, Vverify-ΔVpgm×2, Vverify-ΔVpgm, Vverify의 n개로 하여, 합계 n 회의 판독을 행하면 된다. 이 경우, 제어되는 임계값 폭은 전형예와 동등하게 유지하면서, 기입 전위를 ΔVpgm×n 상승시키기까지의 시간을, 전형예에 대하여 Tpgm×(n-1) 단축하는 것이 가능하다.

이상, 제1 실시 형태에 따르면, 기입 시의 비트선에 이산적인 전위를 설정하는 것이 가능한 메모리에 있어서, 각각에 대하여 적절하게 설정된 검증 판독을 행하고, 그 결과에 따라 다음회의 기입 시의 비트선 전위를 결정시킴으로써, 임계값의 제어 정밀도의 열화를 최저한으로 억제하면서, 고속의 기입 동작이 가능하게 된다. 또는, 기입 속도의 열화를 최저한으로 억제하면서, 임계값 제어 정밀도를 향상시키는 것이 가능하다.

본 제1 실시 형태에서의 기입 시의 비트선 전위의 상한은, 선택 게이트 SG1이 충분히 온하는 것의 조건으로 주어진다. 그 때문에, ΔVpgm이 작은 경우, 예를 들면, 다치 메모리와 같이, 고정밀도의 임계값 제어가 필요한 경우에, 그 이점을 보다 잘 얻는 것이 가능하다.

본 제1 실시 형태에서는, 검증 시의 워드선 전위 변동의 최소량이, 기입 시의 비트선 전위 변동의 최소량과 동일한 것으로 하여 설명했지만, 적절한 교정법이 규정되어, 기입 시의 비트선 전위의 상승에 따라 억제되는 임계값 분과 일대일로 대응하기만 하면, 상술한 판독 방법과는 다른 검증 방법을 선택해도, 본 발명에 따른 임계값 제어의 실현이 가능한 것은 분명하다.

예를 들면, 선택 셀의 임계값은, 검증 동작에 있어서 선택 셀의 게이트 전극에 제공하는 전위를 변경하는 외에, 검증 동작에 있어서 비트선에 제공하는 초기 충전 전위, 비트선의 전위를 판정하는 판정 기준 전위, 및 비트선 전위를 판정하는 판정 기준 시간 중 적어도 어느 1개를 변경하고, 검증 판독을 2회 이상 행하여 검지하는 것이 가능하다. 또한, 이들 검증 방법을 여러 가지로 조합하는 것도 가능하다.

또한, 예를 들면, 검증 전위로서 마이너스의 워드선 전위가 필요하게 된 경우, 셀 트랜지스터가 존재하는 기판 또는 공통 소스선에 정 바이어스를 가하여 판독을 행하는 방법이 일반적이지만, 필요한 워드선 전위 등의 조건에 따라 복수의 검증 방법을 조합하여 사용하는 것도 가능하다.

(제2 실시 형태)

도 11은, 판독 시에 선택 셀에 흐르는 셀 전류의 시간 추이를 도시한 도면이다. 선택한 비트선 BL을 소정의 전위로 승압하여, 선택 게이트 및 비선택 WL을 온시킨다. 이 때 선택한 워드선 WL에는 판정을 행하고자 하는 임계값에 대응한 전위를 제공한다. 검증 시의 경우에는, 선택 셀이 만족시켜야만 하는 최저 임계값, 즉 Vverify를 제공하는 경우도 있지만, 셀 트랜지스터 특성 등으로부터 선택 셀의 임계값을 가장 높은 정밀도로 산출 가능한 전위로 설정해도 된다. 선택 셀의 임계값이 Vverify에 대하여 낮은 경우에는, 셀 전류가 흘러 비트선의 전위가 저하해 간다. 반대로 선택 셀의 임계값이 높은 경우, 셀 전류는 흐르지 않고 비트선 전위는 높은 채로 유지된다. 선택 셀의 임계값이 Vverify보다 낮은 경우라도, 셀 트랜지스터의 전류 특성에 의해, 셀 전류는 선택 셀의 임계값이 Vverify에 근접함에 따라서 감소해 간다. 비트선 전위의 시간 추이는, 비트선 용량을 셀 전류로 방전하는 과도 특성으로서, 셀 전류가 많을수록 단시간에 비트선 전위는 저하하고, 셀 전류가 적으면 비트선 전위의 저하는 늦어진다.

상기 특성을 이용한 검증 방법을 도 12에 도시한다. 도 12는, 임계값이 Vverify-ΔVpgm×4, Vverify-ΔVpgm×3, Vverify-ΔVpgm×2, Vverify-ΔVpgm×1, Vverify인 경우의 셀 전류의 시간 추이를 도시한다. 비트선 BL에는, 비트선 전위가 소정의 전위 Vsense를 하회한 시간(방전 시간)을 기억하는 회로를 접속한다. 상기 임계값의 경우의 방전 시간을 각각, Tsense1, Tsense2, Tsense3, Tsense4, Tsense5로 한다. 셀 전류와 비트선의 방전 특성은 일대일로 대응하기 때문에, 상기 방전 시간부터 선택 셀의 임계값을 산출할 수 있다. 그 때문에, 방전 시간을측정하여, 기입 시의 비트선 전위에 반영시킴으로써, 임계값의 제어 정밀도의 열화를 최저한으로 억제하면서, 고속의 기입 동작이 가능하게 된다. 방전 시간과 선택 셀의 임계값, 기입 시의 비트선 전위의 조합의 일례를 표 1에 나타낸다.

방전 시간	산출되는 임계값	기입 시 BL 전위	기입 후의 임계값
Tsense1	Vverify-ΔVpgm×4	VBLpgm	Vverify
Tsense2	Vverify-ΔVpgm×3	VBLpgm+ΔVpgm×1	Vverify
Tsense3	Vverify-ΔVpgm×2	VBLpgm+ΔVpgm×2	Vverify
Tsense4	Vverify-ΔVpgm×1	VBLpgm+ΔVpgm×3	Vverify
Tsense5	Vverify	VBLinhibit	Vverify
※ 기입에는, 검증 전에 행한 기입 전위보다,ΔVpgm×4 만큼 높은 전위를 사용한다.

제2 실시 형태에서의 방전 시간과, 기입 시의 비트선 전위와의 관계를 도 13에 도시한다. 표 1에 나타낸 예는 도 13의 ○로 나타내는데, 방전 시간을 연속적인 값으로 기록하고, 또한 기입 시의 비트선 전위도 연속적인 전위를 설정하면, 기입 후의 임계값 분포 폭은 한없이 0에 근접시키는 것이 가능하다. 그 경우의 비트선 전위는, 도 13의 직선으로 규정된다. 방전 시간이 Tsense1보다 짧은 것은, 선택 셀의 임계값이 아직 너무 낮기 때문에, 비트선에 VBLpgm을 제공하여 기입 상태로 한다. 반대로 Tsense5보다 긴 것은, 선택 셀의 임계값이 Vverify를 넘어 있기 때문에, 비트선에 VBLinhibit를 제공하여 기입 금지 상태로 한다.

(제3 실시 형태)

다른 검증 방법을 이용한 제3 실시 형태를 도 14에 도시한다. 도 14는, 판독 시에 선택 셀에 흐르는 셀 전류의 시간 추이를 도시한 도면이다. 본 제3 실시 형태가 제2 실시 형태와 다른 부분은 다음과 같다. 제2 실시 형태에서는, 선택 셀의 임계값을, 검증 동작에 있어서 비트선의 전위가 소정 전위 Vsense에 달하는 시간에 기초하여 검지했다. 이에 대하여 본 제3 실시 형태에서는, 선택 셀의 임계값을, 검증 동작에 있어서 소정 시간 Tsense 경과 시의 비트선의 전위에 기초하여 검지한다. 도 14는, 임계값이 Vverify-ΔVpgm×4, Vverify-ΔVpgm×3, Vverify-ΔVpgm×2, Vverify-ΔVpgm×1, Vverify인 경우의 셀 전류의 시간 추이를 도시한다. 비트선 BL에는, 소정 시간 Tsense 경과 시의 비트선의 전위를 기억하는 회로를 접속한다. 상기 임계값의 경우의 방전 후의 비트선 전위를 각각, Vsense1, Vsense2, Vsense3, Vsense4, Vsense5로 한다. 셀 전류와 비트선의 방전 특성은 일대일로 대응하기 때문에, 상기 방전 후의 비트선 전위로부터 선택 셀의 임계값을 산출할 수 있다. 그 때문에, 방전 후의 비트선 전위를 측정하여, 기입 시의 비트선 전위에 반영시킴으로써, 임계값의 제어 정밀도의 열화를 최저한으로 억제하면서, 고속의 기입 동작이 가능하게 된다. 방전 후의 비트선 전위와 선택 셀의 임계값, 기입 시의 비트선 전위의 조합의 일례를 표 2에 나타낸다.

방전 후의 BL 전위	산출되는 임계값	기입 시 BL 전위	기입 후의 임계값
Vsense1	Vverify-ΔVpgm×4	VBLpgm	Vverify
Vsense2	Vverify-ΔVpgm×3	VBLpgm+ΔVpgm×1	Vverify
Vsense3	Vverify-ΔVpgm×2	VBLpgm+ΔVpgm×2	Vverify
Vsense4	Vverify-ΔVpgm×1	VBLpgm+ΔVpgm×3	Vverify
Vsense5	Vverify	VBLinhibit	Vverify
※ 기입에는, 검증 전에 행한 기입 전위보다,ΔVpgm×4 만큼 높은 전위를 사용한다.

제3 실시 형태에서의 방전 후의 비트선 BL 전위와, 기입 시의 비트선 전위와의 관계를 도 15에 도시한다. 표 2에 도시한 예는 도 15의 ○로 나타내는데, 방전 후의 비트선 전위를 연속적인 값으로 기록하고, 또한 기입 시의 BL 전위도 연속적인 전위를 설정하면, 기입 후의 임계값 분포 폭은 한없이 0에 근접시키는 것이 가능하다. 그 경우의 비트선 전위는, 도 15의 직선에 의해서 규정된다. 방전 후의 비트선 전위가 Vsense1보다 낮은 것은, 선택 셀의 임계값이 아직 너무 낮기 때문에, 비트선에 VBLpgm을 제공하여 기입 상태로 한다. 반대로 Vsense5보다 높은 것은, 선택 셀의 임계값이 Vverify를 넘어 있기 때문에, 비트선에 VBLinhibit를 제공하여 기입 금지 상태로 한다.

(제4 실시 형태)

제4 실시 형태에서, 상기 제1∼제3 실시 형태에 불휘발성 반도체 기억 장치를 실현할 수 있는 장치 구성의 일례를 설명한다.

도 16은, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치를 도시하는 블록도이다.

도 16에 도시한 바와 같이, 열 방향(COLUMN)에 따라서 복수의 비트선 BL(BLk-1∼BLk+1)이 형성되어 있다. 비트선 BL에는, 각각 불휘발성 메모리 셀 트랜지스터 MC를 포함하는 메모리 셀이 접속되어 있다. 본 예에서는 메모리 셀의 일례로서 NAND 형 셀(NAND cell)을 예시한다. 열 방향과 교차하는 행 방향(ROW)에 따라서 배열된 셀 트랜지스터 MC의 게이트 전극은, 워드선 WL(WL1∼WL8)을 통하여 각각 접속되어 있다. 비트선 BL에는 각각, 데이터 판독 시에, 초기 충전 전위, 예를 들면, 판독 전위(VBLread)를 제공하는 충전 회로(1), 및 비트선 구동 회로(2)가 각각 접속되어 있다. 충전 회로(1)에는 각각, 예를 들면, 판독 제어 신호 Sread가 주어진다. 충전 회로(1)는 제어 신호 Sread에 따라서 비트선 BL을 초기 충전 전위로 충전한다. 이에 의해, 하나의 워드선 WL에 접속된 복수의 셀 트랜지스터 MC로부터 데이터가 동시에 판독된다. 구동 회로(2)에는 각각, 검지 회로(Detection CKT.)(21), 기억 회로(Storage CKT.)(22), 전위 설정 회로(23)가 포함되어 있다. 검지 회로(21)는, 예를 들면, 기입 검증 동작에 있어서 셀 트랜지스터의 임계값을 검지한다. 검지 회로(21)의 구체적 일례는 감지 회로이다. 기억 회로(22)는, 검지 회로(21)에 의해서 검지된 임계값을 기억한다. 기억 회로(22)의 구체적 일례는 데이터 래치 회로이다. 기억 회로(22)는, 제1 실시 형태에 따르면 2회 이상 행한 검증 판독의 결과를 기억하고, 제2 실시 형태에 따르면 비트선 BL의 전위가 소정 전위 Vsense에 달한 시간을 기억하고, 제3 실시 형태에 따르면 소정 시간 Tsense 경과 시의 비트선 BL의 전위를 기억한다. 이와 같이 하여 기억 회로(22)는, 선택 셀의 임계값을 기억한다. 전위 설정 회로(23)는, 기억 회로(22)에 기억된 임계값에 기초하여, 기입 검증 동작에 계속되는 기입 동작에 있어서 비트선 BL의 전위를, 데이터 기입을 금지하는 기입 금지 전위 VBLinhibit, 데이터 기입을 행하는 기입 전위 VBLpgm, 및 VBLinhibit과 VBLpgm의 사이의 전위를 갖고, 기입량을 억제하면서 데이터 기입을 행하는 기입 억제 전위 VBLpgm+ΔVpgm로 설정한다. 불휘발성 반도체 기억 장치를, 예를 들면, 상기 구성으로 함으로써, 제1∼제3 실시 형태에 따라 설명한 전위 제어, 검증 동작을 실현할 수 있다. 또한, 도 16에는, 비트선 BLk-1을 VBLinhibit(V3)로, 비트선 BLk을 VBLpgm(V1)로, 비트선 BLk+1을 VBLpgm+ΔVpgm(V2)에 설정하고 있는 상태가 도시되어 있다.

(제5 실시 형태)

제5 실시 형태에서, 상기 실시 형태에서 설명한 불휘발성 반도체 기억 장치를 사용한 어플리케이션의 일례를 설명한다.

도 17에 메모리 카드의 예를 도시하였다. 도 17에 도시한 바와 같이, 메모리 카드(60)는, 전술한 특징을 갖는 반도체 기억 장치(50)를 갖고 있다. 반도체 기억 장치(50)는, 도시 생략된 외부 장치로부터 소정의 제어 신호 및 데이터를 수취한다. 또한, 도시 생략된 외부 장치로 소정의 제어 신호 및 데이터를 출력한다.

메모리 카드(60)에 탑재된 반도체 기억 장치(50)에, 데이터, 어드레스, 또는, 커맨드를 전송하는 신호선(DAT), 상기 신호선 DAT에 커맨드가 전송되고 있는 것을 나타내는 커맨드 라인 인에이블 신호선(CLE), 상기 신호선 DAT에 어드레스가 전송되고 있는 것을 나타내는 어드레스 라인 인에이블 신호선(ALE), 및, 반도체 기억 장치(50)가 동작가능한지의 여부를 나타내는 레디/비지 신호선(R/B)이 접속된다.

도 18에 다른 메모리 카드의 예를 도시하였다. 도 18에 도시한 메모리 카드와 다른 점은, 반도체 기억 장치(50)를 제어하여, 도시 생략된 외부 장치와 소정의 신호의 교환을 행하는 컨트롤러(70)를 갖고 있는 점이다.

컨트롤러(70)는, 각각 반도체 기억 장치(50) 및 도시 생략된 외부 장치로부터 소정의 신호를 수신, 또는, 상기 외부 장치로 소정의 신호를 출력하는 인터페이스부(I/F)(71, 72)와, 상기 외부 장치로부터 입력된 논리 어드레스를 물리 어드레스로 변환하는 위한 소정의 계산을 행하는 마이크로 프로세서부(MPU)(73)와, 데이터를 일시적으로 기억하는 버퍼 램(Buffer RAM)(74)과, 오류 정정 부합을 생성하는 오류 정정부(ECC)(75)를 갖고 있다. 또한, 메모리 카드(60)에는 커맨드신호선(CMD), 클럭 신호선(CLK), 신호선(DAT)이 접속되어 있다.

전술한 바와 같은 메모리 카드를 예시했지만, 제어 신호의 개수, 신호선의 비트 폭, 또는, 컨트롤러의 구성은 여러 가지의 변형이 가능하다.

도 19에 다른 어플리케이션을 도시한다. 도 19에 도시한 바와 같이, 상술한 메모리 카드(60)는, 카드 홀더(80)에 삽입되어, 도시 생략된 전자기기에 접속된다. 카드 홀더(80)는 상기 컨트롤러(70)의 기능의 일부를 갖고 있어도 된다.

도 20에 다른 어플리케이션을 도시했다. 도시한 바와 같이, 전술한 메모리 카드(60), 또는, 메모리 카드(60)가 삽입된 카드 홀더(80)가 접속 장치(90)에 삽입된다. 상기 접속 장치(90)는 접속 배선(92), 및, 인터페이스 회로(93)를 통하여, 보드(91)에 접속된다. 보드(91)에는 CPU(94)이나 버스(95)가 탑재된다.

도 21에 다른 어플리케이션을 도시했다. 메모리 카드(60), 또는, 메모리 카드(60)가 삽입된 카드 홀더(80)가 접속 장치(90)에 삽입된다. 상기 접속 장치(90)는 접속 배선(92)을 통하여, 퍼스널 컴퓨터(PC)(300)에 접속되어 있다.

다른 어플리케이션을 도 22, 도 23에 도시한다. 도시한 바와 같이, IC 카드(500)에 MPU(400)가 탑재되고, MPU(400)는, 어느 하나의 실시 형태에 따른 반도체 기억 장치(50)와, 그 밖의 회로, 예를 들면 ROM(410), RAM(420), 및 CPU(430)을 구비하고 있다. IC 카드(500)는, MPU(400)에 접속되고 또한 IC 카드에 설치된 평면 단자(plane terminal)(600)을 통하여 MPU(400)에 접속 가능하다. CPU(430)는, 계산부(calculation section)(431)와, 반도체 기억 장치(50), ROM(410) 및 RAM(420)에 접속된 제어부(432)를 구비하고 있다. 예를 들면, MPU(400)은 IC카드(500)의 한쪽의 면 위에 설치되고, 평면 접속 단자(plane connecting terminal)(600)은 다른 쪽 면에 설치되어 있다.

이상, 상기 실시 형태에 따른 불휘발성 반도체 기억 장치에 따르면, 기입 검증의 결과에 따라, 비트선 전위를 개별로 제어함으로써, 메모리 셀의 임계값의 제어 정밀도를 열화시키지 않고서 기입 동작의 고속화를 도모할 수 있다.

또한, 본 발명은, 상기 실시 형태 각각에 한정되는 것이 아니고, 그 실시에 있어서는, 발명의 요지를 일탈하지 않은 범위에서 여러 가지로 변형하는 것이 가능하다. 예를 들면, 상기 실시 형태에서는 메모리 셀의 일례로서 NAND 형 셀을 예시했지만, 본 발명은 NAND 형 셀을 포함하는 NAND 형 불휘발성 반도체 기억 장치에 한해서 적용되는 것이 아니다. 예를 들면, 도 24에 도시한 바와 같이, AND 형 셀을 포함하는 AND 형 불휘발성 반도체 기억 장치에도 적용할 수 있고, NAND형, AND 형 이외의 불휘발성 반도체 기억 장치에도 적용할 수 있다.

또한, 상기 실시 형태는 각각, 단독으로 실시하는 것이 가능하지만, 적절하게 조합하고 실시하는 것도, 물론 가능하다.

또한, 상기 실시 형태에는, 여러 가지의 단계의 발명이 포함되어 있고, 각 실시 형태에 있어서 개시한 복수의 구성 요건의 적절한 조합에 의해, 여러 가지의 단계의 발명을 추출하는 것도 가능하다.

또한, 상기 실시 형태에서는, 본 발명을 불휘발성 반도체 기억 장치에 적용한 예에 기초하여 설명했지만, 상술한 바와 같은 불휘발성 반도체 기억 장치를 내장한 반도체 집적 회로 장치, 예를 들면 프로세서, 시스템 LSI 등도 또한, 본 발명의 범주이다.

당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 생성될 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 생성될 수 있다.

Claims

불휘발성 반도체 기억 장치에 있어서,

제1 방향에 따라서 형성된 복수의 배선,

상기 복수의 배선 각각에 접속된, 불휘발성 메모리 셀 트랜지스터를 포함하는 메모리 셀,

상기 제1 방향과 교차하는 제2 방향에 따라서 배열된 상기 불휘발성 메모리 셀 트랜지스터의 게이트 전극을 각각 접속하는 워드선,

상기 복수의 배선 각각에 접속된 구동 회로

를 포함하며,

상기 구동 회로는, 검증 동작에 있어서 상기 불휘발성 메모리 셀 트랜지스터의 임계값을 검지하는 검지 회로, 이 검지 회로에 의해 검지된 임계값을 기억하는 기억 회로, 및 이 기억 회로에 기억된 임계값에 기초하여, 상기 검증 동작에 계속되는 기입 동작에 있어서 상기 배선의 전위를 3개 이상의 전위로 설정하는 전위 설정 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 3개 이상의 전위는, 데이터 기입을 금지하는 기입 금지 전위, 데이터 기입을 행하는 기입 전위, 및 상기 기입 금지 전위와 상기 기입 전위의 사이의 전위를 갖고, 기입량을 억제하면서 데이터 기입을 행하는 기입 억제 전위를 포함하는것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 상기 검증 동작에서,

상기 불휘발성 메모리 셀 트랜지스터의 게이트 전극에 제공하는 전위,

상기 배선에 제공하는 초기 충전 전위,

상기 배선의 전위를 판정하는 판정 기준 전위, 및

상기 배선의 전위를 판정하는 판정 기준 시간

중 적어도 어느 하나를 변경하고, 상기 검증 판독을 2회 이상 행하여 검지되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 기억 회로는, 상기 2회 이상 행한 검증 판독의 결과를 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 상기 검증 동작에 있어서 상기 배선의 전위가 소정 전위에 달하는 시간에 기초하여 검지되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제5항에 있어서,

상기 기억 회로는, 상기 배선의 전위가 상기 소정 전위에 달한 시간을 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 상기 검증 동작에 있어서 소정 시간 경과 시의 상기 배선의 전위에 기초하여 검지되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항에 있어서,

상기 기억 회로는, 상기 소정 시간 경과 시의 상기 배선의 전위를 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 3개 이상의 전위는, 각각 개별로 설정된 이산치인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 3개 이상의 전위는, 각각 개별로 설정된 이산치인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제5항에 있어서,

상기 3개 이상의 전위는, 각각 개별로 설정된 이산치인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항에 있어서,

상기 3개 이상의 전위는, 각각 개별로 설정된 이산치인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 기입 억제 전위는, 상기 임계값 정보에 기초하여, 상기 기입 금지 전위와 상기 기입 전위를 연결하는 연속치로부터 선발되어, 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제5항에 있어서,

상기 기입 억제 전위는, 상기 임계값 정보에 기초하여, 상기 기입 금지 전위와 상기 기입 전위를 연결하는 연속치로부터 선발되어, 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항에 있어서,

상기 기입 억제 전위는, 상기 임계값 정보에 기초하여, 상기 기입 금지 전위와 상기 기입 전위를 연결하는 연속치로부터 선발되어, 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀은 NAND 형 셀인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀은 AND 형 셀인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
불휘발성 반도체 기억 장치의 데이터 기입 방법에 있어서,

불휘발성 메모리 셀 트랜지스터에 데이터를 기입하고,

상기 데이터가 기입된 불휘발성 메모리 셀 트랜지스터의 임계값을 검증하고,

이 결과에 기초하여,

OK이면 비트선의 전위를, 데이터 기입을 금지하는 기입 금지 전위로 하고,

NG이면 상기 비트선의 전위를, 상기 불휘발성 메모리 셀 트랜지스터의 임계값에 따라 데이터 기입을 행하는 기입 전위, 또는 상기 기입 금지 전위와 상기 기입 전위의 사이에서, 기입량을 억제하면서 데이터 기입을 행하는 1개 이상의 기입억제 전위로 하여 상기 불휘발성 메모리 셀 트랜지스터에 데이터를 추가 기입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제18항에 있어서,

상기 데이터를 추가 기입할 때, 워드선 전위를 상기 검증 전의 데이터 기입 시의 워드선 전위보다도 스텝 업하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제19항에 있어서,

상기 워드선 전위의 스텝 폭은, 상기 기입 전위와 상기 기입 억제 전위와의 전위차의 정수배인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제18항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 워드선 전위를 검증 전위와는 다른 전위로 하여 데이터를 판독하여 판정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제21항에 있어서,

상기 검증 전위와 이 검증 전위와는 다른 전위와의 전위차는, 상기 기입 전위와 상기 기입 억제 전위와의 전위차와 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제18항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 상기 비트선의 전위를 초기 충전 전위로 하여 데이터를 판독하고, 상기 비트선의 전위가 상기 초기 충전 전위로부터 소정 전위에 달한 시간에 기초하여 판정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제19항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 상기 비트선의 전위를 초기 충전 전위로 하여 데이터를 판독하고, 상기 비트선의 전위가 상기 초기 충전 전위로부터 소정 전위에 달한 시간에 기초하여 판정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제20항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 상기 비트선의 전위를 초기 충전 전위로 하여 데이터를 판독하고, 상기 비트선의 전위가 상기 초기 충전 전위로부터 소정 전위에 달한 시간에 기초하여 판정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제21항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 상기 비트선의 전위를 초기 충전 전위로 하여 데이터를 판독하고, 상기 비트선의 전위가 상기 초기 충전 전위로부터 소정 전위에 달한 시간에 기초하여 판정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제22항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 상기 비트선의 전위를 초기 충전 전위로 하여 데이터를 판독하고, 상기 비트선의 전위가 상기 초기 충전 전위로부터 소정 전위에 달한 시간에 기초하여 판정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제18항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 상기 비트선의 전위를 초기 충전 전위로 하여 데이터를 판독하고, 소정 시간 경과 시의 상기 비트선의 전위에 기초하여 검지되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제19항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 상기 비트선의 전위를 초기 충전 전위로 하여 데이터를 판독하고, 소정 시간 경과 시의 상기 비트선의 전위에 기초하여 검지되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제20항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 상기 비트선의 전위를 초기 충전 전위로 하여 데이터를 판독하고, 소정 시간 경과 시의 상기 비트선의 전위에 기초하여 검지되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제21항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 상기 비트선의 전위를 초기 충전 전위로 하여 데이터를 판독하고, 소정 시간 경과 시의 상기 비트선의 전위에 기초하여 검지되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
제22항에 있어서,

상기 불휘발성 메모리 셀 트랜지스터의 임계값은, 상기 비트선의 전위를 초기 충전 전위로 하여 데이터를 판독하고, 소정 시간 경과 시의 상기 비트선의 전위에 기초하여 검지되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.