KR20040039487A - 디지털 데이터를 전송하기 위한 시스템 및 방법 - Google Patents

디지털 데이터를 전송하기 위한 시스템 및 방법 Download PDF

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KR20040039487A KR10-2004-7004996A KR20047004996A KR20040039487A KR 20040039487 A KR20040039487 A KR 20040039487A KR 20047004996 A KR20047004996 A KR 20047004996A KR 20040039487 A KR20040039487 A KR 20040039487A
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Abstract

본 발명은 평가 유닛(10), 데이터를 전송하기 위해 상기 평가 유닛(10)과 연결된 다수의 위성 시스템(12, 14), 및 상기 평가 유닛(10)과 상기 위성 시스템(12, 14) 사이에 있는 직렬 인터페이스(16)를 포함하는, 디지털 데이터를 전송하기 위한 시스템에 관한 것이다. 본 발명에 따라, 상기 위성 시스템(12, 14)으로부터 평가 유닛(10)으로의 데이터 전송의 송신 클럭을 동기화 하기 위한 동기화 유닛(18, 20)이 제공되고, 각각의 위성 시스템(12, 14)에 동기화 유닛(18, 20)이 할당되며, 상기 동기화 유닛(18, 20)은 평가 유닛(10)에 의해 검출된 위성 시스템(12, 14)의 송신 클럭을 상기 평가 유닛(10)의 시스템 클럭을 토대로 하여 개별적으로 동기화 한다. 본 발명은 또한 데이터 전송 방법 그리고 다양한 용도와 관련이 있다.

Description

플로우 모듈 및 상기 플로우 모듈을 포함하는 연료 전지 {FLOW MODULE AND FUEL CELL HAVING SAID FLOW MODULE}
본 발명이 속한 분야의 시스템 및 방법은 예를 들어 디지털 이미지 데이터의 전송용으로 이용된다. 본 경우에 위성 시스템으로서는 카메라 시스템이 제공되며, 이미지 데이터는 개별 카메라 시스템으로부터 라인 접속부를 통해 중앙 평가 유닛으로 전송된다. 상대적으로 큰 간격, 예컨대 수 미터의 간격을 두고 데이터를 전송하는 것은 종종 바람직하다. 이 목적을 위해 예를 들어 LVDS("Low Voltage Differential Signaling")와 같은 스탠더드가 개발되었다. 상기와 같은 유형의 시스템에서의 단점은 당연히 다수의 라인이 필요하다는 것인데, 그 이유는 채널 당 한 쌍의 라인이 필요하기 때문이다.
상기와 같은 단점을 제거하기 위해, 전송될 데이터를 다중 송신하여 한 쌍의 LVDS-라인을 통해 평가 유닛으로 연속적으로 송신하는 시스템 및 회로 모듈이 이미 개발되었다. 데이터의 수신 후에는 상기 데이터가 평가 유닛 내에서 재차 병렬 데이터로 변환되고, 전송 클럭이 재구성 된다. 추가의 예방 조치 없이도 전술한 시스템은 각각의 개별 위성 시스템이 고유의 클럭으로 동작한다는 특성을 갖는다. 평가 유닛도 마찬가지로 고유의 클럭으로 동작한다. 그러나 예를 들어 다수의 카메라의 이미지 데이터를 동시에 평가 유닛 내에서 부가 처리할 수 있기 위해서는, 동기화가 필요하다. 이것은 관련된 클럭의 주파수 및 위상 위치가 동일하고 일정하다는 것을 의미한다.
위성 시스템 및 평가 유닛의 클럭을 고려한 상기 동기화는 아무 문제없이 실행될 수 있기 때문에, 선행 기술의 시스템에서는 위성 시스템이 각각 자신의 고유 클럭으로 동작하며, 상기 클럭은 일반적으로 평가 유닛의 클럭에 비동기적이다. 평가 유닛에 의해 판독 입력된 신호의 상이한 위상을 보상하기 위해, 평가 유닛에서는 메모리 모듈(예컨대 FIFO-모듈)이 사용된다. 상기 메모리 모듈은 전송된 데이터를 부분적으로 일시 기억하여 평가 유닛의 클럭에 매칭시킬 수 있다. 그러나 상기와 같은 유형의 메모리 모듈의 제공은 상당한 비용과 연결된다.
본 발명은 하나의 평가 유닛, 데이터를 전송하기 위해 상기 평가 유닛과 접속된 다수의 위성 시스템, 및 상기 평가 유닛과 위성 시스템 사이에 있는 직렬 인터페이스를 구비한, 디지털 데이터를 전송하기 위한 시스템에 관한 것이다.
본 발명은 또한 다수의 위성 시스템으로부터 상기 위성 시스템과 접속된 평가 유닛으로 디지털 데이터를 전송하기 위한 방법에 관한 것으로, 상기 방법에서는 데이터가 직렬 인터페이스를 통해 위성 시스템으로부터 평가 유닛으로 전송된다.
본 발명은 또한 디지털 데이터를 전송하기 위한 시스템의 용도에 관한 것이다.
도 1은 본 발명에 따른 시스템의 블록 회로도이다.
본 발명의 목적은 상기와 같은 선행 기술의 단점들을 제거하는 것으로, 특히본 발명에서는 비용 집약적인 메모리 모듈 없이도 평가 유닛을 데이터의 일시 기억을 위해 사용할 수 있어야 한다.
상기 목적은 독립항들의 특징에 의해서 달성된다.
본 발명의 바람직한 실시예들은 종속항들에서 기술된다.
본 발명은, 위성 시스템으로부터 평가 유닛으로 데이터를 전송하는 송신 클럭을 동기화 하기 위한 동기화 유닛이 제공되고, 각각의 위성 시스템에 동기화 유닛이 할당되며, 상기 동기화 유닛들이 평가 유닛에 의해 검출된 위성 시스템의 송신 클럭을 평가 유닛의 시스템 클럭을 토대로 하여 개별적으로 동기화 한다는 점에서 종래의 시스템을 기초로 한다. 본 발명을 사용하지 않으면 위성 시스템 상호간의 동기화 및 평가 유닛과 위성 시스템의 동기화가 힘든 모험이 된다. 가장 단순한 경우에는, 평가 유닛이 자신의 클럭을 위성 시스템으로 송신하여 상기 위성 시스템이 동일한 클럭으로 작동하는 방식으로 동기화가 이루어질 것이다. 이와 같은 해결책은 당연히 상당한 문제점과 연관된다. 평가 유닛의 시스템 클럭은 특정 케이블 구간을 통해서 및 송/수신 모듈을 통해서 위성 시스템으로 전달되어야 한다. 허용 오차, 특히 부품 허용 오차 및 부품의 노화, 케이블의 길이 그리고 예를 들어 온도와 같은 주변 조건으로 인해, 때때로 클럭 주기의 크기 내에서 이루어질 수 있는 위상 변위가 재차 나타난다. 또한 위성 시스템으로부터 평가 유닛으로 전송된 데이터, 즉 예를 들어 이미지 데이터도 케이블 구간을 통한 전송으로 인해 추가의 위상 변위를 경험한다. 그 결과는 시스템의 고장을 야기할 수 있는 불특정 위상 변위이다. 본 발명은 이와 같은 모든 문제점들을 해소한다. 각각의 위성 시스템에 동기화 유닛이 할당됨으로써, 결과적으로 위성 시스템의 개별적인 동기화는 평가 유닛의 시스템 클럭을 토대로 하여 이루어질 수 있다. 평가 유닛에 의해 검출된 위성 시스템의 송신 클럭이 개별적으로 동기화된다는 점에서 상기 시스템은 위성 시스템으로의 시스템 클럭의 단순한 전달과 구분된다. 다시 말해서 시스템 클럭은 다만 전체적으로만 위성 시스템으로 전달되지 않는다. 오히려 실제로 수신된 클럭을 토대로 하여 위성 시스템의 개별적인 동기화에 도달한다.
상기 시스템은 바람직하게, 동기화 유닛이 공간적으로 평가 유닛 옆에 또는 평가 유닛 내부에 배치되어 있다는 점에서 본 발명을 기초로 한다. 이와 같은 방식으로 동기화는, 한편으로는 시스템 클럭이 이용되고 다른 한편으로는 평가 유닛에 의해 검출된 위성 시스템의 송신 클럭이 존재하는 공간적인 영역에서 이루어진다. 그렇기 때문에 병렬 데이터의 구성을 결정하는 클럭은 직접 시스템 클럭과 비교된다.
또한 본 발명의 범주에서는 바람직하게, 각각의 동기화 유닛이 평가 유닛에 의해 수신된 관련 위성 시스템의 클럭을 입력 신호로서 수신하고, 각각의 동기화 유닛이 평가 유닛의 시스템 클럭을 입력 신호로서 수신하며, 각각의 동기화 유닛이 관련 위성 시스템의 송신 클럭의 위상 위치에 영향을 미치기 위해 출력 신호를 출력할 수 있다. 이와 같은 방식으로 출력 신호는 평가 유닛에 의해 검출된 송신 클럭 및 시스템 클럭에 따라 위상 위치를 개별적으로 각 위성 시스템에 제공할 수 있다.
본 발명은 특히 바람직한 방식으로, 평가 유닛이 각각의 위성 시스템을 위해송신기를 포함하고, 상기 평가 유닛이 각각의 위성 시스템을 위해 수신기를 포함하며, 각각 위성 시스템이 수신기를 포함하고, 상기 수신기는 평가 유닛의 송신기와 연결되며, 각각의 위성 시스템이 송신기를 포함하고, 상기 송신기는 평가 유닛의 수신기와 연결되며, 하나의 위성 시스템의 송신기와 평가 유닛의 관련 수신기 사이의 연결을 통해 평가될 데이터가 전송되고, 평가 유닛의 송신기와 관련 위성 시스템의 수신기 사이의 연결을 통해 상기 위성 시스템의 송신 클럭을 동기화 하기 위한 신호가 송신됨으로써 개선된다. 이와 같은 방식으로 시스템은 데이터를 위성 시스템으로부터 평가 유닛으로 전송할 수 있다. 그와 무관하게 동기화를 위해 필요한 신호는 평가 유닛과 위성 시스템 사이의 추가 연결을 통해 송신될 수 있다.
이와 같은 맥락에서 특히 바람직한 것으로 언급될 수 있는 것은, 각각의 위성 시스템이 두 쌍의 라인을 통해 평가 유닛과 연결되어 있다는 것이다. 한 쌍의 라인은 동기화를 위해 필요한 신호의 송신을 위해 제공된다. 다른 라인 쌍은 데이터의 전송을 위해 이용된다. 연결 기술로서는 예를 들어 LVDS("Low Voltage Differential Signaling")가 언급되며, 이 경우 라인의 개수는 직렬 인터페이스의 사용으로 인해 감소될 수 있다. 병렬 데이터에 대한 직렬 데이터의 재구성은 시스템 클럭과 개별 위성 시스템의 동기화를 토대로 하여 문제 없이 이루어진다.
또한 특히 바람직한 것은, 평가 유닛의 송신기와 관련 위성 시스템의 수신기 사이의 연결을 통해서 제어 신호가 위성 신호의 기능에 영향을 미치기 위해 송신되는 것이다. 그렇기 때문에 동기화에 필요한 신호의 전송을 위한 연결은 예컨대 카메라 노출 시간의 설정을 위한 제어 신호와 동일한 연결 라인을 통해 송신될 수 있다. 상기 제어 신호는 반드시 동기화 되어 전송될 필요는 없는데, 그 이유는 제어 신호의 데이터 전송율이 송신된 데이터의 전송율보다 현저하게 낮기 때문이다. 예를 들어 제어 신호는 200 kHz의 전송율로 송신될 수 있는 한편, 데이터 전송율은 10 MHz 내지 80 MHz에서 가능하다.
특히 바람직한 것은 평가 유닛이 마이크로 컨트롤러를 포함하는 것이다. 상기와 같은 마이크로 컨트롤러는 수신된 데이터를 처리하며, 이 경우 처리는 시스템 클럭을 토대로 하여 이루어진다. 상기 시스템 클럭은 또한 위성 시스템의 동기화를 위해서 사용된다.
본 발명은 특히 바람직한 방식으로 동기화 유닛이 PLL("Phase Locked Loop")-회로로서 구현됨으로써 개선된다. PLL-회로에서는 위성 시스템의 송신 클럭이 평가 유닛에 의해 검출된 클럭에 따라 시스템 클럭에 로킹될 수 있다. 따라서 바람직하게는 위성 시스템의 개별적인 동기화가 공통의 클럭으로 실행될 수 있다.
본 발명은 또한 바람직하게, 평가 유닛이 FPGA("Field Programmable Gate Array")를 포함하고 상기 FPGA가 DLL("Delay Locked Loop")-회로를 포함하며, 상기 회로가 동기화 유닛으로 사용되도록 개선될 수 있다. 상기와 같은 타입의 FPGA 회로가 종종 집적 로킹 회로를 포함함으로써, 동기화는 추가 부품을 필요로 하지 않고 상기 DLL-회로를 사용하여 이루어질 수 있다.
본 발명은 특히 바람직한 방식으로 위성 시스템이 카메라 시스템임으로써 바람직하다. 특히 이미지 데이터 전송시에는, 발생되는 크기가 큰 전송 데이터의 동기화가 특히 유용하다.
본 발명은 위성 시스템이 센서 시스템인 경우에도 장점을 나타낸다. 자체 정보가 중앙 평가 유닛으로 전송되는 다수의 상이한 센서들을 생각할 수 있다. 센서에 의해 전송된 데이터의 동시적 검출이 바람직한 경우에는 언제나 본 발명의 장점들이 드러나게 된다.
또한 바람직하게는, 평가 유닛의 시스템 클럭에 추가적으로 위성 시스템의 추가의 클럭 정보가 고려될 수 있다. 이와 같은 방식에 의해서는, 카메라의 이미지 데이터 처리를 결정하는 클럭에 따라서도 동기화가 이루어질 수 있다. 따라서 추가의 동기화 정보가 얻어질 수 있음으로써, 개별 카메라 시스템에 의한 이미지 데이터 검출시에는 하나 또는 다수의 클럭 만큼의 원치 않는 변위가 나타나지 않게 된다.
본 발명은, 위성 시스템으로부터 평가 유닛으로의 데이터 전송의 송신 클럭이 동기화 되고, 위성 시스템의 송신 클럭이 개별적으로 평가 유닛의 시스템 클럭을 토대로 하여 동기화 유닛에 의해 동기화 되는 종래의 데이터 전송 방법을 기초로 한다. 이와 같은 방식으로 본 발명에 따른 시스템의 장점들은 방법의 범주에서도 작용한다. 이와 같은 내용은 본 발명에 따른 방법의 하기에서 기술되는 바람직한 실시예에도 적용된다.
예를 들어 상기 방법은 바람직하게, 동기화가 공간적으로 평가 유닛 옆에서 또는 평가 유닛 내에서 이루어짐으로써 개선될 수 있다.
또한 유용하게는, 각각의 동기화 유닛이 평가 유닛에 의해 수신되고 상기 평가 유닛에 할당된 위성 시스템의 클럭을 입력 신호로서 수신하고, 각각의 동기화 유닛이 평가 유닛의 시스템 클럭을 입력 신호로서 수신하며, 각각의 동기화 유닛이 상기 유닛에 할당된 위성 시스템의 송신 클럭의 위상 위치에 영향을 미치기 위해 출력 신호를 출력하도록 상기 방법이 형성될 수 있다.
또한 본 발명에 따른 방법의 범주 내에서는, 평가 유닛이 각각의 위성 시스템을 위해 송신기를 포함하고, 평가 유닛이 각각의 위성 시스템을 위해 수신기를 포함하며, 각각의 위성 시스템이 수신기를 포함하고, 상기 수신기가 평가 유닛의 송신기와 연결되며, 각각의 위성 시스템이 송신기를 포함하고, 상기 송신기가 평가 유닛의 수신기와 연결되며, 하나의 위성 시스템의 송신기와 평가 유닛의 관련 수신기 사이의 연결을 통해서 평가될 데이터가 전송되며, 평가 유닛의 송신기와 관련 위성 시스템의 수신기 사이의 연결을 통해서 신호가 상기 위성 시스템의 송신 클럭의 동기화를 위해 송신될 수 있다.
상기 방법에서는 또한 평가 유닛의 송신기와 관련 위성 시스템의 수신기 사이의 연결을 통해서 제어 신호가 위성 시스템의 기능에 영향을 미치기 위해 송신되는 것이 바람직하다.
데이터가 마이크로 컨트롤러에 의해서 평가되면 특히 바람직하다.
또한 동기화를 위해 PLL("Phase Locked Loop")-회로가 사용되는 것도 특히 유용할 수 있다.
본 발명에 따른 방법의 한 바람직한 실시예에서는, 평가 유닛이 FPGA("Field Programmable Gate Array")를 포함하고, 상기 FPGA가 동기화 유닛으로서 사용되는DLL("Delay Locked Loop")-회로를 포함한다.
본 발명에 따른 방법은 또한 바람직하게, 평가 유닛의 시스템 클럭에 추가로 위성 시스템의 추가의 클럭 정보가 고려됨으로써 개선된다.
본 발명은 또한 자동차의 사각을 모니터링하기 위해서 본 발명에 따른 시스템을 사용하는 용도에 관한 것이다. 이와 같은 사용은 예를 들어 2개의 외부 미러 내부로 각각 하나의 카메라가 삽입되는 방식으로 실행될 수 있다. 상기 카메라에는 한 쌍의 LVDS-라인을 통해서 목적한 바대로 위상이 매칭된 클럭 및 구성 신호가 제공된다. 제 2의 LVDS-라인 쌍을 통해서는 예를 들어 8-비트-그레이 스케일 값(gray scale value)이 전송된다.
본 발명은 또한 본 발명에 따른 시스템을 자동차에서의 시이트 위치 인식을 위해 사용하는 용도에 관한 것이다. 상기와 같은 시이트 위치 인식도 마찬가지로 바람직하게는 2개 이상의 카메라에 의해서 이루어질 수 있음으로써, 결국 상기 정보는 바람직하게 평가 유닛에 의해서 변환될 수 있다.
본 발명은 또한 본 발명에 따른 시스템을 트랙 인식을 위해 사용하는 용도에 관한 것이다.
또한 본 발명에 따른 시스템은 프리-크래쉬-센서 장치(Pre-Crash-Sensory Mechanism)의 범주에도 사용될 수 있다. 상기와 같은 센서 장치에서는 이미지 데이터 또는 예컨대 레이더 데이터도 평가될 수 있다.
본 발명은, 개별 위성 시스템이 하나의 평가 유닛의 시스템 클럭과 관련하여 개별적으로 동기화 됨으로써 직렬 인터페이스를 통해 연결된 위성의 구성이 가능할수 있다는 인식을 기초로 한다. 이 경우에는 예를 들어 SPI- 또는 I2C-인터페이스가 논의된다. 모든 위성이 평가 유닛의 클럭에 대해 동기적으로 데이터를 평가 유닛으로 전송하는 것이 가능함으로써, 특히 값비싼 FIFO-일시 기억 장치가 없어도 된다. 각각의 위성 시스템을 2쌍의 라인을 통해 평가 유닛과 연결시키는 것이 가능하며, 이 경우에는 LVDS-라인 기술을 이용하여 예컨대 10 m 길이의 라인 쌍이 사용될 수 있다.
본 발명은 첨부된 도면을 인용하는 바람직한 실시예를 참조하여 설명된다.
도 1은 본 발명에 따른 시스템의 블록 회로도를 보여준다. 본 회로도는 예를 들어, 위성 시스템이 카메라 시스템(12, 14)에 의해 이용되는 이미지 데이터가 평가 유닛(10)으로부터 연속으로 출력되는 카메라 시스템인 시스템을 참조하여 기술된다. 제 1 카메라 시스템(12)은 카메라(50), LVDS-수신기(32) 및 LVDS-송신기(36)를 포함한다. 비교 가능한 방식으로 제 2 카메라 시스템(14)은 카메라(52), LVDS-수신기(34) 및 LVDS-송신기(38)를 포함한다. 언급된 수신기(32, 34) 및 송신기(36, 38)와의 통신을 위해 평가 유닛(10) 내에는 제 1 카메라 시스템(12)과의 통신을 위한 LVDS-송신기(24) 및 LVDS-수신기(28) 그리고 제 2 카메라 시스템(14)과의 통신을 위한 LVDS-송신기(26) 및 LVDS-수신기(30)가 제공되어있다. 언급된 송신기 및 수신기에 의해서 인터페이스(16)가 사용될 수 있다. 제 1 카메라 시스템(12)으로부터 평가 유닛(10)으로의 데이터 전송(Data1)은 LVDS-라인쌍(40)을 통해 이루어진다. 제 2 카메라 시스템(14)으로부터 평가 유닛(10)으로의 데이터 전송(Data2)은 추가의 LVDS-라인쌍(42)을 통해 이루어진다. 추가의 LVDS-라인쌍(44)을 통해서는 제어 신호(Cntrl1)가 평가 유닛(10)으로부터 제 1 카메라 시스템(12)으로 전송된다. 추가의 LVDS-라인쌍(46)을 통해서는 제어 신호(Cntrl2)가 평가 유닛(10)으로부터 제 2 카메라 시스템(14)으로 전송된다.
본 발명에 따라서는, LVDS-라인쌍(44)을 통해 또한 클럭 신호(clk_tran1)가 제 1 카메라 시스템(12)으로 전송된다. 비교 가능하게는 LVDS-라인쌍(46)을 통해 클럭 신호(clk_tran2)가 제 2 카메라 시스템(14)으로 전송된다. 상기 클럭 신호들(clk_tran1, clk_tran2)은 2개 동기화 유닛(18, 20)의 출력 신호이며, 이 경우 제 1 동기화 유닛(18)은 제 1 카메라 시스템(12)에 할당되고, 제 2 동기화 유닛(20)은 제 2 카메라 시스템(14)에 할당된다. 평가 유닛(10)에 의해 검출된 클럭 신호(clk_rec1)는 수신기(28)에 의해서 동기화 유닛(18)으로 전송된다. 동기화 유닛(18)은 또한 시스템 클럭(22)을 신호(clk_ref)로서 수신한다. 이와 같은 방식으로 동기화 유닛(18)은 평가 유닛(10)에 의해 수신된 클럭(clk_rec1)의 목적한 위상 매칭을 위해서 시스템 클럭(clk_ref)에 작용한다. 비교 가능한 방식으로 평가 유닛(10)은 수신기(30)로부터 동기화 유닛(20)으로 전달되는 클럭 신호(clk_rec2)를 수신한다. 동기화 유닛(20)은 또한 시스템 클럭(clk_ref)을 수신한다. 그럼으로써 클럭(clk_rec2)도 또한 목적한 위상 변위에 의해서 시스템 클럭(clk_ref)에매칭될 수 있다. 바람직하게 동기화 유닛(18, 20)이 PLL-회로로 구현됨으로써, 평가 유닛(10)에 의해 검출된 신호의 위상의 로킹은 시스템 클럭과 관련하여 이루어질 수 있다.
이와 같은 방식에 의해 직렬 인터페이스(16)가 사용될 수 있는데, 그 이유는 동일하게 클럭 제어된 시스템이 서로 통신함으로써, 복잡한 일시 기억이 없이도 마이크로 컨트롤러(48) 내에 있는 직렬 데이터가 확실하게 병렬 데이터로 변환될 수 있기 때문이다.
전술한 설명부, 도면 그리고 청구 범위에서 공개되는 본 발명의 특징들은 개별적으로 뿐만 아니라 임의의 조합 형태로도 본 발명의 구현을 위해 중요할 수 있다.

Claims (25)

  1. - 평가 유닛(10),
    - 데이터(Data1, Data2)를 전송하기 위해 상기 평가 유닛(10)과 연결된 다수의 위성 시스템(12, 14), 및
    - 상기 평가 유닛(10)과 상기 위성 시스템(12, 14) 사이에 있는 직렬 인터페이스(16)를 포함하는, 디지털 데이터를 전송하기 위한 시스템으로서,
    - 상기 위성 시스템(12, 14)으로부터 평가 유닛(10)으로의 데이터 전송의 송신 클럭을 동기화 하기 위한 동기화 유닛(18, 20)이 제공되고,
    - 각각의 위성 시스템(12, 14)에 동기화 유닛(18, 20)이 할당되며,
    - 상기 동기화 유닛(18, 20)이 평가 유닛(10)에 의해 검출된 위성 시스템(12, 14)의 송신 클럭을 상기 평가 유닛(10)의 시스템 클럭(clk_ref)을 토대로 하여 개별적으로 동기화 하는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 시스템.
  2. 제 1 항에 있어서,
    상기 동기화 유닛(18, 20)이 공간적으로 평가 유닛(10) 옆에 또는 그 내부에 배치되어 있는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 시스템.
  3. 제 1 항 또는 제 2 항에 있어서,
    - 각각의 동기화 유닛(18, 20)은 상기 유닛에 할당된 위성 시스템(12, 14)의 평가 유닛(10)에 의해 수신된 클럭(clk_rec1, clk_rec2)을 수신하고,
    - 각각의 동기화 유닛(18, 20)은 상기 평가 유닛(10)의 시스템 클럭(clk_ref)을 입력 신호로서 수신하며,
    - 각각의 동기화 유닛(18, 20)은 상기 유닛에 할당된 위성 시스템(12, 14)의 송신 클럭의 위상 위치에 영향을 미치기 위해 출력 신호(clk_tran1, clk_tran2)를 출력하는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 시스템.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    - 상기 평가 유닛(10)이 각각의 위성 시스템(12, 14)을 위해 송신기(24, 26)를 포함하며,
    - 상기 평가 유닛(10)이 각각의 위성 시스템(12, 14)을 위해 수신기(28, 30)를 포함하고,
    - 각각의 위성 시스템(12, 14)이 상기 평가 유닛(10)의 송신기(24, 26)와 연결된 수신기(32, 34)를 포함하며,
    - 각각의 위성 시스템(12, 14)이 상기 평가 유닛(10)의 수신기(28, 30)와 연결된 송신기(36, 38)를 포함하고,
    - 위성 시스템(12, 14)의 송신기와 평가 유닛(10)에 할당된 수신기(28, 30) 사이에 있는 연결부(40, 42)를 통해 평가될 데이터(Data1, Data2)가 전송되며,
    - 상기 평가 유닛(10)의 송신기(24, 26)와 할당된 위성 시스템(12, 14)의 수신기(32, 34) 사이에 있는 연결부(40, 42)를 통해서 신호(clk_tran1, clk_tran2)가 상기 위성 시스템(12, 14)의 송신 클럭의 동기화를 위해 송신되는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 시스템.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    각각의 위성 시스템(12, 14)이 2쌍의 라인(40, 44; 42, 46)을 통해 평가 유닛(10)과 연결되는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 시스템.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 평가 유닛(10)의 송신기(24, 26)와 할당된 위성 시스템(12, 14)의 수신기(32, 34) 사이에 있는 연결부(44, 46)를 통해서 제어 신호(cntrl1, cntrl2)가 상기 위성 시스템(12, 14)의 기능에 영향을 미치기 위해 송신되는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 시스템.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 평가 유닛(10)이 마이크로 컨트롤러(48)를 포함하는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 시스템.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 동기화 유닛(18, 20)이 PLL("Phase Locked Loop")-회로로서 구현되는것을 특징으로 하는, 디지털 데이터를 전송하기 위한 시스템.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    - 상기 평가 유닛(10)이 FPGA("Field Programmable Gate Array")를 포함하며,
    - 상기 FPGA가 동기화 유닛(18, 20)으로 사용되는 DLL("Delay Locked Loop")-회로를 포함하는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 시스템.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 위성 시스템(12, 14)이 카메라 시스템인 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 시스템.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 위성 시스템(12, 14)이 센서 시스템인 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 시스템.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 평가 유닛(10)의 시스템 클럭(clk_ref)에 추가로 상기 위성 시스템(12, 14)의 추가의 클럭 정보가 고려되는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 시스템.
  13. 데이터(Data1, Data2)가 직렬 인터페이스를 통해 위성 시스템(12, 14)으로부터 평가 유닛(10)으로 전송되도록 구성된, 다수의 위성 시스템(12, 14)으로부터 상기 위성 시스템(12, 14)과 연결된 평가 유닛(10)으로 디지털 데이터(Data1, Data2)를 전송하기 위한 방법으로서,
    - 위성 시스템(12, 14)으로부터 평가 유닛(10)으로 이루어지는 데이터 전송의 송신 클럭이 동기화되며,
    - 상기 위성 시스템(12, 14)의 송신 클럭이 평가 유닛(10)의 시스템 클럭(clk_ref)을 토대로 하여 동기화 유닛(18, 20)에 의해서 개별적으로 동기화 되는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 방법.
  14. 제 13 항에 있어서,
    동기화가 공간적으로 평가 유닛(10) 옆에서 또는 그 내부에서 이루어지는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    - 각각의 동기화 유닛(18, 20)이 상기 유닛에 할당된 위성 시스템(12, 14)의 평가 유닛(10)에 의해 수신된 클럭(clk_rec1, clk_rec2)을 입력 신호로서 수신하고,
    - 각각의 동기화 유닛(18, 20)이 평가 유닛(10)의 시스템 클럭(clk_ref)을 입력 신호로서 수신하며,
    - 각각의 동기화 유닛(18, 20)이 상기 유닛에 할당된 위성 시스템(12, 14)의 송신 클럭의 위상 위치에 영향을 미치기 위해서 출력 신호(clk_tran1, clk_tran2)를 출력하는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 방법.
  16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    - 상기 평가 유닛(10)이 각각의 위성 시스템(12, 14)을 위해 송신기(24, 26)를 포함하며,
    - 상기 평가 유닛(10)이 각각의 위성 시스템(12, 14)을 위해 수신기(28, 30)를 포함하고,
    - 각각의 위성 시스템(12, 14)이 상기 평가 유닛(10)의 송신기(24, 26)와 연결된 수신기(32, 34)를 포함하며,
    - 각각의 위성 시스템(12, 14)이 상기 평가 유닛(10)의 수신기(28, 30)와 연결된 송신기(36, 38)를 포함하고,
    - 위성 시스템(12, 14)의 송신기(36, 38)와 평가 유닛(10)에 할당된 수신기(28, 30) 사이에 있는 연결부(40, 42)를 통해서 평가될 데이터(Data1, Data2)가 전송되며,
    - 평가 유닛(10)의 송신기(24, 26)와 할당된 위성 시스템(12, 14)의 수신기(32, 34) 사이에 있는 연결부(44, 46)를 통해서 신호가 상기 위성시스템(12, 14)의 송신 클럭의 동기화를 위해 전송되는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 방법.
  17. 제 13 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 평가 유닛(10)의 송신기(24, 26)와 할당된 위성 시스템(12, 14)의 수신기(32, 34) 사이에 있는 연결부(44, 46)를 통해서 제어 신호(Cntrl1, cntrl2)가 상기 위성 시스템(12, 14)의 기능에 영향을 미치기 위해 전송되는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 방법.
  18. 제 13 항 내지 제 17 항 중 어느 한 항에 있어서,
    데이터가 마이크로 컨트롤러에 의해서 평가되는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 방법.
  19. 제 13 항 내지 제 18 항 중 어느 한 항에 있어서,
    동기화를 위해 PLL("Phase Locked Loop")-회로가 사용되는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 방법.
  20. 제 13 항 내지 제 19 항 중 어느 한 항에 있어서,
    - 상기 평가 유닛(10)이 FPGA("Field Programmable Gate Array")를 포함하며,
    - 상기 FPGA가 동기화 유닛(18, 20)으로서 사용되는 DLL("Delay Locked Loop")-회로를 포함하는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 방법.
  21. 제 13 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 평가 유닛(10)의 시스템 클럭(clk_ref)에 추가로 위성 시스템(12, 14)의 추가의 클럭 정보가 고려되는 것을 특징으로 하는, 디지털 데이터를 전송하기 위한 방법.
  22. 자동차의 사각을 모니터링 하기 위해서 사용되는, 제 1 항 내지 제 12 항 중 어느 한 항에 따른 시스템의 용도.
  23. 자동차에서의 시이트 위치를 인식하기 위해서 사용되는, 제 1 항 내지 제 12 항 중 어느 한 항에 따른 시스템의 용도.
  24. 트랙 인식을 위해서 사용되는, 제 1 항 내지 제 12 항 중 어느 한 항에 따른 시스템의 용도.
  25. 프리-크래쉬-센서 장치(Pre-Crash-Sensory Mechanism)의 범주에 사용되는, 제 1 항 내지 제 12 항 중 어느 한 항에 따른 시스템의 용도.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050046458A1 (en) * 2003-08-28 2005-03-03 Schroeder Charles G. Digital delay elements constructed in a programmable logic device
US7675336B1 (en) * 2004-12-17 2010-03-09 Altera Corporation Clock duty cycle recovery circuit
DE102012108696B4 (de) 2012-09-17 2020-08-06 Wago Verwaltungsgesellschaft Mbh Datenbusteilnehmer und Verfahren zur Synchronisation von Datenbusteilnehmern
JP2020167634A (ja) * 2019-03-29 2020-10-08 ソニーセミコンダクタソリューションズ株式会社 送信装置、受信装置、及び伝送システム

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3410188C2 (de) * 1984-03-20 1986-10-23 Philips Patentverwaltung Gmbh, 2000 Hamburg Verfahren und Schaltungsanordnung zur Taktkorrektur in einer digitalen Datenübertragungseinrichtung
CA1242283A (en) * 1984-11-30 1988-09-20 Ikio Yoshida Serial interface system flexibly applicable to a one- to-plurality connection
US4779087A (en) * 1985-02-13 1988-10-18 Fujitsu Limited Loop transmission system with frame synchronization control
US4873703A (en) * 1985-09-27 1989-10-10 Hewlett-Packard Company Synchronizing system
US4782499A (en) * 1986-09-29 1988-11-01 Rockwell International Corporation Automatic alignment of a synchronous data system using a local reference clock and external clock with an unknown delay between the two clocks
JPS63136852A (ja) * 1986-11-28 1988-06-09 Sony Corp 信号伝送システム
JPH0267033A (ja) * 1988-09-01 1990-03-07 Fujitsu Ltd 網同期システム
CA2047641C (en) * 1991-07-23 2000-01-11 Ed Gancarcik Basic rate interface
US5307381A (en) * 1991-12-27 1994-04-26 Intel Corporation Skew-free clock signal distribution network in a microprocessor
JP3517237B2 (ja) * 1992-03-06 2004-04-12 ラムバス・インコーポレーテッド 同期バス・システムおよびそのためのメモリ装置
US5452330A (en) * 1992-07-06 1995-09-19 Digital Equipment Corporation Bus-oriented switching system for asynchronous transfer mode
JPH06188850A (ja) * 1992-10-23 1994-07-08 Fujitsu Ltd データ転送方式及びデータ転送装置
US5864592A (en) * 1992-11-03 1999-01-26 Pairgain Technologies, Inc. Timing recovery system for digital subscriber line transceivers
US5361398A (en) * 1993-01-29 1994-11-01 Motorola, Inc. Method and apparatus for transmission path delay measurements using adaptive demodulation
KR950002242A (ko) * 1993-06-16 1995-01-04 정장호 위성통신 시스템의 위상동기루프(pll)신서사이저
JPH0764955A (ja) * 1993-06-30 1995-03-10 Mitsubishi Electric Corp 半導体集積回路装置
DE4324201A1 (de) * 1993-07-19 1995-01-26 Telefonbau & Normalzeit Gmbh Schaltungsanordnung für einen Zwischenadapter zum Verbinden von Teilen eines Kommunikationssystems
US5568525A (en) * 1993-08-19 1996-10-22 International Business Machines Corporation System and method for connection of multiple protocol terminals
US5481574A (en) * 1993-12-30 1996-01-02 At&T Corp. Synchronization of multiple transmit/receive devices
EP0718995A1 (en) * 1994-12-20 1996-06-26 International Business Machines Corporation Apparatus and method for synchronizing clock signals for digital links in a packet switching mode
US5852640A (en) * 1995-06-26 1998-12-22 Kliza; Phillip S. Clock distribution apparatus with current sensed skew cancelling
US5608357A (en) * 1995-09-12 1997-03-04 Vlsi Technology, Inc. High speed phase aligner with jitter removal
US5744991A (en) * 1995-10-16 1998-04-28 Altera Corporation System for distributing clocks using a delay lock loop in a programmable logic circuit
US5896055A (en) * 1995-11-30 1999-04-20 Matsushita Electronic Industrial Co., Ltd. Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines
US5734685A (en) * 1996-01-03 1998-03-31 Credence Systems Corporation Clock signal deskewing system
US5712883A (en) * 1996-01-03 1998-01-27 Credence Systems Corporation Clock signal distribution system
GB2311195B (en) * 1996-03-13 2000-03-15 Madge Networks Ltd Methods and apparatus for synchronizing a clock
US5963609A (en) * 1996-04-03 1999-10-05 United Microelectronics Corp. Apparatus and method for serial data communication between plurality of chips in a chip set
DE29608957U1 (de) * 1996-05-18 1996-10-31 Dallmeier Electronic Gmbh Video-Überwachungssystem
DE19626675A1 (de) * 1996-07-03 1998-01-08 Bosch Gmbh Robert Verfahren zur Synchronisation
JPH10143424A (ja) * 1996-11-13 1998-05-29 Mitsubishi Electric Corp メモリシステム
US5987576A (en) * 1997-02-27 1999-11-16 Hewlett-Packard Company Method and apparatus for generating and distributing clock signals with minimal skew
US5872823A (en) * 1997-04-02 1999-02-16 Sutton; Todd R. Reliable switching between data sources in a synchronous communication system
US6330627B1 (en) * 1998-01-20 2001-12-11 Kabushiki Kaisha Toshiba System for fast data transfer between memory modules and controller using two clock lines each having a go line portion and a return line portion
US6154821A (en) * 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
TW406219B (en) * 1998-08-26 2000-09-21 Via Tech Inc PLL clock generation circuit that is capable of programming frequency and skew
US6665316B1 (en) * 1998-09-29 2003-12-16 Agilent Technologies, Inc. Organization of time synchronization in a distributed system
JP3835945B2 (ja) * 1999-02-19 2006-10-18 富士通株式会社 ディジタルデータの伝送網におけるシステムクロック再生方法および装置
FR2790888B1 (fr) * 1999-03-11 2003-04-25 Agence Spatiale Europeenne Procede de synchronisation entre une horloge de reference d'une station au sol et une horloge d'au moins un dispositif distant
JP4287538B2 (ja) * 1999-04-30 2009-07-01 パナソニック株式会社 画像信号切替方法及び装置並びにこれを用いたデジタル撮像カメラ及び監視システム
US6426984B1 (en) * 1999-05-07 2002-07-30 Rambus Incorporated Apparatus and method for reducing clock signal phase skew in a master-slave system with multiple latent clock cycles
US6470458B1 (en) * 1999-07-29 2002-10-22 International Business Machines Corporation Method and system for data processing system self-synchronization
US6775328B1 (en) * 1999-08-11 2004-08-10 Rambus Inc. High-speed communication system with a feedback synchronization loop
US6233294B1 (en) * 1999-08-17 2001-05-15 Richard Bowers Method and apparatus for accomplishing high bandwidth serial communication between semiconductor devices
US6646953B1 (en) * 2000-07-06 2003-11-11 Rambus Inc. Single-clock, strobeless signaling system
US6643787B1 (en) * 1999-10-19 2003-11-04 Rambus Inc. Bus system optimization
US6647506B1 (en) * 1999-11-30 2003-11-11 Integrated Memory Logic, Inc. Universal synchronization clock signal derived using single forward and reverse direction clock signals even when phase delay between both signals is greater than one cycle
DE19959813B4 (de) * 1999-12-11 2004-02-05 Alcatel Synchrones digitales Nachrichtenübertragungssystem
US6297702B1 (en) * 2000-01-10 2001-10-02 Honeywell International Inc. Phase lock loop system and method
US6987823B1 (en) * 2000-02-07 2006-01-17 Rambus Inc. System and method for aligning internal transmit and receive clocks
US6963989B1 (en) * 2000-05-22 2005-11-08 Micron Technology, Inc. Method and apparatus for adjusting data hold timing of an output circuit
US20020136340A1 (en) * 2000-06-02 2002-09-26 Enam Syed K. Two-stage multiplier circuit
US6718476B1 (en) * 2000-11-27 2004-04-06 Sony Corporation Method of synchronizing each local clock to a master clock in a data bus system
US7136441B2 (en) * 2001-01-24 2006-11-14 Matsushita Electric Industrial Co., Ltd. Clock recovery circuit
JP3558599B2 (ja) * 2001-02-02 2004-08-25 日本電気株式会社 データ伝送システム及びデータ伝送方法
US7003062B1 (en) * 2001-02-14 2006-02-21 Cisco Systems Canada Co. Method and system for distribution of clock and frame synchronization information
US6452541B1 (en) * 2001-02-20 2002-09-17 Motorola, Inc. Time synchronization of a satellite positioning system enabled mobile receiver and base station
CA2344930C (en) * 2001-04-23 2007-04-17 Leitch Technology International Inc. Data monitoring system
DE10131307B4 (de) * 2001-06-28 2006-06-14 Infineon Technologies Ag Verfahren und Bussystem zum Synchronisieren eines Datenaustausches zwischen einer Datenquelle und einer Steuereinrichtung
US7194059B2 (en) * 2001-08-17 2007-03-20 Zarlink Semiconductor, Inc. Method and apparatus for skip-free retiming transmission of digital information
US7068726B1 (en) * 2001-08-30 2006-06-27 3Com Corporation Near end cross-talk and echo avoider for bi-directional digital communications
US7103126B2 (en) * 2002-01-17 2006-09-05 Micron Technology, Inc. Method and circuit for adjusting the timing of output data based on the current and future states of the output data
US7099416B2 (en) * 2002-02-06 2006-08-29 Broadcom Corporation Single ended termination of clock for dual link DVI receiver
US7054356B2 (en) * 2002-03-28 2006-05-30 Avago Technologies General Ip Pte. Ltd. Method and apparatus for testing serial connections
US20040057543A1 (en) * 2002-09-24 2004-03-25 Arie Huijgen Synchronizing radio units in a main-remote radio base station and in a hybrid radio base station

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