KR20040030936A - 바이폴라 트랜지스터 및 바이폴라 트랜지스터의 제조 방법 - Google Patents
바이폴라 트랜지스터 및 바이폴라 트랜지스터의 제조 방법 Download PDFInfo
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Abstract
바이폴라 트랜지스터는 제 1 도핑 타입을 갖는 반도체 재료의 콜렉터 영역(1), 제 2 도핑 타입을 갖는 반도체 재료의 베이스 영역(2) 및 제 1 도핑 타입을 갖는 에미터 영역(3)을 포함한다. 접합부(4)는 에미터 영역(3) 및 베이스 영역(2) 사이에 존재하고, 접합부(4)에서 보면, 공핍 영역(5)이 에미터 영역(3) 내부로 연장된다. 에미터 영역(3)은 제 1 반도체 재료의 층(6) 및 제 2 반도체 재료의 층(7)을 포함한다. 제 2 반도체 재료는 제 1 반도체 재료(6)보다 더 높은 진성 캐리어 농도를 갖는다. 제 2 반도체 재료의 층(7)은 공핍 영역(5) 외부에 위치된다. 제 2 반도체 재료는 오제 재결합이 발생되게 하는 도핑 농도를 갖는다. 본 발명은 또한 바이폴라 트랜지스터를 포함하는 반도체 장치에 관계된다. 본 발명에 따른 방법은, 제 1 도핑 타입을 갖는 반도체 재료의 콜렉터 영역(1) 및 제 2 도핑 타입을 갖는 반도체 재료의 베이스 영역(2) 위에 제 1 도핑 타입을 갖는 에미터 영역(3)을 형성하는 단계를 포함한다. 에미터 영역(3)은 에피택셜하게 형성되어 제 1 반도체 재료의 제 1 층(6)을 제공하고, 그 이후에 제 2 반도체 재료의 제 2 층(7)을 후속적으로 에피택셜하게 증착한다. 제 2 층(7)을 오제 재결합이 발생되도록 제 1 도핑 타입으로 도핑한다. 제 2 반도체 재료의 진성 캐리어 농도는 제 1 반도체 재료의 진성 캐리어 농도보다 높다. 오제 재결합은 베이스 전류를 지배하고, 베이스 전류 및 바이폴라 트랜지스터의 전류 이득의 정확한 세부 조정을 가능하게 한다.
Description
US-A 535912는 고주파수에서 적합하게 작동될 수 있는 바이폴라 트랜지스터에 대해서 개시한다. 바이폴라 트랜지스터는 전형적으로 100㎓의 컷오프주파수(cutoff frequency)를 갖고, 그 결과로 트랜지스터는 40Gb/s로 전송하기 위한 광 통신 네트워크(optical communications networks)에서의 구성 요소로서 적합하게 이용될 수 있다.
바이폴라 트랜지스터는 실리콘으로 이루어지고 GexSi1-x의 변형된 층(strained layer)을 갖는 베이스 영역을 포함한다. 실리콘과 일치되는 전도대(conduction band)를 갖고, Si의 가전자대(valence band)에 비해서 △Ev의 에너지만큼 이동되는 가전자대를 가지고 있어서 GexSi1-x의 밴드갭(bandgap)이 Si보다 더 작기 때문에, 베이스 영역 및 에미터 영역 내의 전하 저장은 동등한 전류 레벨에서 실리콘 바이폴라 트랜지스터에 비해서 더 작다. 트랜지스터의 속도를 최대화하기 위해서, 베이스 영역 내에서 Ge의 비율을 가능한 한 높게 한다.
알려진 바이폴라 트랜지스터에서, 접합부에서 보면 에미터 컨택트의 방향에서 밴드갭이 선형적으로 감소된다는 사실에 기인하여, 에미터 내에서의 전하 저장이 또한 감소될 수 있다. 바이폴라 트랜지스터의 작동 도중에, 소수의 전하 캐리어가 베이스 영역으로부터 에미터 영역 내로 주입되고, 에미터 내의 내부 전계(internal electric field)에 의해서 가속되는 것에 의해서 평균 잔류 시간(average residence time)이 감소된다.
베이스 영역 내의 GexSi1-x변형층은 밴드갭(△Ev)이 변동되게 하고, 그 결과로 콜렉터 전류가 △Ev에 의해서 지수 함수적으로 증가하게 된다. 결과적으로, 콜렉터 전류 및 베이스 전류의 지수(quotient)로서 정의되는 전류 이득(currentgain)이 실질적으로 증가된다. GexSi1-x를 갖는 베이스 영역의 단점은 전류 이득이 너무 높고, 그 결과로 콜렉터-에미터 브레이크 다운(collector-emitter breakdown)이 급속하게 발생된다는 것이다. 이 장치는 바이폴라 트랜지스터가 전류를 내부적으로 증폭시키기 때문에 견고하지 않다. 실제적인 애플리케이션에서, 오직 대략 100의 전류 이득이 요구된다.
알려진 이질 접합 바이폴라 트랜지스터(heterojunction bipolar transistor)에서, 베이스 도핑을 증가시키는 것에 의해서 콜렉터 전류가 감소된다. 추가하여, 에미터 컨택트(emitter contact)는 관례적으로 이용되는 폴리실리콘 대신에 금속으로 이루어진다. 금속 컨택트에서 소수의 전하 캐리어의 재결합은 폴리실리콘 컨택트의 소수의 전하 캐리어의 재결합에 비해 대략 1차수를 초과하고, 그 결과로 베이스 전류가 대략 1차수만큼 증가되게 한다.
알려진 바이폴라 트랜지스터의 단점은 베이스 전류값의 설정이 어렵다는 점이다. 금속 컨택트가 에미터 영역의 경계에 접하고, 에미터 영역의 제 2 반도체 재료와의 인터페이스에서 반응하기 때문에, 접합부에서 보면 에미터 영역의 폭이 매우 변동되기 쉽다.
고속 애플리케이션용으로 의도되는 바이폴라 트랜지스터의 에미터 영역의 폭이 매우 작기 때문에, 에미터 영역의 일부를 소모시키는 인터페이스 반응에 기인한 에미터 폭의 감소가 비교적 크다. 베이스 전류는 에미터 영역의 폭 및 에미터 영역과 금속 사이의 인터페이스의 폭에 실질적으로 의존한다. 금속 컨택트는 바이폴라 트랜지스터들 사이의 베이스 전류에서 실질적 변동을 초래하고, 그에 따라 전류 이득의 실질적 변동을 초래한다.
본 발명은, 제 1 도핑 타입을 갖는 콜렉터 영역(collector region)과, 제 2 도핑 타입을 갖는 베이스 영역(base region)과, 제 1 도핑 타입을 갖는 에미터 영역(emitter region)을 포함하는 바이폴라 트랜지스터(bipolar transistor)에 관한 것으로서, 접합부(junction)가 에미터 영역 및 베이스 영역 사이에 위치되고, 이 접합부에서 보면, 공핍 영역(depletion region)이 에미터 영역 내에서 연장되며, 에미터 영역은 제 1 반도체 재료층 및 제 2 반도체 재료층을 포함한다.
또한, 본 발명은 제 1 도핑 타입을 갖는 콜렉터 영역 및 제 2 도핑 타입을 갖는 베이스 영역-베이스 영역 위에 제 1 도핑 타입을 갖는 에미터 영역이 형성됨-을 포함하는 바이폴라 트랜지스터의 제조 방법에 관한 것이고, 여기에서 에미터 영역은 제 1 반도체 재료층 및 제 2 반도체 재료층을 포함한다.
도 1은 본 발명에 따른 바이폴라 트랜지스터를 도식적으로 도시하는 도면,
도 2는 GexSi1-x층의 일부가 에미터 영역 내에 위치되고, Ge의 비율이 변동되는 본 발명에 따른 바이폴라 트랜지스터의 제 1 실시예를 도시하는 도면,
도 3은 제 1 실시예에 따른 바이폴라 트랜지스터의 구멜 플롯(Gummel plot)을 도시하는 도면,
도 4는 본 방법에 따라서 제조된 바이폴라 트랜지스터의 도식적인 단면도,
도 5는 제 1 실시예에 따른 바이폴라 트랜지스터의 실험적 도핑 프로파일을 도시하는 도면,
도 6은 에미터 영역의 층의 부분 내에 20%의 Ge를 포함하는 것과, 기준으로서 에미터 영역의 층의 부분 내에 Ge가 없는 것을 나타낸 제 1 실시예에 따른 바이폴라 트랜지스터의 실험적 구멜 플롯을 도시하는 도면,
도 7은 콜렉터 및 베이스 전류에 대한 실험적 데이터를 에미터 영역의 층의 부분 내에 Ge의 비율의 함수로서 도시하는 도면,
도 8은 컷오프 주파수에 대한 실험적 데이터를 에미터 영역의 층의 부분 내의 Ge 비율의 함수로서 도시하는 도면,
도 9는 제 1 실시예에 따른 바이폴라 트랜지스터의 콜렉터-에미터 브레이크 다운 전압에 대한 실험적 데이터를 도시하는 도면,
도 10은 본 방법에 따라서 제조되는 바이폴라 트랜지스터를 포함하는 반도체장치의 도식적인 단면도,
본 발명의 목적은 서문 단락에서 설명된 타입의 바이폴라 트랜지스터를 제공하는 것에 의해, 베이스 전류를 이용하여 전류 증폭을 매우 정확하게 조정할 수 있게 하는 것이다.
본 발명에 따른 바이폴라 트랜지스터에 있어서는, 제 2 반도체 재료의 진성 캐리어 농도(intrinsic carrier concentration)가 제 1 반도체 재료의 진성 캐리어 농도를 초과한다는 점, 제 2 반도체 재료층이 공핍 영역 외부에 위치된다는 점, 및 제 2 반도체 재료가 오제 재결합(Auger recombination)이 발생되도록 도핑된다는 점에서 이 목적을 달성할 수 있다.
바이폴라 트랜지스터가 동작 중일 때, 베이스 영역으로부터 에미터 영역 내에 주입되는 소수의 전하 캐리어는 공핍 영역으로부터 에미터 영역의 경계에 접하는 에미터 컨택트의 방향으로 확산된다. 제 2 반도체 재료의 더 작은 밴드갭에 기인하여, 제 1 반도체 재료의 진성 농도보다 제 2 반도체 재료층의 소수의 전하 캐리어의 진성 농도(ni)가 더 커진다. 반도체에서, ni 2=np이고, 여기에서 n은 전자의 농도이고 p는 정공(hole)의 농도인 것에 의해서, 제 2 반도체 재료층 내에 증가된 농도의 소수 전하 캐리어가 존재한다. 베이스 전류의 증가를 유발하는 물리적효과를 오제 재결합(Auger recombination)으로 지칭한다.
초과된 전하 캐리어가 높은 도핑 농도를 갖는 반도체 재료 내에서 재결합된다면 오제 재결합이 발생된다. 정공 및 전자 사이의 직접적인 재결합은 트랩(trap)이 있기 때문에 재결합 속도에 비해서 무시할 수 없다(Schottky Read Hall 재결합). 오제 재결합의 경우에는, 서로 상호 작용하는 3개의 전하 캐리어, 즉 2개의 전자 및 하나의 정공, 또는 2개의 정공 및 1개의 전자 중 어느 한 쪽과 상호 작용하는 3개의 전하 캐리어가 존재한다. 2개의 전하 캐리어는 재결합되고 제 3 전하 캐리어는 입사 전하 캐리어로부터의 임펄스(impulse) 및 위의 재결합에 의해서 방출되는 에너지를 취득한다.
n형 에미터에 있어서, 오제 재결합은 전자 농도에 대해 2차 함수로 의존하고 정공 농도에 선형적으로 의존한다. 더 작은 밴드갭을 가지고, 그에 따라 더 높은 진성 농도를 갖는 제 2 반도체 재료를 이용하는 것에 의해서 정공 농도가 몇 차수나 증가되면, 오제 재결합이 베이스 전류에 지배적으로 기여한다. 소수의 전하 캐리어의 증가는 밴드갭의 감소에 지수 함수적으로 의존한다. 그러므로, 제 2 반도체 재료의 조성의 함수로서 밴드갭을 정확하게 설정하는 것에 의해서, 베이스 전류를 매우 정확하게 설정할 수 있고, 그에 따라서 또한 전류 증폭을 매우 정확하게 설정할 수 있다.
에미터 영역 내의 제 1 반도체 재료는 예를 들면, InAlAs 등이고, 제 2 반도체 재료는 예를 들면, InGaAs 등이다. 이러한 재료에 대한 n형 도핑은 예를 들면, 실리콘 등이고, p형 도핑은 예를 들면, 베릴륨 등이다. 이와 다르게, 제 1 반도체재료로서 Si를 포함하고, 제 2 반도체 재료로서 GexSi1-x조성을 포함하는 바이폴라 트랜지스터용으로 실리콘을 이용할 수 있다. N형 도핑용으로는 예를 들면, As 또는 P를 이용할 수 있고, p형 도핑용으로는 예를 들면, B를 이용할 수 있다.
비교적 높은 진성 농도때문에, 제 2 반도체 재료로서 Ge가 특히 적합하게 이용될 수 있다.
유용하게는, 제 2 반도체 재료가 적어도 층의 일부분에 걸쳐서 적어도 실질적으로 일정한 조성을 갖는다. 결과적으로, 진성 캐리어 농도뿐만 아니라 밴드갭이 이러한 부분에 걸쳐 적어도 실질적으로 일정하게 된다. 제 2 반도체 재료의 조성이 변동되는 상황과 비교하면, 적어도 실질적으로 일정한 조성을 갖는 층의 부분 내에서 오제 재결합의 보다 나은 설정을 달성할 수 있는 것에 의해서, 오제 재결합에 의해 지배되는 베이스 전류를 보다 정확하게 설정할 수 있다.
바람직하게는, 에미터 영역의 제 1 반도체 재료는 실리콘이고, 제 2 반도체 재료는 Si 및 Ge의 조성을 갖는다.
GexSi1-x의 큰 이점은, 에너지에 있어서, 그의 전도대가 실리콘의 전도대와 동일 레벨에 있다는 점에 의한다. 그에 의해서, 콜렉터 전류에 영향을 주지 않으면서 제 2 반도체층 내에서 Ge의 비율에 의해 베이스 전류를 정확하게 조정할 수 있다. GexSi1-x의 조성을 갖는 층의 부분이 더 작은 밴드갭을 갖는 것에 의해서, 반도체층내의 정공 농도가 증가된다. 정공 농도의 증가는 밴드갭의 감소에 지수 함수적으로 의존한다. GexSi1-x의 밴드갭은 실질적으로 Ge의 비율에 선형적으로 의존한다. GexSi1-x를 이용하는 것에 의해서 몇 배나 정공 농도가 증가되면, 오제 재결합은 베이스 전류에 지배적으로 기여한다.
추가적인 이점은 특히 컷오프 주파수(fT)에 특징지어지는 콜렉터 전류 및 장치의 속도가 변화되지 않은 채로 유지된다는 점이다. 전류 증폭이 감소될 수 있기 때문에, 에미터-콜렉터 브레이크 다운 전압(BVceo)이 증가되고 그에 따라 fT×BVceo 의 곱도 또한 증가된다.
추가적인 이점은 전류 증폭이 온도 효과에 덜 민감하다는 점에 있다. 파워 트랜지스터(power transistors) 등과 같이 보다 많은 전류를 전달하는 바이폴라 트랜지스터는 전류에 의해서 내부적으로 가열되고, 그 결과로 전류 증폭이 증가된다. 에미터 영역 내에서 GexSi1-x의 더 작은 밴드갭에 의한 결과로, 에미터 영역 내의 GexSi1-x는 전류 증폭에 있어서 부(negative)의 온도 효과를 갖는다. 이 부의 온도 효과가 정(positive)의 온도 효과를 적어도 부분적으로 보상하고, 그 결과로서 전류 증폭은 온도의 함수로서 보다 더 일정하게 유지된다.
고속 바이폴라 트랜지스터에 있어서, 소수 전하 캐리어의 수명(lifetime)이 짧은 것이 매우 중요하다. 소수 전하 캐리어의 수명(τ)은 대략 τ=1/(ΓN2)이고, 실리콘의 경우에 Γ=2×10-31cm6s-1이고, N은 에미터 영역층의 부분 내에서의 도핑 농도이다. 그러므로, 3×1020cm-3의 도핑 농도에서, 수명은 전형적으로 0.05ns이다.따라서, 짧은 수명을 획득하기 위해서는 제 2 반도체 재료를 포함하는 층의 부분 내에서 도핑 농도가 가능한 한 높은 것이 유리하고, 3×10-20cm-3인 것이 바람직하다.
제 2 반도체 재료를 포함하는 층의 부분이 n형으로 도핑되는 것이 유리하다. 일반적으로, npn 트랜지스터는 pnp 트랜지스터보다 더 빠르다. 전자의 이동도(mobility)가 정공의 이동도에 비해 몇 배 더 높아서, 전자의 전하 전송이 더 빠르다. 추가적으로, 특히 As와 같은 n형 도핑의 용해도(solubility)가 B 등과 같은 p형 도핑에 비해서 훨씬 높은 것에 의해서, 비교적 많은 전하 캐리어가 전기적으로 활성화된다.
추가하여, n형 도핑이 더 얕은 에미터를 제조할 수 있게 하는 것에 의해서, 에미터 내의 전하 저장이 비교적 작아진다. 트랜지스터의 제조에서, As 및 Sb 등과 같은 n형 도핑 원자의 확산이 B 등과 같은 p형 도핑 원자의 확산에 비해서 훨씬 낮은 속도로 발생되는 것에 의해서, 보다 가파른 도핑 프로파일이 제조되고 에미터가 더 얇아진다.
제 2 반도체 재료의 조성에서 게르마늄의 최대 비율은 층의 두께와 연관된다. 게르마늄의 격자 상수(lattice constant)(5.66Å)가 실리콘의 격자 상수(5.43Å)를 초과함에 따라서, 이 층이 실리콘 격자 상에 에피택셜하게(epitaxially) 제공될 때 GexSi1-x층 내에 압축 응력이 발생된다. GexSi1-x층 내의 응력이 너무 커지면, 층의 이완(relaxation)이 발생된다. GexSi1-x의 비율이 실제적으로 30%를 초과한다면, GexSi1-x층은 응력의 완화를 초래하는 것에 의해서, 이 층은 더 이상 적절하게 에피택셜하지 않으며, 격자 에러 및 결함이 생성되게 된다. 그러므로, 실제적으로 Ge의 비율은 비교적 낮게 유지된다.
소수의 전하 캐리어가 층의 부분을 통해서 터널링(tunneling)할 수 없는 대신에, 제 2 반도체 재료 내에 오제 재결합이 발생되는 것이 중요하다. 이 때문에, 층의 부분은 적어도 수 원자층의 폭을 갖고, 이는 재료에 따라서 전형적으로 수 나노미터를 초과한다. 그러나, 30%의 높은 Ge 농도에 있어서는 응력의 완화에 기인하여, 층은 너무 두껍지 않은 것이 바람직하고, 즉, 두께는 전형적으로 10㎚이하여야 한다.
바람직하게는, 제 2 반도체 재료를 갖는 층은 적어도 실질적으로 에미터 컨택트에 접한다. 일반적으로, 도핑은 확산에 의해서 에미터 영역 내에서 확산되기 때문에, 제 1 타입 도핑 원자의 농도는 표면에서 가장 높다. 여기에서, 제 2 반도체층의 부분 내에서 오제 재결합은 매우 중요하다. 오제 재결합의 우세한 효과때문에, Ge 농도를 변동시키는 것에 의해 베이스 전류를 완전히 조정할 수 있다. 그러나, 에미터 영역 내의 도핑 농도가 적어도 실질적으로 일정하다면, 이 위치에서 소수 전하 캐리어의 농도가 최대가 되기 때문에, 제 2 반도체 재료를 갖는 층이 적어도 실질적으로 공핍 영역에 접하는 것이 유리하다.
바이폴라 트랜지스터는 제 1 반도체 재료로 된 반도체 몸체를 포함하는 반도체 장치의 부분일 수 있다. 본 발명은 또한 이러한 장치에 관계된다.
반도체 장치는, 예를 들면, 바이폴라 트랜지스터 및 CMOS 회로(BiCMOS)의 집적 회로이거나 메모리일 수 있다. 제 1 반도체 재료로 된 반도체 몸체는 예를 들면, 실리콘 등이고 바이폴라 트랜지스터는 GexSi1-xHBT 등일 수 있다.
이와 다르게, 반도체 몸체는 InP일 수 있고 바이폴라 트랜지스터는 InAlAs/InGaAsHBT일 수 있다.
본 발명의 다른 목적은, 베이스 전류값을 정확하게 정의하는 것에 의해서 서문 단락에서 설명된 타입의 바이폴라 트랜지스터를 제조하는 방법을 제공하는 것이다.
이 방법에 있어서, 본 발명에 따르면 제 1 반도체 재료의 제 1 층을 베이스 영역 위에 에피택셜하게 제공하고, 그 이후에 제 2 반도체 재료의 제 2 층을 후속적으로 에피택셜하게 제공하며, 오제 재결합이 발생되게 하는 방식으로 제 1 도핑 타입으로 도핑하고, 제 2 반도체 재료의 진성 캐리어 농도가 제 1 반도체 재료의 진성 캐리어 농도를 초과하게 하는 점에서 본 발명의 목적을 달성할 수 있다.
비교적 더 큰 밴드갭을 갖고 더 작은 진성 캐리어 농도를 갖는 제 1 반도체 재료는 예를 들면, InAlAs 등일 수 있고, 제 2 반도체 재료는 InGaAs일 수 있다. 예를 들면, 가스 소스 분자빔 에피택시(gas source molucular beam epitaxy) 등에 의해서 이 층을 베이스 영역 위에서 에피택셜하게 성장시킨다. 에미터용으로는 예를 들면, 고도로 도핑된 n형 에미터일 수 있고, 예를 들면, 이온 주입(ion implantation) 및 확산에 의해서 도핑을 제공한다. 오제 재결합이 발생되는 도핑농도는 반도체 재료에 의존한다. 도핑 농도는 비교적 높아서, 일반적으로 밴드갭이 좁아지게 한다. 제 2 반도체 재료는 예를 들면, Ⅲ-Ⅴ 반도체, 게르마늄 또는 SiGe 등과 같은 게르마늄 복합체일 수 있다.
제 2 층 상의 제 2 반도체 재료의 조성이 적어도 실질적으로 일정한 것이 유리하다. 재료의 일정한 조성은 밴드갭이 적어도 실질적으로 일정하고, 그에 따라 전하 캐리어의 진성 농도가 또한 적어도 실질적으로 일정하게 한다는 이점을 갖는다. 이는 오제 재결합의 크기가 정확하게 조정될 수 있게 한다.
에미터 영역 내에서 반도체 재료의 유용한 조합은 제 1 반도체 재료로서 Si를, 제 2 반도체 재료로서 Si와 Ge의 복합체를 포함한다. 에피택시가 MBE 등과 같은 느린 성장 방법을 이용하는 것에 의해서만 수행될 수 있는 것이 아니고, 또한 화학 기상 증착(chemical vapor deposition) 등과 같은 빠른 증착 방법에 의해서도 수행될 수 있다는 점에서 큰 이점이 존재한다. 증착 프로세스 도중에, 인시튜(in situ)로 도핑을 제공할 수 있다. 이 방식으로 제 2 반도체 재료 내에 실질적으로 일정한 도핑 레벨이 보장된다. 전체 에미터 영역이 예를 들면, n형 등의 동일한 도핑 타입을 갖기 때문에, 제 1 반도체 재료를 n형으로 도핑하여, 동일한 n형 도핑을 이용하는 제 2 반도체 재료의 성장 프로세스에서 가스를 교체할 필요가 없고, 그 결과로 도핑이 더 균일해지고 자동 도핑(autodoping)이 발생되지 않게 하는 것이 유리하다.
반도체 재료 내에서 인시튜로 제공될 수 있는 도핑 레벨은 증착 온도 및 도핑 원자에 의존한다. As의 용해도는 증착이 발생되는 온도에 관계된다. P는 더낮은 용해도를 생성하고, 그에 따라 에미터 영역 내에서 높은 도핑 레벨에 있어서 덜 적합하다. Sb는 비교적 낮은 용해도를 생성하지만, 클러스터(clustering)되는 경우에, 1×1020cm-3의 도핑 농도를 달성할 수 있다. Sb의 이점은 확산 계수가 비교적 낮은 것에 의해서, 가파른 프로파일을 획득할 수 있다는 점에 있다.
이와 다르게, 에미터 영역 위에서 제 1 도핑 타입의 도핑을 갖는 폴리실리콘층을 제공하는 것에 의해서 에미터 컨택트를 에미터 영역 위에 형성하고, 폴리실리콘층의 도핑 원자의 외방 확산(out diffusion)을 통해서 제 2 층을 도핑하는 것으로서, 에미터 영역 내에 높은 도핑 레벨을 제공할 수 있다. 그러나, 증착 프로세스 도중에 폴리실리콘 내에 도핑을 제공할 수 있는데, 일반적으로 이온 주입을 통해서 폴리실리콘층 내에 도핑을 제공한다. 그 후에, 대략 900℃의 높은 온도에서 수행되는 단계 도중에, 도핑 원자는 폴리실리콘층으로부터 에미터 영역 내부로 확산된다. 얕은 에미터 영역을 획득하도록, 높은 온도에서 확산 시간이 짧은 것을 확인하는 것이 중요하다. 이를 달성하기 위해서, 종종 RTA(rapid thermal annealing) 또는 레이저 어닐링을 이용한다. 도핑은 단지 수 초만에 고온이 되게 하고, 그 결과로 외방 확산이 작아지게 한다.
제 1 반도체 재료로 된 반도체 몸체를 포함하는 반도체 장치를 제조하는 유리한 방법에서, 일반적으로 콜렉터 및 베이스 영역을 기판 상에 제공한다. InAlAs/InGaAs 트랜지스터의 경우에, 반도체 재료는 InP이다.
광전 네트워크(optoelectronic network) 내의 구성 요소로서 매우 적합하게이용될 수 있는 광전 회로(optoelectronic circuit)를 형성하기 위해, InAlAs/GaAs의 바이폴라 트랜지스터를 InP 장치와 집적할 수 있다. Si로 된 반도체 몸체 및 실리콘으로 된 바이폴라 트랜지스터를 포함하는 반도체 장치를 BiCMOS 및 매립형 메모리용으로 특히 적합하게 이용할 수 있다.
바이폴라 트랜지스터를 CMOS 프로세스에서 제조하는 것은 오직 수 개의 추가적인 마스킹 단계만을 필요로 한다.
WO 9737377에 개시된 바와 같이, 예를 들면, 산화물 및/또는 질화물로 된 에미터 윈도우(emitter window) 내에 에미터 영역을 선택적으로 에피택셜하게 성장시킬 수 있다.
선택적 에피택시에 의해서 에미터 윈도우 내에 에미터를 성장시키는 것은, 추가적인 마스킹 단계를 필요로 하지 않기 때문에 유용하다. US 5821149에 개시된 바와 같이, 선택적 성장이 곤란할 때에는, 이와 다르게 에미터 영역을 차별적인 에피택셜층으로 형성할 수 있다.
일반적으로, 프로세스에서 후속 단계에 에미터를 형성하는 것에 의해서, 에미터의 열 축적(thermal budget)이 작아지게 하여, 그 결과로 에미터가 얕게 유지되고 도핑 원자가 전기적으로 비활성화되지 않게 하는 것이 유리하다.
반도체 장치 내에 에미터 영역을 형성하기 위해서, 반도체 장치에 위에서 설명된 방법을 적용하고, 그의 모든 조합을 또한 적용한다.
본 발명의 이러한 특성 및 다른 특성은 이하에서 설명되는 실시예를 참조하여 명확하고 명백해질 것이다.
도 1에 도시된 바이폴라 트랜지스터는 제 1 도핑 타입을 갖는 콜렉터 영역(1), 제 2 도핑 타입을 갖는 베이스 영역(2) 및 제 1 도핑 타입을 갖는 에미터 영역(3)을 포함한다. 접합부(4)는 에미터 영역(3) 및 베이스 영역(2) 사이에 존재하고, 이 접합부에서 보면, 공핍 영역(5)이 에미터 영역(3) 내에서 연장된다. 에미터 영역(3)은 제 1 반도체 재료의 층(6) 및 제 2 반도체 재료의 층(7)을 포함한다.
제 2 반도체 재료(7)의 진성 캐리어 농도는 제 1 반도체 재료(6)의 진성 캐리어 농도보다 높다. 제 2 반도체 재료(7)는 공핍 영역(5) 외부에 위치된다. 제 2 반도체 재료를 포함하는 층(7)은 비교적 강하게 도핑된다. 이 도핑은 오제 재결합이 발생되게 한다. 나타낸 실시예에서, 제 2 반도체 재료의 조성이 적어도 실질적으로 일정한 층(7)의 부분(8)은 전체 층(7)이다.
도 2에 도시된 바이폴라 트랜지스터의 유리한 실시예에서, 제 1 반도체 재료의 층(6)은 실리콘으로 이루어지고, 제 2 반도체 재료의 층(7)은 실리콘 및 게르마늄을 포함하는 조성으로 이루어진다.
SiGe의 층(7)은 As에 의해 n형으로 도핑되고, 3×1020cm-3이상의 도핑 농도에서 프로파일이 가파르게 된다. 에미터 영역 내의 SiGe는 정공의 평형농도(equilibrium concentration)가 국부적으로 증가되게 한다. 오제 재결합은 n형 농도에 2차 함수로 비례하고, 정공 농도에 선형적으로 비례한다. 오제 재결합을 이용하여 베이스 전류를 증가시킨다. Ge의 비율이 제각기 10% 및 20%만큼 증가된다면, 정공의 농도는 몇 차수나 증가된다. 층(7)에서, Ge가 없는 정공 농도의 기준 레벨을 곡선 a에 의해서 나타내었다. 10% Ge에서의 정공 농도는 곡선 b로 나타내었고, 20% Ge에서의 정공 농도를 곡선 c로 나타내었다. 20% Ge에서, 층(7) 내에서의 정공 농도는 1차 이상으로 증가된다.
이 실시예에서, 층(7)은 10㎚의 두께(9)를 갖는다. 이러한 층의 두께(9)는 실질적으로 모든 정공에 오제 재결합을 발생시키기에 충분하다. 이 실시예에서, 층(7)은 에미터 컨택트(10)에서 5㎚아래에 위치된다. 에미터 컨택트(10)에서, 정공의 평형 농도가 존재한다. 에미터 컨택트에서의 오제 재결합 및 표면 재결합이 정공 농도에 선형적으로 비례하기 때문에, 오제 재결합이 베이스 전류에 지배적인 기여를 형성할 수 있다는 것은 명백하다. 결국, 20% Ge(곡선 c)인 경우에, 에미터 컨택트(10)에서 정공의 평형 농도는 기준 곡선 a에 비해서 1차수 이상 더 작다.
제 2 반도체 재료(7)의 층(7)은 에미터 컨택트의 경계에 접한다. 예를 들면, 폴리실리콘 에미터 컨택트 및 단일 실리콘 에미터 영역(monosilicon emitter region) 사이의 인터페이스는 일반적으로 완전하지 않고, 층의 부분은 에미터 영역 및 에미터 컨택트의 표면 바로 아래에 위치된다.
베이스 전류에 대한 Ge 비율의 증가 효과는 도 3에서 확인된다. 1V의 콜렉터-베이스 전압(VCB)에서, 비율이 0%에서 20%로 증가되었다면, 베이스 전류는 대략 10의 계수로 증가된다. 초기에 1300의 과도하게 높은 전류 이득은 130으로 감소된다. 콜렉터 전류값은 Ge의 비율이 증가됨에 따라 변동되지 않은 채로 유지된다. 또한, 컷오프 주파수는 90㎓로 일정하게 유지된다.
바이폴라 트랜지스터는 제 1 반도체 재료의 반도체 몸체를 포함하는 반도체 장치의 부분일 수 있다. 바이폴라 트랜지스터의 반도체 재료는 결정질 실리콘, Ⅲ-Ⅴ 반도체, Si-Ge, Si-C층 또는 다른 복합체일 수 있다.
도 4에서, 도 1의 부분에 대응되는 부분을 동일한 참조 번호에 의해 나타내었다. 본 발명에 따른 방법에서, 제 1 도핑 타입을 갖는 콜렉터 영역(1) 및 제 2 도핑 타입을 갖는 베이스 영역(2) 위에 제 1 도핑 타입을 갖는 에미터 영역(3)을 형성한다. 에미터 영역(3)은 에피택셜하게 형성되어 제 1 반도체 재료의 제 1 층(6)을 제공하고, 그 이후에 제 2 반도체 재료의 제 2 층(7)을 후속적으로 에피택셜하게 제공하며 오제 재결합이 발생되게 하는 방식으로 제 1 도핑 타입으로 도핑한다. 제 2 반도체 재료의 진성 캐리어 농도는 제 1 반도체 재료의 진성 캐리어 농도를 초과한다.
본 발명에 따른 유리한 방법에서는, 강하게 도핑된 n형 기판 위에 5×1017cm-3의 P-도핑을 갖는 0.4㎛의 에피층(epi layer)이 존재한다. 이는 예를 들면, 20㎚의 진성 GexSi1-x(x=0.18), 6×1019cm-3의 붕소로 도핑된 5㎚의 GexSi1-x(x=0.18) 및 10㎚의 진성 GexSi1-x(x=0.18)로 이루어지는 차별적으로, 에피택셜하게 성장된 층 패킷(layer packet)으로 된 베이스 영역(2)에서부터 시작한다.
베이스 영역 위에 에미터 영역을 형성한다. 베이스 영역 위에 100㎚의 실리콘으로 된 두꺼운 층을 에피택셜하게 성장시킨다. 제 1 층(6)은 예를 들면, 3×1018cm-3의 인(phosphor)으로 도핑된다. 85㎚ 이후에, 제 2 층 of 10㎚의 GexSi1-x(x =0.2)를 에피택셜하게 성장시킨다. 제 2 층에서 제 2 반도체 재료의 조성은 적어도 실질적으로 일정하다. 이 실시예에서, GexSi1-x의 제 2 반도체 층(7)을 또한 인으로 도핑하고, 도핑 레벨은 3×1018cm-3이다.
도 5에 도시된 에미터 영역의 에피택셜 성장 이후에 트랜지스터의 도핑 프로파일은 에미터 표면 바로 아래에서 높은 Ge 피크를 나타낸다. Ge 농도는 에미터 표면에서 보면, 깊이의 함수로서 실질적으로 감소된다. 상자 형상의 프로파일을 성장시키는 것을 실제적으로 불가능하다. 층(7)의 비교적 작은 부분(8)만이 실질적으로 일정한 SiGe 조성을 갖는다. 이는 오제 재결합 프로세스에 제한을 부여하지 않는다.
폴리실리콘(16)의 층을 에미터 영역(3) 위에 증착한다. 도 4에 도시된 실시예에서, 폴리실리콘을 절연 재료의 윈도우 내에 증착한다. 절연 재료는 산화물(17) 및 질화물(18)이다. 폴리실리콘층을 이온 주입에 의해서 도핑하거나 인시튜로 도핑할 수 있다. 이 실시예에서, 폴리실리콘은 3×1020cm-3의 인 원자를가지고 인시튜로 도핑된다. n형 도핑 원자는 985℃의 온도에서 10초 동안에 폴리실리콘으로부터 에미터 영역 내부로 확산된다.
후속적으로, 리소그래피 및 에칭에 의해 폴리실리콘 에미터 컨택트를 패터닝하고, 최종적으로 금속(19)에 접속시킨다.
도 6에 도시된 구멜 플롯(Gummel plot)에서, 에미터 영역(3)은 0.3×10㎛2의표면 면적을 갖는다. 0V의 콜렉터-베이스 전압(VCB)에서, 에미터 영역 내에 Ge가 없는 베이스 전류(곡선 b)에 비해서, 에미터 영역(곡선 a) 내에 20%의 Ge 비율을 갖는 베이스 전류가 실질적으로 증가됨을 나타낸다. 에미터 영역 내에 20% Ge를 가질 때의 콜렉터 전류값은, 에미터 영역 내에 Ge가 없는 경우의 콜렉터 전류값과 실질적으로 동등하다. 1000을 초과하는 초기 전류 이득은 증가된 오제 재결합에 기인하여 1차수 이상 감소된다.
도 7에서는, 0.7V의 에미터-베이스 전압에서 콜렉터 전류가 Ge 비율에 의존하지 않는 반면, 에미터 영역 내에 Ge 비율이 증가될 때 베이스 전류가 실질적으로 증가된다.
고 주파수 성향은 오제 재결합에 의해 영향을 받지 않는다. 도 8은 컷오프 주파수가 에미터 영역 내의 Ge의 비율에 의존하지 않고, 이 트랜지스터에 있어서 전형적으로 40㎓의 값을 갖는다. 그러나, 더 높은 컷오프 주파수를 달성하는 것이 매우 용이하게 이루어질 수 있다. 제 1 실시예에 따라 베이스 영역 내에 SiGe를 포함하는 트랜지스터는 90㎓의 컷오프 주파수를 갖는다.
도 9는 에미터 영역층의 부분 내에 20% Ge를 추가하는 것에 의해서 에미터-콜렉터의 브레이크 다운 전압(BVCEO)이 실질적으로 증가되는 것을 나타낸다. fT×BVCEO의 곱은 바이폴라 트랜지스터의 속도를 나타낸다. 컷오프 주파수는 에미터 영역의 층의 부분 내에 Ge가 추가되는 것에 영향을 받지 않고, fT×BVCEO의 곱이 25% 증가되고, 그에 따라 동일한 BVCEO에서 트랜지스터의 속도도 증가된다.
도 10은 본 발명에 따라서 제조된 바이폴라 트랜지스터가 제공되고, 제 1 반도체 재료의 반도체 몸체(12)를 포함하는 반도체 장치(11)를 도시한다. 바이폴라 트랜지스터는 소위 BiCMOS 프로세스에서 CMOS와 집적된다. 바이폴라 트랜지스터는 에미터 영역(3) 내에 반도체 재료의 제 2 층으로서 SiGe를 포함한다. GexSi1-x변형층이 준 안정(metastable) 상태이기 때문에, 제조 프로세스 도중에 연장된 시간 주기 동안 900℃ 이상으로 온도가 상승되도록 허용하는 것은 바람직하지 않다. 일반적으로, 이 때문에, 먼저 CMOS 장치 및 예를 들면, 매립형 비휘발성 메모리를 제조하는 한편, GexSi1-x의 제 2 층(7)을 갖는 에미터 영역(3)을 최종 단계에서 형성한다.
본 발명은 위에서 설명된 예에 한정되지 않으며, 본 발명은 각각의 바이폴라 트랜지스터 또는 다른 이질 구조 바이폴라 트랜지스터(heterostructure bipolar transistor)에 채용될 수 있다는 점을 주지해야 한다. 추가하여, 본 장치는 실리콘에 한정되지 않으며, 이와 다르게 게르마늄, 게르마늄-실리콘, Ⅲ-Ⅴ 및 SiC 바이폴라 장치를 이용할 수 있다.
특정한 실시예의 특정 치수 및 재료는 변동될 수 있다는 것은 당업자들에게 있어서 명백할 것이다.
Claims (17)
- 제 1 도핑 타입을 갖는 콜렉터 영역(collector region)(1)과, 제 2 도핑 타입을 갖는 베이스 영역(base region)(2)과, 상기 제 1 도핑 타입을 갖는 에미터 영역(emitter region)(3)을 포함하는 바이폴라 트랜지스터(bipolar transistor)로서,상기 에미터 영역(3) 및 상기 베이스 영역(2) 사이에는 접합부(junction)(4)가 위치되고, 상기 접합부(4)에서 보면, 공핍 영역(depletion region)(5)은 상기 에미터 영역(3) 내에서 연장되며,상기 에미터 영역(3)은 제 1 반도체 재료의 층(6) 및 제 2 반도체 재료의 층(7)을 포함하고,상기 제 2 반도체 재료의 진성 캐리어 농도(intrinsic carrier concentration)가 상기 제 1 반도체 재료의 진성 캐리어 농도를 초과하고, 상기 제 2 반도체 재료의 층(7)은 상기 공핍 영역(5)의 외부에 위치되며, 오제 재결합(Auger recombination)이 발생되도록 상기 제 2 반도체 재료를 도핑하는 것을 특징으로 하는바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 제 2 반도체 재료는 상기 층(7)의 적어도 부분(8)에 걸쳐 적어도 실질적으로 일정한 조성을 갖는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 반도체 재료는 적어도 주요하게 실리콘을 포함하고, 상기 제 2 반도체 재료는 실리콘 및 게르마늄의 조성을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 층(7)은 적어도 3×1020cm-3의 도핑 농도로 도핑되는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제 3 항에 있어서,상기 조성 내에서 게르마늄의 비율은 30% 미만인 것을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,상기 접합부에서 수직하게 보면, 상기 층(7)은 3㎚ 이상의 두께(9)를 갖는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 에미터 영역(3)은 에미터 컨택트(emitter contact)(10)를 갖고, 상기 제 2 반도체 재료를 갖는 상기 층(7)은 적어도 실질적으로 상기 에미터 컨택트(10)에 인접하는 바이폴라 트랜지스터.
- 제 1 반도체 재료의 반도체 몸체(semiconductor body)(12)를 포함하는 반도체 장치(11)로서,청구항 1 내지 청구항 7 중 어느 한 항에 기재된 바이폴라 트랜지스터가 제공되는 반도체 장치(11).
- 제 1 도핑 타입을 갖는 콜렉터 영역(1)과, 그 위에 제 1 도핑 타입을 갖는 에미터 영역(3)-상기 에미터 영역(3)은 제 1 반도체 재료의 층(6) 및 제 2 반도체재료의 층(7)을 포함함-이 형성된 제 2 도핑 타입을 갖는 베이스 영역(2)을 포함하는 바이폴라 트랜지스터의 제조 방법으로서,상기 제 1 반도체 재료의 제 1 층(6)을 에피택셜로 제공함으로서 상기 에미터 영역(3)을 형성하고, 그 이후에 상기 제 2 반도체 재료의 제 2 층(7)을 후속적으로 에피택셜로 제공하고, 오제 재결합이 발생되도록 제 1 도핑 타입으로 도핑하며, 상기 제 2 반도체 재료의 진성 캐리어 농도가 상기 제 1 반도체 재료의 진성 캐리어 농도를 초과하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조 방법.
- 제 9 항에 있어서,상기 제 2 층(7) 위에서 상기 제 2 반도체 재료의 조성은 적어도 실질적으로 일정한 것을 특징으로 하는 바이폴라 트랜지스터의 제조 방법.
- 제 9 항 또는 제 10 항에 있어서,제시된 상기 제 1 반도체 재료는 적어도 실질적으로 실리콘을 포함하고, 제시된 상기 제 2 반도체 재료는 실리콘 및 게르마늄의 조성을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조 방법.
- 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,제 2 층(7) 내에 제공되는 도핑은 3×1020cm-3의 도핑 농도를 갖는 것을 특징으로 하는 바이폴라 트랜지스터의 제조 방법.
- 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,상기 에피택셜 성장 프로세스 도중에 상기 제 2 반도체 재료의 상기 제 2 층(7)을 제 1 도핑 타입으로 인시튜(in-situ) 도핑하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조 방법.
- 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,제 1 도핑 타입을 갖는 폴리실리콘층(16)을 상기 에미터 영역(3) 위에 제공하는 것에 의해 상기 에미터 영역(3) 위에 에미터 컨택트(10)를 형성하고,상기 폴리실리콘 층(16)으로부터 상기 도핑 원자의 외방 확산(outdiffusion)에 의해 상기 제 2 층(7)을 도핑하는 바이폴라 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 조성에서 게르마늄의 비율은 30%보다 작게 되도록 선택하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조 방법.
- 제 9 항에 있어서,제 2 층(7)의 두께는 3㎚를 초과하도록 선택하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조 방법.
- 제 1 반도체 재료로 된 반도체 몸체(12)를 포함하는 반도체 장치(11)의 제조 방법에 있어서,청구항 9 내지 청구항 16에 기재된 방법에 따라서 제조되는 바이폴라 트랜지스터를 제공하는 반도체 장치(11)의 제조 방법.
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