KR20040018170A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20040018170A
KR20040018170A KR1020030057765A KR20030057765A KR20040018170A KR 20040018170 A KR20040018170 A KR 20040018170A KR 1020030057765 A KR1020030057765 A KR 1020030057765A KR 20030057765 A KR20030057765 A KR 20030057765A KR 20040018170 A KR20040018170 A KR 20040018170A
Authority
KR
South Korea
Prior art keywords
insulating film
low concentration
gate electrode
film
forming
Prior art date
Application number
KR1020030057765A
Other languages
English (en)
Other versions
KR100939511B1 (ko
Inventor
아리요시준이치
토리사토시
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20040018170A publication Critical patent/KR20040018170A/ko
Application granted granted Critical
Publication of KR100939511B1 publication Critical patent/KR100939511B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 게이트 전극 또는 소스/드레인층 위에 실리사이드막을 가지며, 종래에 비하여 한층 더 고밀도화가 가능한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
게이트 전극(32) 및 LDD층(33)이 형성된 반도체 기판(30) 위에 실리사이드 블록이 되는 SiN막(34)을 형성하고, 이 SiN막(34)에 LDD층(33)으로 통하는 개구부(34a)를 설치한다. 이 개구부(34a)를 통해 LDD층(33)에 불순물을 도입하여 소스/드레인층(33a)을 형성하고, 그 표면을 실리사이드화하여 실리사이드막(36a)을 형성한다. 다음에, SiO2로 이루어진 층간 절연막(37)을 형성하고, SiN에 비하여 SiO2의 에칭율이 큰 조건으로 층간 절연막(37)을 에칭하여 층간 절연막(37)의 상면으로부터 개구부(34a)를 통해 LDD층(33)에 도달하는 컨택트 홀(37h)을 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD FOR THE SAME}
본 발명은 실리사이드막을 통해 소자와 배선을 접속하는 반도체 장치에 관한 것으로, 특히 플래시 메모리와 같이 저전압으로 동작하는 트랜지스터와 고전압으로 구동하는 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
플래시 메모리 등의 반도체 장치는 5 V 또는 그 이하의 저전압으로 동작하는 저전압 트랜지스터와, 20 V 정도의 고전압으로 동작하는 고전압 트랜지스터가 혼재되어 구성되어 있다.
도 1은 종래의 반도체 장치의 고전압 트랜지스터와 배선과의 접속부를 도시하는 단면도이다. 이 도 1을 참조하여 종래의 반도체 장치의 제조 방법을 설명한다.
우선, 반도체 기판(10)의 소정 위치에 홈(트렌치)을 형성하고, 홈 안에 SiO2(이산화규소) 등의 절연 물질을 매립하여 소자 분리막(11)을 형성한다. 그 후, 반도체 기판(10)의 표면을 산화시켜 게이트 절연막(도시하지 않음)을 형성하고, 게이트 절연막상에 소정의 패턴으로 게이트 전극(12)을 형성한다.
그 후, 게이트 전극(12)을 마스크로서 반도체 기판(10)의 표면에 불순물을 비교적 저농도로 도입하여, LDD(Lightly Doped drain)층(13)을 형성한다. LDD층(13)은 게이트 전극(12)의 양측에 각각 형성되지만, 도 1에서는 한쪽 LDD층(13)만을 도시하고 있다.
다음에, 반도체 기판(10)의 상측 전면에 SiO2등의 절연막을 형성한다. 그리고, 이 절연막을 이방성 에칭하여 게이트 전극(12)의 양측부에만 절연막을 남겨, 측벽(14)으로 한다.
다음에, 반도체 기판(10)의 상측 전면에 SiO2등의 절연 물질을 퇴적하여 층간 절연막(15)을 형성한다. 게이트 전극(12), LDD층(13) 및 소자 분리막(11) 등은 이 층간 절연막(15)에 의해 덮인다.
다음에, 포토리소그래피법에 의해 층간 절연막(15)을 선택적으로 에칭하여, LDD층(13)에 도달하는 컨택트 홀(15h)을 형성한다. 그리고, 이 컨택트 홀(15h)을 통해 반도체 기판(10)의 표면에 불순물을 고농도로 이온 주입하여, 소스/드레인층(13a)을 형성한다.
계속해서, 컨택트 홀(15h) 안에 금속 등의 도전체를 매립하여, 컨택트 플러그(15a)를 형성한다. 그 후, 층간 절연막(15) 위에 금속막을 형성하고, 이 금속막을 포토리소그래피법에 의해 패터닝하여 배선(16)을 형성한다.
이와 같이 하여 제조된 반도체 장치에 있어서, 트랜지스터의 내압은 소스/드레인층(13a)과 게이트 전극(12) 사이의 거리(a)에 관계하고, 이 거리(a)가 클수록트랜지스터의 내압이 높아진다.
그런데, 최근, 반도체 장치의 미세화가 한층 더 촉진되는 경향이 있다. 이것에 따라, 게이트 전극 또는 소스/드레인층과 배선 사이의 컨택트부의 면적도 축소되어 있다. 이 때문에, 컨택트부의 특성을 한층 더 향상시키기 위해서, 살리사이드 프로세스에 의해 형성하는 실리사이드막이 사용되게 되었다.
도 2는 종래의 반도체 장치의 다른 예를 도시하는 단면도이다. 이 도 2를 참조하여 살리사이드 프로세스를 갖는 종래의 반도체 장치의 제조 방법을 설명한다.
반도체 기판(20)의 소자 분리 영역에 불순물을 고농도로 이온 주입하여, 소자 분리용 불순물 영역(21)을 형성한다. 또한, 소자 분리 영역의 반도체 기판(20)의 표면을 산화시켜, 소자 분리막(22)을 형성한다.
다음에, 소자 영역의 반도체 기판(20)의 표면을 산화시켜 게이트 절연막(도시하지 않음)을 형성하고, 게이트 절연막 위에 소정의 패턴으로 폴리실리콘으로 이루어진 게이트 전극(23)을 형성한다. 그 후, 게이트 전극(23)을 마스크로서 반도체 기판(20)에 불순물을 저농도로 이온 주입하여, LDD층(24)을 형성한다. LDD층(24)은 게이트 전극(23)의 양측에 각각 형성된다.
다음에, 반도체 기판(20)의 상측 전면에 실리사이드 블록이 되는 SiN(질화규소)막(25)을 형성하고, 이 SiN막(25)을 소정의 형상으로 패터닝한다.
그리고, SiN막(25)의 개구부로부터 LDD층(24)에 불순물을 고농도로 이온 주입하여 소스/드레인층(24a)을 형성한다. 또한, 반도체 기판(20)의 상측 전면에 코발트 또는 텅스텐 등의 금속막을 형성한 후, 열처리를 행하여 게이트 전극(23) 및소스/드레인층(24a)의 표면에 각각 실리사이드막(26a, 26b)을 형성한다. 그 후, 에칭에 의해 미반응의 금속막을 제거한다.
다음에, 반도체 기판(20)의 상측 전면에 SiO2등의 절연막을 퇴적시켜 층간 절연막(27)을 형성한다. 그리고, 이 층간 절연막(27)에, 소스/드레인층(24a)에 도달하는 컨택트 홀(27h)을 형성하고, 컨택트 홀(27h) 안에 도전체 물질을 매립하여 컨택트 플러그(27a)를 형성한다.
계속해서, 층간 절연막(27) 위에 금속막을 형성하고, 이 금속막을 포토리소그래피법에 의해 패터닝하여 배선(28)을 형성한다. 이와 같이 하여, 반도체 장치가 완성된다.
그러나, 본원 발명자들은 전술한 종래의 반도체 장치의 제조 방법에는 이하에 나타내는 문제점이 있다고 생각한다.
도 2에 도시하는 반도체 장치에 있어서, 트랜지스터의 내압은 게이트 전극(23)과 소스/드레인층(24a) 사이의 거리(a)에 관계한다. 한편, 포토리소그래피법에 의해 층간 절연막(27)에 컨택트 홀(27h)을 형성할 때에는, 마스크의 위치 맞춤의 마진(b)이 필요하기 때문에, 실리사이드막(26b)의 사이즈는 컨택트 홀(27h)의 선단 사이즈(c)보다도 크게 할 필요가 있다. 따라서, 종래의 반도체 장치의 제조 방법에서는 위치 맞춤의 마진(b)만큼, 즉 소스/드레인층(24a)의 에지와 컨택트 플러그(27a) 사이의 거리분만큼 트랜지스터의 사이즈가 커져, 반도체 장치의 고밀도화가 저해된다.
이상으로부터 본 발명의 목적은 게이트 전극 또는 소스/드레인층 위에 실리사이드막을 가지며, 또한 종래에 비하여 한층 더한 고밀도화가 가능한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 종래의 반도체 장치의 고전압 트랜지스터와 배선과의 접속부를 도시하는 단면도.
도 2는 종래의 반도체 장치의 다른 예를 도시하는 단면도.
도 3a 내지 도 3d는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도 4는 SiN막의 개구부 및 컨택트 홀의 형상의 예를 도시하는 모식 평면도.
도 5a 내지 도 5i는 제1 실시 형태의 반도체 장치의 제조 방법을 저전압 트랜지스터 및 고전압 트랜지스터를 구비한 반도체 장치의 제조 방법에 적용한 예를 도시하는 단면도.
도 6a, 도 6b는 모두 제1 실시 형태의 고전압 트랜지스터 형성 영역의 개구부의 형상의 예를 도시하는 도면.
도 7a 내지 도 7d는 모두 제1 실시 형태의 고전압 트랜지스터 형성 영역의 컨택트 홀의 형상의 예를 도시하는 도면.
도 8a 내지 도 8d는 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도 9는 컨택트 홀의 형상의 예를 도시하는 모식 평면도.
도 10a 내지 도 10l은 제2 실시 형태의 반도체 장치의 제조 방법을 저전압 트랜지스터 및 고전압 트랜지스터를 구비한 반도체 장치의 제조 방법에 적용한 예를 도시하는 단면도.
도 11a, 도 11b는 모두 제2 실시 형태에 있어서, 컨택트 홀의 형상의 예를 도시하는 평면도.
〈도면의 주요부분에 대한 부호의 설명〉
10, 20, 30, 40, 60, 70 : 반도체 기판
11, 22, 31, 41, 61, 71 : 소자 분리막
12, 23, 32, 43a∼43d, 62, 73a∼73d : 게이트 전극
13, 24, 33, 44a∼44d, 63, 74a∼74d : LDD층
13a, 24a, 33a, 50a∼50d, 63a, 80b, 80c, 88a : 소스/드레인층
14, 48, 78 : 측벽
15, 27, 37, 54, 67, 84 : 층간 절연막
15a, 27a, 37a, 55a∼55d, 67a, 90a∼90d : 컨택트 플러그
15h, 27h, 37h, 54h, 67h, 85h, 86h : 컨택트 홀
16, 28, 38, 68, 91a∼91d : 배선
25, 34, 46, 64, 76 : SiN막
26a, 26b, 36a, 36b, 52a∼52d, 66, 82a∼82d, 83b, 83c : 실리사이드막
42a, 72a : p웰
42b, 42c, 72b, 72c : n웰
45, 75 : SiO2막
47, 77, 79, 81, 85, 86, 87, 89 : 레지스트막
상기한 과제는 반도체 기판과, 상기 반도체 기판 위에 형성된 게이트 전극과, 상기 게이트 전극 양측의 상기 반도체 기판에 불순물을 저농도로 도입하여 형성된 저농도 불순물층과, 적어도 상기 저농도 불순물층 위에 형성된 제1 절연막과, 상기 제1 절연막에 설치되어 상기 저농도 불순물층의 일부가 노출되는 개구부와, 상기 저농도 불순물층의 상기 개구부에 정합하는 위치에 불순물을 상기 저농도 불순물층보다도 고농도로 도입하여 형성된 소스/드레인층과, 상기 소스/드레인층의 표면을 실리사이드화하여 형성된 실리사이드막과, 상기 반도체 기판 위에 형성되어 상기 게이트 전극 및 상기 제1 절연막을 덮는 제2 절연막과, 상기 제2 절연막의 상기 개구부에 정합하는 위치에 상기 개구부보다도 넓은 폭으로 형성되고, 상기 제2 절연막의 상면으로부터 상기 개구부를 통해 상기 소스/드레인층에 도달하는 컨택트 홀과, 상기 컨택트 홀 안에 도전체를 매립하여 형성된 컨택트 플러그와, 상기 제2 절연막 위에 형성되고, 상기 컨택트 플러그를 통해 상기 실리사이드막과 전기적으로 접속된 배선을 갖는 것을 특징으로 하는 반도체 장치에 의해 해결한다.
본 발명에 있어서는, 소스/드레인층은 제1 절연막의 개구부에 정합하는 위치에 형성되어 있다. 또한, 본 발명에 있어서는, 제1 절연막(실리사이드 블록)의 개구부가 컨택트 홀보다도 좁은 폭으로 형성되어 있고, 이 개구부를 통하여 소스/드레인층상의 실리사이드막과 컨택트 플러그가 접속되어 있다. 따라서, 게이트 전극과 소스/드레인층과의 간격을 필요 최소한으로 할 수 있어, 요구되는 내압을 확보하면서 반도체 장치를 고밀도화하는 것이 가능해진다.
또한, 상기 과제는 반도체 기판상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로서 상기 반도체 기판에 불순물을 저농도로 도입하여 저농도 불순물층을 형성하는 공정과, 상기 반도체 기판 및 상기 게이트 전극 위에 제1 절연막을 형성하고, 그 제1 절연막을 패터닝하여 상기 저농도 불순물층의 일부가 노출되는 개구부를 형성하는 공정과, 상기 개구부를 통해 상기 저농도 불순물층에 불순물을 상기 저농도 불순물층보다도 고농도로 도입하여 소스/드레인층을 형성하는 공정과, 상기 개구부 내측의 상기 소스/드레인층의 표면을 실리사이드화하여 실리사이드막을 형성하는 공정과, 상기 반도체 기판의 상측 전면에 제2 절연막을 형성하는 공정과, 상기 제1 절연막의 개구부보다도 넓은 폭으로 상기 제2 절연막을 에칭하여, 상기 실리사이드막이 노출되는 컨택트 홀을 형성하는 공정과, 상기 컨택트 홀에 도전체를 매립하여 컨택트 플러그를 형성하는 공정과, 상기 제2 절연막상에, 상기 컨택트 플러그를 통해 상기 실리사이드막에 전기적으로 접속한 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결한다.
본 발명에 있어서는, 제1 절연막의 개구부를 통해 저농도 불순물층에 불순물을 고농도로 도입하여 소스/드레인층을 형성한다. 따라서, 소스/드레인층의 크기는 개구부의 크기와 거의 동일해진다.
다음에, 반도체 기판 위에 제2 절연막을 형성하고, 이 제2 절연막을 에칭하여, 제1 절연막의 개구부보다도 넓은 폭의 컨택트 홀을 형성한다. 이 때, 제1 절연막에 비하여 제2 절연막의 에칭율이 높은 조건으로 에칭을 실시하면, 제1 절연막은 거의 에칭되지 않기 때문에, 개구부의 내측 공간이 컨택트 홀의 기판측 선단이 된다.
따라서, 컨택트 홀과 소스/드레인층의 에지와의 간격이 거의 제로가 되어, 종래에 비하여 컨택트 홀과 게이트 전극과의 간격이 축소된다. 이에 따라, 반도체 장치의 고집적화가 가능해진다.
더욱이, 상기 과제는 반도체 기판과, 상기 반도체 기판 위에 형성된 게이트 전극과, 상기 게이트 전극 양측의 상기 반도체 기판에 불순물을 저농도로 도입하여 형성된 저농도 불순물층과, 상기 저농도 불순물층 및 상기 게이트 전극 위에 형성된 제1 절연막과, 상기 제1 절연막에 설치되어 상기 게이트 전극의 일부가 노출되는 개구부와, 상기 개구부 내측의 상기 게이트 전극의 표면을 실리사이드화하여 형성된 실리사이드막과, 상기 반도체 기판 위에 형성되어 상기 게이트 전극 및 상기 제1 절연막을 덮는 제2 절연막과, 상기 제2 절연막의 상면으로부터 상기 저농도 불순물층에 도달하는 컨택트 홀과, 상기 저농도 불순물층의 상기 컨택트 홀에 정합하는 위치에 불순물을 상기 저농도 불순물층보다도 고농도로 도입하여 형성된 소스/드레인층과, 상기 컨택트 홀 안에 도전체를 매립하여 형성된 컨택트 플러그와, 상기 제2 절연막 위에 형성되고, 상기 컨택트 플러그를 통해 상기 소스/드레인층과 전기적으로 접속된 배선을 갖는 것을 특징으로 하는 반도체 장치에 의해 해결한다.
본 발명에 있어서는, 제1 절연막을 실리사이드 블록으로서 게이트 전극상에 실리사이드막이 형성된다. 또한, 제2 절연막(층간 절연막)의 상면으로부터 저농도 불순물층에 도달하는 컨택트 홀을 형성하고, 그 컨택트 홀을 통해 저농도 불순물층에 불순물을 고농도로 도입하여 소스/드레인층이 형성된다. 따라서, 컨택트 홀과 소스/드레인층의 에지와의 간격은 거의 제로로서, 반도체 장치의 고밀도화가 달성된다.
게다가, 상기 과제는 반도체 기판상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로서 상기 반도체 기판에 불순물을 저농도로 도입하여 저농도 불순물층을 형성하는 공정과, 상기 반도체 기판의 상측 전면에 제1 절연막을 형성하고, 그 제1 절연막을 패터닝하여 상기 게이트 전극의 일부가 노출되는 개구부를 형성하는 공정과, 상기 개구부 내측의 상기 게이트 전극의 표면을 실리사이드화하여 실리사이드막을 형성하는 공정과, 상기 반도체 기판의 상측 전면에 제2 절연막을 형성하는 공정과, 상기 제2 절연막의 상면으로부터 상기 저농도 불순물층에 도달하는 컨택트 홀을 형성하는 공정과, 상기 컨택트 홀을 통해 상기 저농도 불순물층에 불순물을 상기 저농도 불순물층보다도 고농도로 도입하여 소스/드레인층을 형성하는 공정과, 상기 컨택트 홀 안에 도전체를 매립하여 컨택트 플러그를 형성하는 공정과, 상기 제2 절연막상에, 상기 컨택트 플러그를 통해 상기 소스/드레인층에 전기적으로 접속한 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결한다.
본 발명에 있어서는, 제1 절연막을 실리사이드 블록으로서 게이트 전극상에실리사이드막을 형성하고, 추가로 제2 절연막(층간 절연막)을 형성한 후에, 제2 절연막의 상면으로부터 저농도 불순물층에 도달하는 컨택트 홀을 형성한다. 그 후, 컨택트 홀을 통해 저농도 불순물층에 불순물을 고농도로 도입하여 소스/드레인층을 형성한다. 따라서, 컨택트 홀과 소스/드레인층의 에지와의 간격이 거의 제로가 되어, 반도체 장치의 고밀도화가 달성된다.
이하, 본 발명의 실시 형태에 관해서, 첨부의 도면을 참조하여 설명한다.
(제1 실시 형태)
도 3a 내지 도 3d는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도이다.
우선, 도 3a에 도시한 바와 같이, 반도체 기판(30)의 소자 분리 영역에 홈(트렌치)을 형성하고, 홈 안에 SiO2등의 절연 물질을 매립하여 소자 분리막(31)을 형성한다. 그 후, 소자 영역의 반도체 기판(30)의 표면을 산화하여 게이트 절연막(도시하지 않음)을 형성하고, 게이트 절연막상에 소정의 패턴에 의해 폴리실리콘으로 이루어진 게이트 전극(32)을 형성한다.
다음에, 게이트 전극(32)을 마스크로서 반도체 기판(30)의 표면에 불순물을 저농도로 이온 주입하여, LDD층(33)을 형성한다. 그 후, 반도체 기판(30)의 상측 전면에 실리사이드 블록이 되는 SiN막(34)을 예컨대 115 nm의 두께로 형성한다. 그리고, 이 SiN막(34)을 포토리소그래피법에 의해 소정의 형상으로 패터닝하여, LDD층(33)의 일부가 노출되는 개구부(34a) 및 게이트 전극(32)의 일부가 노출되는 개구부(34b)를 형성한다. 개구부(34a)는 예컨대 180 nm의 폭으로 형성하고, 개구부(34b)는 예컨대 360 nm×360 nm의 크기로 형성한다.
또, 실리사이드 블록으로서, 예컨대 두께가 15 nm의 SiO2층(하층)과 두께가 100 nm의 SiN층(상층)의 2층 구조의 막을 사용하여도 좋다.
본 실시 형태에서는, SiN막(34)의 개구부(34a)를 형성할 때에 컨택트 홀 형성시의 마스크의 위치 맞춤 마진을 고려할 필요가 없다. 즉, 개구부(34a)는 후술하는 컨택트 플러그와 소스/드레인층과의 접속에 필요한 최소한의 크기로 설정하면 좋다.
다음에, 도 3b에 도시한 바와 같이, SiN막(34)의 개구부(34a)를 통해 LDD층(33)의 표면에 불순물을 고농도로 이온 주입하여, 소스/드레인층(33a)을 형성한다. 그 후, 반도체 기판(30)의 상측 전면에 코발트 또는 텅스텐 등의 금속막을 형성하여, 열처리를 행한다. 이에 따라, 금속막 중의 금속 원자와 게이트 전극(32) 및 LDD층(33) 표면의 실리콘 원자가 반응하여, LDD층(33) 위 및 게이트 전극(32) 위에 각각 실리사이드막(36a, 36b)이 형성된다. 그 후, 에칭에 의해 미반응의 금속막을 제거한다.
다음에, 도 3c에 도시한 바와 같이, 반도체 기판(30)의 상측 전면에 SiO2등의 절연 물질로 이루어진 층간 절연막(37)을 예컨대 650 nm의 두께로 형성한다. 그리고, 포토리소그래피법에 의해 층간 절연막(37)을 에칭하여, 소스/드레인층(33)상의 실리사이드막(36a)에 도달하는 컨택트 홀(37h)을 형성한다. 이 경우, 컨택트홀(37h)은 SiN막(34)의 개구부(34a)에 정합하는 위치에 형성하지만, 컨택트 홀(37h)의 사이즈는 마스크의 위치 맞춤 마진을 고려하여 결정한다. 즉, 컨택트 홀(37h)의 크기는 SiN막(34)의 개구부(34a)보다도 위치 맞춤 마진분 이상 크게 설정한다. 그리고, SiO2와 SiN과의 에칭 선택비가 큰 조건으로 층간 절연막(37)을 에칭하면, SiN막(34)은 거의 에칭되지 않고, 컨택트 홀(37h)의 선단 위치가 자기 정합적으로(즉, SiN막(34)의 개구부(34a)의 위치로) 결정된다.
계속해서, 도 3d에 도시한 바와 같이, 컨택트 홀(37h) 안에 텅스텐(W) 등의 금속을 매립하여, 컨택트 플러그(37a)를 형성한다. 즉, 반도체 기판(30)의 상측 전면에 Ti(티탄)막을 예컨대 40 nm, TiN(질화티탄)막을 예컨대 15 nm의 두께로 순차 형성하고, 컨택트 홀(37h) 안의 벽면 및 바닥면을 이들 Ti막 및 TiN막에 의해 덮는다. 그 후, 반도체 기판(30)의 상측 전면에 텅스텐을 퇴적시켜 컨택트 홀(37h) 안에 텅스텐을 매립하는 동시에, 층간 절연막(37)상에 텅스텐막을 형성한다. 그 후, 층간 절연막(37)이 노출될 때까지 텅스텐막, Ti막 및 TiN막을 CMP(Chemical Mechanical Polishin)법에 의해 연마하여 제거한다. 컨택트 홀(37h) 안에 남은 텅스텐, TiN막 및 Ti막에 의해 컨택트 플러그(37a)가 구성된다.
또, 도 4의 평면도에 도시한 바와 같이, 예컨대 SiN막(34)의 개구부(34a)는 게이트 전극(32)에 평행한 슬릿(직선)형으로 형성하고, 컨택트 홀(37h)은 슬릿(34a)을 따라 일정한 간격으로 배열하여 형성한다.
그 후, 층간 절연막(37) 위에 금속막을 형성한다. 이 금속막은, 예컨대 두께가 20 nm의 Ti막과, 두께가 50 nm의 TiN막과, 두께가 500 nm의 al(알루미늄)막과, 두께가 100 nm의 TiN막을 이 순으로 적층한 적층막이다. 그 후, 포토리소그래피법에 의해 이 금속막을 패터닝하여 배선을 형성한다. 이들 배선중의 소정의 배선(38)은 컨택트 플러그(37a) 및 실리사이드막(36a)을 통해 소스/드레인층(33a)에 전기적으로 접속된다. 이와 같이 하여, 반도체 장치가 완성된다.
본 실시 형태에서는, 실리사이드 블록인 SiN막(34)의 개구부(34a)를 사용하여 컨택트 홀(37h)의 선단 위치를 자기 정합적으로 결정한다. 따라서, 게이트 전극(32)과 소스/드레인층(36a)과의 간격은 컨택트 홀(37h) 형성시의 위치 맞춤 마진에 관계하지 않는다. 이에 따라, 소스/드레인층(33a)과 게이트 전극(32)과의 간격을 작게 할 수 있어, 반도체 장치의 고밀도화가 달성된다. 또한, 본 실시 형태에 있어서는, 실리사이드막(36a)을 통해 소스/드레인층(33a)과 컨택트 플러그(37a)가 전기적으로 접속되기 때문에, 컨택트 특성이 양호하다.
도 5a 내지 도 5i는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 저전압 트랜지스터 및 고전압 트랜지스터를 구비한 반도체 장치의 제조 방법에 적용한 예를 도시하는 단면도이다.
우선, 도 5a에 도시한 바와 같이, p형 실리콘 반도체 기판(40)의 소자 분리 영역에 홈(트렌치)을 형성하고, 홈 안에 SiO2등의 절연 물질을 매립하여 소자 분리막(41)을 형성한다. 또, 상기한 STI(Shallow Trench Isolation; 매립 소자 분리)법에 의한 소자 분리막으로 바꾸어 LOCOS(Local Oxidation of Silicon; 국소 산화)법에 의해 소자 분리막을 형성하여도 좋다.
다음에, n채널 저전압 트랜지스터 형성 영역, p채널 저전압 트랜지스터 형성 영역 및 p채널 고전압 트랜지스터 형성 영역에 각각 p형 불순물 또는 n형 불순물을 선택적으로 도입하여, p웰(42a), n웰(42b) 및 n웰(42c)을 형성한다.
그 후, 반도체 기판(40)의 소자 영역의 표면을 산화하여 게이트 절연막(도시하지 않음)을 형성하고, n채널 고전압 트랜지스터 형성 영역, n채널 저전압 트랜지스터 형성 영역, p채널 저전압 트랜지스터 형성 영역 및 p채널 고전압 트랜지스터 형성 영역의 게이트 절연막상에 각각 폴리실리콘으로 이루어진 게이트 전극(43a, 43b, 43c, 43d)을 소정의 형상으로 형성한다.
다음에, 게이트 전극(43a)을 마스크로서 반도체 기판(40)의 표면에 n형 불순물을 저농도로 도입하여, n채널 고전압 트랜지스터의 LDD층(44a)을 형성한다.
더욱이, 게이트 전극(43b)을 마스크로서 p웰(42a)의 표면에 n형 불순물을 저농도로 도입하여, n채널 저전압 트랜지스터의 LDD층(44b)을 형성한다.
이것과 마찬가지로, 게이트 전극(43c)을 마스크로서 n웰(42b)의 표면에 p형 불순물을 저농도로 도입하여, p채널 저전압 트랜지스터의 LDD층(44c)을 형성한다. 더욱이, 게이트 전극(43d)을 마스크로서 n웰(42c)의 표면에 p형 불순물을 저농도로 도입하여, p 채널 고전압 트랜지스터의 LDD층(44d)을 형성한다.
다음에, 도 5b에 도시한 바와 같이, 반도체 기판(40)의 상측 전면에 SiO2막(45)을 형성하고, 추가로 그 위에 실리사이드 블록이 되는 SiN막(46)을 형성한다. 본 실시 형태에서는, 후술하는 바와 같이 SiO2막(45) 및 SiN막(46)에 의해 게이트 전극(43b, 43c)의 측방에 측벽을 형성하지만, SiO2막 또는 SiN막만으로 측벽을 형성하는 것도 가능하다.
다음에, SiN막(46) 위에 포토레지스트막을 형성하고, 노광 및 현상 처리를 행하여 도 5c에 도시한 바와 같이 실리사이드막을 형성하지 않는 영역을 덮는 레지스트막(47)을 형성한다. 그리고, 이 레지스트막(47)을 마스크로서 SiN막(46) 및 SiO2막(45)을 이방성 에칭한다.
이 이방성 에칭에 의해 저전압 트랜지스터의 게이트 전극(43b, 43c) 및 LDD층(44b, 44c)이 노출되는 동시에, 레지스트막(47)의 개구부(47a, 47b, 47c, 47d)를 통해 n채널 고전압 트랜지스터의 LDD층(44a)의 일부 및 게이트 전극(43a)의 일부 및 p채널 고전압 트랜지스터의 LDD층(44d)의 일부 및 게이트 전극(43d)의 일부가 각각 노출된다. 또한, 게이트 전극(43b, 43c)의 측부에는 SiO2막(45) 및 SiN막(46)으로 이루어진 측벽(셀프 얼라인 측벽; 48)이 형성된다.
또, 도 6a, 도 6b에 도시한 바와 같이, 고전압 트랜지스터 형성 영역의 개구부(47a; 또는 47c)는 게이트 전극{43a(43d)}을 따라 배열된 복수의 직사각형 형상, 또는 게이트 전극(43a; 또는 43d)을 따른 슬릿 형상으로 한다.
다음에, 레지스트막(47)을 제거한 후, 도 5d에 도시한 바와 같이, p채널 저전압 트랜지스터 형성 영역 및 p채널 고전압 트랜지스터 형성 영역을 덮는 포토레지스트막(49)을 형성한다. 그리고, SiN막(46) 및 측벽(48)을 마스크로서 n채널 고전압 트랜지스터 형성 영역 및 n채널 저전압 트랜지스터 형성 영역의 LDD층(44a, 44b)에 n형 불순물을 고농도로 이온 주입하여, 소스/드레인층(50a, 50b)을 각각 형성한다. 그 후, 레지스트막(49)을 제거한다.
다음에, 도 5e에 도시한 바와 같이, n채널 저전압 트랜지스터 형성 영역 및 n채널 고전압 트랜지스터 형성 영역을 덮는 포토레지스트막(51)을 형성한다. 그리고, SiN막(46) 및 측벽(48)을 마스크로서 p채널 고전압 트랜지스터 형성 영역 및 p채널 저전압 트랜지스터 형성 영역의 LDD층(44c, 44d)에 p형 불순물을 고농도로 이온 주입하여, 소스/드레인층(50c, 50d)을 각각 형성한다. 그 후, 레지스트막(51)을 제거한다.
다음에, 반도체 기판(40)의 상측 전면에 코발트 또는 텅스텐 등의 금속막을 형성하여, 열처리를 행한다. 이에 따라, 금속막과 실리콘막이 접촉하고 있는 부분에서는 금속막 중의 금속 원자와 실리콘막 중의 실리콘 원자가 반응하여, 도 5f에 도시한 바와 같이, 소스/드레인층(50a, 50b, 50c, 50d) 및 게이트 전극(43a, 43b, 43c, 43d) 위에 각각 실리사이드막(52a, 52b, 52c, 52d, 53a, 53b, 53c, 53d)이 형성된다. 그 후, 미반응의 금속막을 에칭에 의해 제거한다.
다음에, 도 5g에 도시한 바와 같이, 반도체 기판(40)의 상측 전면에 층간 절연막(54)으로서 SiO2막을 형성한다.
그 후, 도 5h에 도시한 바와 같이, 포토리소그래피법에 의해 층간 절연막(54)의 상면으로부터 실리사이드막(52a, 52b, 52c, 52d)에 도달하는 컨택트홀(54h)을 형성한다. 이 경우, 고전압 트랜지스터 형성 영역에서는, 컨택트 홀(54h)의 사이즈를 실리사이드 블록인 SiN막(46)의 개구부보다도 마스크의 위치 맞춤 마진분 이상 크게 설정한다. 이에 따라, 컨택트 홀의 선단 위치가 SiN막(46)의 개구부 위치에 자기 정합적으로 결정된다. 고전압 트랜지스터 형성 영역의 컨택트 홀(54h)은, 예컨대, 도 7a 내지 도 7d에 도시한 바와 같이, 슬릿형 또는 게이트 전극(43a; 또는 43d)을 따라 배열되는 직사각 형상으로 한다.
계속해서, 도 5i에 도시한 바와 같이, 이들 컨택트 홀(54h) 안에 텅스텐 등의 금속을 매립하여 컨택트 플러그(55a, 55b, 55c, 55d)를 각각 형성한다. 그 후, 층간 절연막(54)상에 예컨대, Ti층, TiN층, al층 및 TiN층과 이 순으로 적층하여 이루어진 금속막을 형성한다. 그리고, 포토리소그래피법에 의해 이 금속막을 패터닝하여 배선을 형성한다. 이들 배선중의 소정의 배선(56a, 56b, 56c, 56d)은 각각 컨택트 플러그(55a, 55b, 55c, 55d)를 통해 소스/드레인층(50a, 50b, 50c, 50d)에 전기적으로 접속된다.
이와 같이, 본 실시 형태의 반도체 장치의 제조 방법은 저전압 트랜지스터 및 고전압 트랜지스터가 혼재된 반도체 장치의 제조에 적용할 수 있다. 이 경우도, 고전압 트랜지스터의 소스/드레인층과 게이트 전극과의 간격을 작게 할 수 있기 때문에, 반도체 장치의 고집적화가 달성된다고 하는 효과를 얻을 수 있다.
(제2 실시 형태)
도 8a 내지 도 8d는 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도이다.
우선, 도 8a에 도시한 바와 같이, 반도체 기판(60)의 소자 분리 영역에 홈(트렌치)을 형성하고, 홈 안에 SiO2등의 절연 물질을 매립하여 소자 분리막(61)을 형성한다. 그 후, 소자 영역의 반도체 기판(60)의 표면을 산화하여 게이트 절연막(도시하지 않음)을 형성하고, 게이트 절연막상에 소정의 패턴에 의해 폴리실리콘으로 이루어진 게이트 전극(62)을 형성한다.
다음에, 게이트 전극(62)을 마스크로서 반도체 기판(60)의 표면에 불순물을 저농도로 이온 주입하여, LDD층(63)을 형성한다. 그 후, 반도체 기판(60)의 상측 전면에 실리사이드 블록이 되는 SiN막(64)을 예컨대 115 nm의 두께로 형성한다. 그리고, 이 SiN막(64)을 포토리소그래피법에 의해 소정의 형상으로 패터닝하여, 게이트 전극(62)의 일부가 노출되는 개구부(64a)를 형성한다.
다음에, 반도체 기판(60)의 상측 전면에 코발트 또는 텅스텐 등의 금속막을 형성한 후, 열처리를 행한다. 이에 따라, 도 8b에 도시한 바와 같이, 게이트 전극(62) 위에 실리사이드막(66)이 형성된다. 그 후, 미반응의 금속막을 제거한다.
다음에, 반도체 기판(60)의 상측 전면에 SiO2등의 절연 물질로 이루어진 층간 절연막(67)을 예컨대 650 nm의 두께로 형성하고, 게이트 전극(62) 및 SiN막(64) 등을 층간 절연막(67)으로 덮는다.
다음에, 도 8c에 도시한 바와 같이, 포토리소그래피법에 의해 층간 절연막(67)의 상면으로부터 LDD층(63)에 도달하는 컨택트 홀(67h)을 형성한다. 그리고, 이 컨택트 홀(67h)을 통해 LDD층(63)의 표면에 불순물을 고농도로 이온 주입하여, 소스/드레인층(63a)을 형성한다. 이 경우에, 예컨대 도 9에 도시한 바와 같이, 컨택트 홀(67h)의 형상을 직사각형으로 하고, 복수의 컨택트 홀(67h)을 게이트 전극(62)을 따라 배열되도록 형성한다.
계속해서, 도 8d에 도시한 바와 같이, 컨택트 홀(67h) 안에 텅스텐 등의 금속을 매립하여, 컨택트 플러그(67a)를 형성한다. 즉, 반도체 기판(60)의 상측 전면에 Ti막을 예컨대 40 nm, TiN막을 예컨대 15 nm의 두께로 순차 형성하고, 컨택트 홀(67h) 안의 벽면 및 바닥면을 이들 Ti막 및 TiN막에 의해 덮는다. 그 후, 반도체 기판(60)의 상측 전면에 텅스텐을 퇴적시켜 컨택트 홀(67h) 안에 텅스텐을 매립하는 동시에, 층간 절연막(67)상에 텅스텐막을 형성한다. 그리고, 층간 절연막(67)이 노출될 때까지 텅스텐막, Ti막 및 TiN막을 CMP 연마하여 제거한다. 컨택트 홀(67h) 안에 남은 텅스텐, Ti막 및 TiN막에 의해 컨택트 플러그(67a)가 구성된다.
그 후, 층간 절연막(67)상에 금속막을 형성한다. 이 금속막은 예컨대 두께가 20 nm의 Ti막과, 두께가 50 nm의 TiN막과, 두께가 500 nm의 al막과, 두께가 100 nm의 TiN막을 이 순으로 적층한 적층막이다. 계속해서, 포토리소그래피법에 의해 이 금속막을 패터닝하여 배선을 형성한다. 이들 배선중의 소정의 배선(68)은 컨택트 플러그(67a)를 통해 소스/드레인층(63a)에 전기적으로 접속된다. 이와 같이 하여, 반도체 장치가 완성된다.
본 실시 형태에서는, SiN막(64) 및 층간 절연막(67)을 형성한 후, 층간 절연막(67) 및 SiN막(64)을 에칭하여 컨택트 홀(67h)을 형성한다. 그리고, 이 컨택트 홀(67h)을 통해 LDD층(63)에 불순물을 도입하여, 소스/드레인층(63a)을 형성한다.따라서, 소스/드레인층(63a)의 사이즈는 실리사이드 블록인 SiN막(64)의 개구부와 동일해진다. 이에 따라, 소스/드레인층(63a)과 게이트 전극(62)과의 간격을 종래에 비하여 작게 할 수 있어, 반도체 장치의 고밀도화가 달성된다.
도 10a 내지 도 10l은 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 저전압 트랜지스터 및 고전압 트랜지스터를 구비한 반도체 장치의 제조 방법에 적용한 예를 도시하는 단면도이다.
우선, 도 10a에 도시한 바와 같이, p형 실리콘 반도체 기판(70)의 소자 분리 영역에 홈(트렌치)을 형성하고, 홈 안에 SiO2등의 절연 물질을 매립하여 소자 분리막(71)을 형성한다.
다음에, n채널 저전압 트랜지스터 형성 영역, p채널 저전압 트랜지스터 형성 영역 및 p채널 고전압 트랜지스터 형성 영역에 각각 p형 불순물 또는 n형 불순물을 선택적으로 도입하여, p웰(72a), n웰(72b) 및 n웰(72c)을 형성한다.
그 후, 반도체 기판(70)의 소자 영역 표면을 산화하여 게이트 절연막(도시하지 않음)을 형성하고, n채널 고전압 트랜지스터 형성 영역, n채널 저전압 트랜지스터 형성 영역, p채널 저전압 트랜지스터 형성 영역 및 p채널 고전압 트랜지스터 형성 영역의 게이트 절연막상에 각각 폴리실리콘으로 이루어진 게이트 전극(73a, 73b, 73c, 73d)을 소정의 형상으로 형성한다.
다음에, 게이트 전극(73a)을 마스크로서 반도체 기판(70)의 표면에 n형 불순물을 도입하여, n채널 고전압 트랜지스터의 LDD층(74a)을 형성한다. 더욱이, 게이트 전극(73b)을 마스크로서 p웰(72a)의 표면에 n형 불순물을 도입하여, n채널 저전압 트랜지스터의 LDD층(74b)을 형성한다.
이것과 마찬가지로, 게이트 전극(73c)을 마스크로서 n웰(72b)의 표면에 p형 불순물을 도입하여, p채널 저전압 트랜지스터의 LDD층(74c)을 형성한다.
더욱이, 게이트 전극(73d)을 마스크로서 n웰(72c)의 표면에 p형 불순물을 도입하여, p채널 고전압 트랜지스터의 LDD층(74d)을 형성한다.
다음에, 도 10b에 도시한 바와 같이, 반도체 기판(70)의 상측 전면에 SiO2막(75)을 형성하고, 추가로 그 위에 실리사이드 블록이 되는 SiN막(76)을 형성한다.
다음에, SiN막(76) 위에 포토레지스트막을 형성하고, 노광 및 현상 처리를 행하여 도 10c에 도시한 바와 같이 실리사이드막을 형성하지 않는 영역을 덮는 레지스트막(77)을 형성한다. 그리고, 이 레지스트막(77)을 마스크로서 SiN막(76) 및 SiO2막(75)을 이방성 에칭한다.
이 이방성 에칭에 의해 저전압 트랜지스터의 게이트 전극(73b, 73c)이 노출되는 동시에, 레지스트막(77)의 개구부(77a, 77b)를 통해 n채널 고전압 트랜지스터의 게이트 전극(73a)의 일부 및 p채널 고전압 트랜지스터의 게이트 전극(73d)의 일부가 각각 노출된다. 또한, 게이트 전극(73b, 73c)의 측부에는 SiO2막(75) 및 SiN막(76)으로 이루어진 측벽(78)이 형성된다.
다음에, 레지스트막(77)을 제거한 후, 도 10d에 도시한 바와 같이, p채널 저전압 트랜지스터 형성 영역 및 p채널 고전압 트랜지스터 형성 영역을 덮는 포토레지스트막(79)을 형성한다. 그리고, SiN막(76) 및 측벽(78)을 마스크로서 n채널 저전압 트랜지스터 형성 영역의 LDD층(74b)에 n형 불순물을 고농도로 이온 주입하여, 소스/드레인층(80b)을 형성한다. 그 후, 레지스트막(79)을 제거한다.
다음에, 도 10e에 도시한 바와 같이, n채널 저전압 트랜지스터 형성 영역 및 n채널 고전압 트랜지스터 형성 영역을 포토레지스트막(81)에 의해 덮는다. 그리고, SiN막(76) 및 측벽(78)을 마스크로서 p채널 저전압 트랜지스터 형성 영역의 LDD층(74c)에 p형 불순물을 고농도로 이온 주입하여, 소스/드레인층(80c)을 형성한다. 그 후, 레지스트막(81)을 제거한다.
다음에, 반도체 기판(70)의 상측 전면에 코발트 또는 텅스텐 등의 금속막을 형성하여, 열처리를 행한다. 이에 따라, 금속막과 실리콘막이 접촉하고 있는 부분에서는 금속막 중의 금속 원소와 실리콘막 중의 실리콘 원소가 반응하여, 도 10f에 도시한 바와 같이, 게이트 전극(73a, 73b, 73c, 73d) 위에 실리사이드막(82a, 82b, 82c, 82d)이 형성되는 동시에, 소스/드레인층(80b, 80c) 위에 실리사이드막(83b, 83c)이 형성된다. 그 후, 미반응의 금속막을 에칭에 의해 제거한다.
다음에, 도 10g에 도시한 바와 같이, 반도체 기판(70)의 상측 전면에 층간 절연막(84)으로서 SiO2막을 형성한다.
그 후, 도 10h에 도시한 바와 같이, 층간 절연막(84) 위에 포토레지스트막(85)을 형성하고, 노광 및 현상 처리를 행하여 n채널 저전압 트랜지스터 및 p채널 저전압 트랜지스터의 소스/드레인층(80b, 80c)상의 실리사이드막(83b, 83c)에 대응하는 부분에 개구부를 설치한다. 그리고, 이 개구부로부터 층간 절연막(84)을 이방성 에칭하여, n채널 저전압 트랜지스터 형성 영역 및 p채널 저전압 트랜지스터 형성 영역의 실리사이드막(83b, 83c)에 도달하는 컨택트 홀(85h)을 형성한다. 그 후, 레지스트막(85)을 제거한다.
다음에, 도 10i에 도시한 바와 같이, 층간 절연막(84) 위에 포토레지스트막(86)을 형성하고, 노광 및 현상 처리를 행하여 n채널 고전압 트랜지스터 및 p 채널고전압 트랜지스터의 LDD층(74a, 74d)에 대응하는 부분에 개구부를 설치한다. 그리고, 이 개구부로부터 층간 절연막(84)을 이방성을 에칭하여, n채널 고전압 트랜지스터 및 p채널 고전압 트랜지스터의 LDD층(74a, 74d)에 도달하는 컨택트 홀(86h)을 형성한다. 그 후, 레지스트막(86)을 제거한다.
이 공정에서는, 예컨대 도 11a에 도시한 바와 같이 컨택트 홀(86h)을 직사각 형상으로 형성하여, 게이트 전극(82a; 또는 82d)을 따라 배치하여도 좋고, 도 11b에 도시한 바와 같이, 컨택트 홀(86h)을 게이트 전극(82a; 또는 82d)을 따라 연장되는 슬릿형으로 형성하여도 좋다.
다음에, 도 10j에 도시한 바와 같이, 층간 절연막(84)상에 포토레지스트막(87)을 형성하고, 노광 및 현상 처리를 행하여 n채널 고전압 트랜지스터 형성 영역에 대응하는 부분에 개구부를 설치한다. 그리고, 컨택트 홀(86h)을 통해 LDD층(74a)에 n형 불순물을 고농도로 도입하여, 소스/드레인층(88a)을 형성한다. 그 후, 레지스트막(87)을 제거한다.
다음에, 도 10k에 도시한 바와 같이, 층간 절연막(84)상에 포토레지스트막(89)을 형성하고, 노광 및 현상 처리를 행하여 p채널 고전압 트랜지스터 형성 영역에 대응하는 부분에 개구부를 설치한다. 그리고, 컨택트 홀(86h)을 통해 LDD층 (74d)에 p형 불순물을 고농도로 도입하여, 소스/드레인층(88d)을 형성한다. 그 후, 레지스트막(89)을 제거한다.
계속해서, 도 10l에 도시한 바와 같이, 층간 절연막(84)의 컨택트 홀(85h, 86h) 안에 텅스텐 등의 금속을 매립하여 컨택트 플러그(90a, 90b, 90c, 90d)를 각각 형성한다. 그 후, 층간 절연막(84)상에 예컨대, Ti층, TiN층, al층 및 TiN층을 이 순으로 적층하여 이루어지는 금속막을 형성한다. 그리고, 포토리소그래피법에 의해 이 금속막을 패터닝하여 배선을 형성한다. 이들 배선중의 소정의 배선(91a)은 컨택트 플러그(90a)를 통해 n형 고전압 트랜지스터의 소스/드레인층(88a)에 접속되고, 배선(91b)은 컨택트 플러그(90b) 및 실리사이드막(83b)을 통해 n형 저전압 트랜지스터의 소스/드레인층(80b)에 접속되며, 배선(91c)은 컨택트 플러그(90c) 및 실리사이드막(83c)을 통해 p형 저전압 트랜지스터의 소스/드레인층(80c)에 접속되고, 배선(91d)은 컨택트 플러그(90d)를 통해 p형 고전압 트랜지스터의 소스/드레인층(88d)에 접속된다.
이와 같이, 본 실시 형태의 반도체 장치의 제조 방법은 저전압 트랜지스터 및 고전압 트랜지스터가 혼재된 반도체 장치의 제조에 적용할 수 있다. 이 경우도, 고전압 트랜지스터의 소스/드레인층과 게이트 전극과의 간격을 작게 할 수 있기 때문에, 반도체 장치의 고집적화가 달성된다고 하는 효과를 얻을 수 있다.
이상 설명한 바와 같이, 본 발명의 반도체 장치 및 그 제조 방법에 따르면, 소스/드레인층과 컨택트 홀이 실리사이드막을 통해 접속되어 있기 때문에, 컨택트부의 전기적 특성이 양호하다. 또한, 컨택트 플러그와 소스/드레인층의 에지와의 간격을 거의 제로로 할 수 있기 때문에, 원하는 내압을 유지한 채로, 트랜지스터의 사이즈를 축소할 수 있다. 이에 따라, 반도체 장치의 한층 더한 고밀도화가 달성된다.
또한, 본 발명의 다른 반도체 장치 및 그 제조 방법에 따르면, 게이트 전극상에 실리사이드막을 형성한 후, 제2 절연막(층간 절연막) 및 제1 절연막(실리사이드 블록)을 에칭하여 컨택트 홀을 형성하고, 그 컨택트 홀을 통해 저농도 불순물층에 불순물을 도입함으로써 소스/드레인층을 형성한다. 따라서, 원하는 내압을 유지한 채로, 트랜지스터의 사이즈를 축소할 수 있어, 반도체 장치의 한층 더한 고밀도화가 달성된다.

Claims (13)

  1. 반도체 기판과,
    상기 반도체 기판 위에 형성된 게이트 전극과,
    상기 게이트 전극 양측의 상기 반도체 기판에 불순물을 저농도로 도입하여 형성된 저농도 불순물층과,
    적어도 상기 저농도 불순물층 위에 형성된 제1 절연막과,
    상기 제1 절연막에 설치되어 상기 저농도 불순물층의 일부가 노출되는 개구부와,
    상기 저농도 불순물층의 상기 개구부에 정합하는 위치에 불순물을 상기 저농도 불순물층보다도 고농도로 도입하여 형성된 소스/드레인층과,
    상기 소스/드레인층의 표면을 실리사이드화하여 형성된 실리사이드막과,
    상기 반도체 기판 위에 형성되어 상기 게이트 전극 및 상기 제1 절연막을 덮는 제2 절연막과,
    상기 제2 절연막의 상기 개구부에 정합하는 위치에 상기 개구부보다도 넓은 폭으로 형성되고, 상기 제2 절연막의 상면으로부터 상기 개구부를 통해 상기 소스/드레인층에 도달하는 컨택트 홀과,
    상기 컨택트 홀 안에 도전체를 매립하여 형성된 컨택트 플러그와,
    상기 제2 절연막 위에 형성되고, 상기 컨택트 플러그를 통해 상기 실리사이드막과 전기적으로 접속된 배선을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 절연막은 질화규소에 의해 구성되고, 상기 제2 절연막은 산화규소에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판상에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로서 상기 반도체 기판에 불순물을 저농도로 도입하여 저농도 불순물층을 형성하는 공정과,
    상기 반도체 기판 및 상기 게이트 전극 위에 제1 절연막을 형성하고, 그 제1 절연막을 패터닝하여 상기 저농도 불순물층의 일부가 노출되는 개구부를 형성하는 공정과,
    상기 개구부를 통해 상기 저농도 불순물층에 불순물을 상기 저농도 불순물층보다도 고농도로 도입하여 소스/드레인층을 형성하는 공정과,
    상기 개구부 내측의 상기 소스/드레인층의 표면을 실리사이드화하여 실리사이드막을 형성하는 공정과,
    상기 반도체 기판의 상측 전면에 제2 절연막을 형성하는 공정과,
    상기 제1 절연막의 개구부보다도 넓은 폭으로 상기 제2 절연막을 에칭하여, 상기 실리사이드막이 노출되는 컨택트 홀을 형성하는 공정과,
    상기 컨택트 홀에 도전체를 매립하여 컨택트 플러그를 형성하는 공정과,
    상기 제2 절연막상에 상기 컨택트 플러그를 통해 상기 실리사이드막에 전기적으로 접속한 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 제1 절연막을 질화규소에 의해 형성하고, 상기 제2 절연막을 산화규소에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서, 상기 컨택트 홀을 생성할 때에, 상기 제1 절연막과 상기 제2 절연막과의 선택비가 큰 조건으로 상기 제2 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제3항에 있어서, 상기 개구부와 상기 게이트 전극과의 간격을 트랜지스터의 내압에 따라 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판과,
    상기 반도체 기판 위에 형성된 게이트 전극과,
    상기 게이트 전극 양측의 상기 반도체 기판에 불순물을 저농도로 도입하여 형성된 저농도 불순물층과,
    상기 저농도 불순물층 및 상기 게이트 전극 위에 형성된 제1 절연막과,
    상기 제1 절연막에 설치되어 상기 게이트 전극의 일부가 노출되는 개구부와,
    상기 개구부 내측의 상기 게이트 전극의 표면을 실리사이드화하여 형성된 실리사이드막과,
    상기 반도체 기판 위에 형성되어 상기 게이트 전극 및 상기 제1 절연막을 덮는 제2 절연막과,
    상기 제2 절연막의 상면으로부터 상기 저농도 불순물층에 도달하는 컨택트 홀과,
    상기 저농도 불순물층의 상기 컨택트 홀에 정합하는 위치에 불순물을 상기 저농도 불순물층보다도 고농도로 도입하여 형성된 소스/드레인층과,
    상기 컨택트 홀 안에 도전체를 매립하여 형성된 컨택트 플러그와,
    상기 제2 절연막 위에 형성되고, 상기 컨택트 플러그를 통해 상기 소스/드레인층과 전기적으로 접속된 배선을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 제1 절연막은 질화규소에 의해 구성되고, 상기 제2 절연막은 산화규소에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판상에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로서 상기 반도체 기판에 불순물을 저농도로 도입하여 저농도 불순물층을 형성하는 공정과,
    상기 반도체 기판의 상측 전면에 제1 절연막을 형성하고, 그 제1 절연막을 패터닝하여 상기 게이트 전극의 일부가 노출되는 개구부를 형성하는 공정과,
    상기 개구부 내측의 상기 게이트 전극의 표면을 실리사이드화하여 실리사이드막을 형성하는 공정과,
    상기 반도체 기판의 상측 전면에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막의 상면으로부터 상기 저농도 불순물층에 도달하는 컨택트 홀을 형성하는 공정과,
    상기 컨택트 홀을 통해 상기 저농도 불순물층에 불순물을 상기 저농도 불순물층보다도 고농도로 도입하여 소스/드레인층을 형성하는 공정과,
    상기 컨택트 홀 안에 도전체를 매립하여 컨택트 플러그를 형성하는 공정과,
    상기 제2 절연막상에 상기 컨택트 플러그를 통해 상기 소스/드레인층에 전기적으로 접속한 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제1 절연막을 질화규소에 의해 형성하고, 상기 제2 절연막을 산화규소에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 컨택트 홀과 상기 게이트 전극과의 간격을 트랜지스터에 요구되는 내압에 따라 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판의 고전압 트랜지스터 형성 영역에 제1 게이트 전극을 형성하고, 저전압 트랜지스터 형성 영역에 제2 게이트 전극을 형성하는 공정과,
    상기 제1 게이트 전극을 마스크로서 상기 반도체 기판에 불순물을 저농도로 도입하여 제1 저농도 불순물층을 형성하고, 상기 제2 게이트 전극을 마스크로서 상기 반도체 기판에 불순물을 저농도로 도입하여 제2 저농도 불순물층을 형성하는 공정과,
    상기 반도체 기판의 상측 전면에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 위에 상기 저전압 트랜지스터 형성 영역 전체와 상기 제1 저농도 불순물층상의 상기 제1 절연막의 일부가 노출되는 개구부를 갖는 레지스트막을 형성하는 공정과,
    상기 제1 절연막을 이방성 에칭하여 상기 제1 절연막에 상기 제1 저농도 불순물층으로 통하는 개구부를 형성하는 동시에, 상기 제2 게이트 전극의 양측에 측벽을 형성하는 공정과,
    상기 레지스트막을 제거하는 공정과,
    상기 제1 절연막 및 상기 측벽을 마스크로서 상기 제1 및 제2 저농도 불순물층에 불순물을 상기 제1 및 제2 저농도 불순물층보다도 고농도로 도입하고, 상기 제1 저농도 불순물층에 제1 소스/드레인층을 형성하는 동시에 상기 제2 저농도 불순물층에 제2 소스/드레인층을 형성하는 공정과,
    상기 제1 소스/드레인층의 표면을 실리사이드화하여 제1 실리사이드막을 형성하는 동시에, 상기 제2 소스/드레인층의 표면을 실리사이드화하여 제2 실리사이드막을 형성하는 공정과,
    상기 반도체 기판의 상측 전면에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막의 상면으로부터 상기 제1 절연막의 개구부를 통해 상기 제1 실리사이드막에 도달하는 제1 컨택트 홀을 형성하는 동시에, 상기 제2 절연막의 상면으로부터 상기 제2 실리사이드막에 도달하는 제2 컨택트 홀을 형성하는 공정과,
    상기 제1 및 제2 컨택트 홀 안에 도전체를 매립하여 컨택트 플러그를 형성하는 공정과,
    상기 제2 절연막상에 상기 컨택트 플러그와 접속된 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판의 고전압 트랜지스터 형성 영역에 제1 게이트 전극을 형성하고, 저전압 트랜지스터 형성 영역에 제2 게이트 전극을 형성하는 공정과,
    상기 제1 게이트 전극을 마스크로서 상기 반도체 기판에 불순물을 저농도로 도입하여 제1 저농도 불순물층을 형성하고, 상기 제2 게이트 전극을 마스크로서 상기 반도체 기판에 불순물을 저농도로 도입하여 제2 저농도 불순물층을 형성하는 공정과,
    상기 반도체 기판의 상측 전면에 제1 절연막을 형성하는 공정과,
    상기 반도체 기판 위에 상기 저전압 트랜지스터 형성 영역 전체와 상기 제1 게이트 전극 위의 상기 제1 절연막의 일부가 노출되는 개구부를 갖는 레지스트막을 형성하는 공정과,
    상기 제1 절연막을 이방성 에칭하여 상기 제1 절연막에 상기 제1 게이트 전극에 도달하는 개구부를 형성하는 동시에, 상기 제2 게이트 전극의 양측에 측벽을 형성하는 공정과,
    상기 레지스트막을 제거하는 공정과,
    상기 측벽을 마스크로서 상기 제2 저농도 불순물층에 불순물을 상기 제2 저농도 불순물층보다도 고농도로 도입하여 제1 소스/드레인층을 형성하는 공정과,
    상기 제1 소스/드레인층의 표면을 실리사이드화하여 제1 실리사이드막을 형성하는 동시에, 상기 제1 게이트 전극의 표면을 실리사이드화하여 제2 실리사이드막을 형성하는 공정과,
    상기 반도체 기판의 상측 전면에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막의 상면으로부터 상기 제1 실리사이드막에 도달하는 제1 컨택트 홀을 형성하는 공정과,
    상기 제2 절연막의 상면으로부터 상기 제1 저농도 불순물층에 도달하는 제2 컨택트 홀을 형성하는 공정과,
    상기 제2 컨택트 홀을 통해 상기 제1 저농도 불순물층에 불순물을 상기 제1 저농도 불순물층보다도 고농도로 도입하여 제2 소스/드레인층을 형성하는 공정과,
    상기 제1 및 제2 컨택트 홀 안에 도전체를 매립하여 컨택트 플러그를 형성하는 공정과,
    상기 제2 절연막상에 상기 컨택트 플러그와 접속된 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020030057765A 2002-08-21 2003-08-21 반도체 장치의 제조 방법 KR100939511B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002240540A JP4094376B2 (ja) 2002-08-21 2002-08-21 半導体装置及びその製造方法
JPJP-P-2002-00240540 2002-08-21

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020090089088A Division KR100941042B1 (ko) 2002-08-21 2009-09-21 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040018170A true KR20040018170A (ko) 2004-03-02
KR100939511B1 KR100939511B1 (ko) 2010-02-03

Family

ID=31185195

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020030057765A KR100939511B1 (ko) 2002-08-21 2003-08-21 반도체 장치의 제조 방법
KR1020090089088A KR100941042B1 (ko) 2002-08-21 2009-09-21 반도체 장치의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020090089088A KR100941042B1 (ko) 2002-08-21 2009-09-21 반도체 장치의 제조 방법

Country Status (6)

Country Link
US (1) US6830978B2 (ko)
EP (2) EP2131395A1 (ko)
JP (1) JP4094376B2 (ko)
KR (2) KR100939511B1 (ko)
CN (1) CN1259730C (ko)
TW (1) TWI239649B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100485384B1 (ko) * 2003-02-03 2005-04-27 삼성전자주식회사 반도체 소자의 제조방법
JP4842592B2 (ja) * 2005-09-02 2011-12-21 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP2007220701A (ja) 2006-02-14 2007-08-30 Elpida Memory Inc 半導体装置の製造方法、半導体記憶装置の製造方法
US7807555B2 (en) * 2007-07-31 2010-10-05 Intersil Americas, Inc. Method of forming the NDMOS device body with the reduced number of masks
JP5239548B2 (ja) 2008-06-25 2013-07-17 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
JP2011077072A (ja) * 2009-09-29 2011-04-14 Panasonic Corp 固体撮像素子及びその製造方法
CN102468239A (zh) * 2010-11-16 2012-05-23 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
KR20200111857A (ko) * 2019-03-19 2020-10-05 삼성전자주식회사 반도체 소자
CN112018037B (zh) * 2020-10-16 2021-05-28 晶芯成(北京)科技有限公司 半导体器件的制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100213201B1 (ko) * 1996-05-15 1999-08-02 윤종용 씨모스 트랜지스터 및 그 제조방법
FR2773266B1 (fr) * 1997-12-31 2001-11-09 Sgs Thomson Microelectronics Structure electronique comprenant des transistors a haute et basse tension et procede de fabrication correspondant
KR100451497B1 (ko) * 1998-12-28 2004-12-09 주식회사 하이닉스반도체 반도체장치의배선형성방법
KR20000044936A (ko) * 1998-12-30 2000-07-15 김영환 씨모스 트랜지스터의 제조 방법
JP2001044294A (ja) * 1999-08-02 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001118933A (ja) 1999-10-20 2001-04-27 Sanyo Electric Co Ltd 半導体装置の製造方法
KR20010039150A (ko) * 1999-10-29 2001-05-15 박종섭 반도체 소자의 트랜지스터 제조방법
US6335249B1 (en) * 2000-02-07 2002-01-01 Taiwan Semiconductor Manufacturing Company Salicide field effect transistors with improved borderless contact structures and a method of fabrication
US6734071B1 (en) * 2000-08-30 2004-05-11 Micron Technology, Inc. Methods of forming insulative material against conductive structures
KR100441682B1 (ko) * 2001-06-14 2004-07-27 삼성전자주식회사 엘디디형 소오스/드레인 영역을 갖는 반도체 장치 및 그제조 방법

Also Published As

Publication number Publication date
KR100939511B1 (ko) 2010-02-03
EP1391929A2 (en) 2004-02-25
EP1391929A3 (en) 2009-01-07
CN1487596A (zh) 2004-04-07
US6830978B2 (en) 2004-12-14
EP2131395A1 (en) 2009-12-09
TW200408137A (en) 2004-05-16
TWI239649B (en) 2005-09-11
KR20090117673A (ko) 2009-11-12
KR100941042B1 (ko) 2010-02-10
JP2004079888A (ja) 2004-03-11
CN1259730C (zh) 2006-06-14
JP4094376B2 (ja) 2008-06-04
US20040155297A1 (en) 2004-08-12

Similar Documents

Publication Publication Date Title
KR100941042B1 (ko) 반도체 장치의 제조 방법
US6908801B2 (en) Method of manufacturing semiconductor device
US6001726A (en) Method for using a conductive tungsten nitride etch stop layer to form conductive interconnects and tungsten nitride contact structure
CN101471379A (zh) 半导体器件及其制造工艺
JPH10214894A (ja) 半導体装置及びその製造方法
JP3863516B2 (ja) 半導体装置及びその製造方法
US6534405B1 (en) Method of forming a MOSFET device featuring a dual salicide process
US6509264B1 (en) Method to form self-aligned silicide with reduced sheet resistance
JPH09260655A (ja) 半導体装置の製造方法
US6100569A (en) Semiconductor device with shared contact
JPH09172063A (ja) 半導体装置及びその製造方法
US20020164866A1 (en) Semiconductor device and method for fabricating same
KR100485893B1 (ko) 반도체 소자의 제조방법
JP4733609B2 (ja) 半導体装置及びその製造方法
EP1295341A2 (en) Mos-transistor integration
JPH11163325A (ja) 半導体装置及びその製造方法
US6815768B1 (en) Semiconductor integrated circuit device incorporating memory cell transistor and logic transistor, and method of manufacturing the same
JP2002246593A (ja) 半導体装置及びその製造方法
KR100486120B1 (ko) Ｍｏｓ 트랜지스터의 형성 방법
US20030203568A1 (en) Semiconductor device manufacturing method and semiconductor device
KR100344837B1 (ko) 반도체 소자 및 그의 제조방법
KR100832228B1 (ko) 콘택 마진을 향상시킬 수 있는 반도체 소자 및 그 제조방법
KR101035585B1 (ko) 반도체 소자의 실리사이드층 형성 방법
KR100317333B1 (ko) 반도체 소자 제조방법
US6455404B1 (en) Semiconductor device and method for fabricating same

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20030821

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20071022

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20030821

Comment text: Patent Application

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20080922

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20090529

Patent event code: PE09021S01D

A107 Divisional application of patent
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20090921

Patent event code: PA01071R01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20091130

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20100122

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20100125

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20130111

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20140107

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20140107

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20150105

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20150105

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20151217

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20161220

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20171219

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20190103

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20190103

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20200103

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20200103

Start annual number: 11

End annual number: 11

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20211102