KR20040013612A - 유전막을 갖는 반도체 장치의 제조방법 - Google Patents
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Abstract
ONO막을 갖는 반도체 장치의 제조방법이 개시되어 있다. ONO막으로 이루어진 층간 절연막을 포함하는 적층형 게이트가 형성되어 있는 반도체 기판을 질소(N)를 포함한 제1 가스로 1차 어닐링한다. 상기 ONO막의 측벽 손상을 큐어링하기 위한 산화 공정을 실시하여 상기 적층형 게이트의 측면에 산화막을 형성한다. 상기 산화막이 형성된 기판을 질소(N)를 포함한 제2 가스로 2차 어닐링한다. ONO막의 측면에서 버즈비크의 발생을 억제하여 ONO막의 두께 증가를 방지할 수 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 적층형 게이트 구조의 층간 절연막으로 사용되는 ONO막의 두께가 게이트 산화 공정에 의해 증가하는 것을 방지할 수 있는 반도체 장치의 제조방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입·출력이 가능한 플래쉬 메모리에 대한 수요가 늘고 있다. 이들 장치의 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 층간 절연막과, 상기 플로팅 게이트의 위 또는 주변에 형성된 컨트롤 게이트를 포함한다. 이 구조를 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 층간 절연막은 플로팅 게이트 상에 전위를 유지시키는 기능을 한다.
도 1은 종래 방법에 의한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 액티브 영역과 필드 영역으로 구분되어진 반도체 기판(10) 상에 터널 산화막(즉, 게이트 산화막)(12)을 형성한다. 상기 터널 산화막(12) 상에 제1 폴리실리콘층을 증착한 후, 사진식각 공정으로 상기 필드 영역 상의 제1 폴리실리콘층을 제거하여 이웃하는 셀의 플로팅 게이트를 서로 절연시킨다.
이어서, 상기 결과물의 전면에 층간 절연막으로서, 제1 산화막, 질화막 및 제2 산화막으로 이루어진 ONO막(16)을 형성한다. 상기 ONO막(16) 상에 제2 폴리실리콘층 및 금속 실리사이드층을 차례로 증착한다. 상기 금속 실리사이드층 상에 게이트 패터닝을 위한 하드 마스크층을 형성한 후, 사진식각 공정으로 상기 하드 마스크층을 패터닝하여 하드 마스크층 패턴(22)을 형성한다.
상기 하드 마스크층 패턴(22)을 식각 마스크로 이용하여 상기 금속 실리사이드층, 제2 폴리실리콘층, ONO막(16) 및 제1 폴리실리콘층을 패터닝한다. 그러면, 제1 폴리실리콘층 패턴으로 이루어진 플로팅 게이트(14)와, 제2 폴리실리콘층 패턴(18) 및 금속 실리사이드층 패턴(20)으로 이루어진 컨트롤 게이트(25)를 구비하는 메모리 셀의 적층형 게이트들이 형성된다.
이와 같이 게이트 패터닝을 실시한 후, 이전 단계의 식각 공정으로 인해 야기된 ONO막(16)의 측벽 손상 및 플로팅 게이트(14) 에지 하부에서의 기판 손상을 큐어링하기 위하여 600℃ 이상의 온도에서 3시간 정도 게이트 산화 공정을 실시한다. 그 결과, 플로팅 게이트(14) 및 컨트롤 게이트(25)의 측면이 산화되어 산화막(26)이 형성된다. 상기 산화막(26)은 후속하는 소오스/드레인 이온주입시 기판의 손상을 막기 위한 버퍼층의 역할을 한다.
일반적으로, 산화막의 형성반응은 하기의 식과 같다.
Si + O2, H2O →SiO2
상기 식으로부터 알 수 있듯이, 실리콘(Si) 소오스를 갖는 층으로 산화제가 확산되어 산화가 진행되므로 상기 플로팅 게이트(14)의 측면, 플로팅 게이트(14)와 ONO막(16) 간의 계면, 컨트롤 게이트(25)와 ONO막(16) 간의 계면 및 컨트롤 게이트(25)의 측면에서 산화 반응이 일어난다.
그런데, 상기 게이트 산화 공정은 600℃ 이상의 고온에서 장시간 진행되기 때문에, 컨트롤 게이트(25)의 하부에서 ONO막(16)의 중앙부(B)까지 산화제(oxidant)가 침투하여 도 1에 도시한 바와 같이 버즈비크(A)가 형성된다. 마찬가지로, 플로팅 게이트(14)의 상부에서 ONO막(16)의 중앙부(B)까지 산화제가 침투하여 상기 버즈비크(A)를 형성하게 된다. 이에 따라, ONO막(16)의 두께가 증가되어 플로팅 게이트(14)와 컨트롤 게이트(25) 간의 캐패시턴스가 저하되고, 프로그램 속도 및 셀 전류가 감소하게 된다. 또한, ONO막(16)의 두께 산포가 불량하여 셀의 특성 산포가 커지는 문제가 발생하게 된다. 또한, ONO막(16)의 두께가 얇은 부위에전계가 집중하여 ONO막(16)이 절연 파괴되는 신뢰성 문제가 발생할 수 있다.
따라서, 본 발명의 목적은 적층형 게이트 구조의 층간 절연막으로 사용되는 ONO막의 두께가 게이트 산화 공정시 버즈비크에 의해 증가하는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
도 1은 종래 방법에 의한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 본 발명에 의한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제1 실시예에 의한 게이트 산화 공정의 레시피를 나타낸다.
도 4는 본 발명의 제2 실시예에 의한 게이트 산화 공정의 레시피를 나타낸다.
도 5는 본 발명의 게이트 산화 공정을 수행하기 위한 배치식 산화 설비의 개략도이다.
도 6은 본 발명의 게이트 산화 공정을 수행하기 위한 매엽식 산화 설비의 개략도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판102 : 터널 산화막
104 : 플로팅 게이트108 : ONO막
114 : 하드 마스크층 패턴115 : 컨트롤 게이트
116 : 산화막
상술한 목적을 달성하기 위하여 본 발명은, (a) ONO막으로 이루어진 층간 절연막을 포함하는 적층형 게이트가 형성되어 있는 반도체 기판을 질소(N)를 포함한 제1 가스로 1차 어닐링하는 단계; (b) 상기 ONO막의 측벽 손상을 큐어링하기 위한 산화 공정을 실시하여 상기 적층형 게이트의 측면에 산화막을 형성하는 단계; 및 (c) 상기 산화막이 형성된 기판을 질소(N)를 포함한 제2 가스로 2차 어닐링하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
바람직하게는, 상기 제1 및 제2 가스는 질소(N2) 가스, 나이트로스 옥사이드(N2O) 가스 및 나이트릭 옥사이드(NO) 가스의 군에서 선택된 어느 하나이다.
바람직하게는, 상기 (a) ∼ (c) 단계는 동일한 온도에서 수행한다.
바람직하게는, 상기 (a) 단계 전에, 상기 산화 공정을 수행하기 위한 공정 온도로 승온시키면서 불활성 가스를 유입하여 상기 기판 상에 산화막의 성장을 억제하는 단계를 더 구비한다. 상기 불활성 가스는 N2, N2O, NO, Ar 및 He 가스의 군에서 선택된 어느 하나이다.
상기 (a) ∼ (c) 단계는 인-시튜로 진행할 수도 있고, 상기 (a) 단계와 (b) 단계를 서로 다른 타입의 산화 설비에서 실시할 수도 있다.
또한, 본 발명의 상기 목적은 (a) ONO막으로 이루어진 층간 절연막을 포함하는 적층형 게이트가 형성되어 있는 반도체 기판을 배치식 산화 설비의 챔버로 로딩하는 단계; (b) 상기 챔버의 온도를 공정 온도로 승온시키는 동안 불활성 가스를 유입하여 상기 기판 상에서 산화막의 성장을 억제하는 단계; (c) 상기 기판을 질소(N)를 포함한 제1 가스로 1차 어닐링하는 단계; (d) 상기 ONO막의 측벽 손상을 큐어링하기 위한 산화 공정을 실시하여 상기 적층형 게이트의 측면에 산화막을 형성하는 단계; 및 (e) 상기 산화막이 형성된 기판을 질소(N)를 포함한 제2 가스로 2차 어닐링하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법에 의해 달성될 수 있다.
또한, 상기 목적을 달성하기 위하여 본 발명은, (a) ONO막으로 이루어진 층간 절연막을 포함하는 적층형 게이트가 형성되어 있는 반도체 기판을 매엽식 산화 설비의 챔버로 로딩하는 단계; (b) 상기 챔버의 온도를 공정 온도로 승온시키는 동안 불활성 가스를 유입하여 상기 기판 상에서 산화막의 성장을 억제하는 단계; (c) 상기 ONO막의 측벽 손상을 큐어링하기 위한 산화 공정을 실시하여 상기 적층형 게이트의 측면에 산화막을 형성하는 단계; 및 (d) 상기 기판을 질소(N)를 포함한 제1 가스로 1차 어닐링하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
본 발명에 의하면, 적층형 게이트를 형성한 다음 ONO막의 측벽 손상을 큐어링하기 위한 게이트 산화 공정의 전·후 단계에서 질소(N)를 포함한 가스 분위기에서 기판을 어닐링한다. 상기 어닐링에 의해 적층형 게이트 및 ONO막의 측면에 질소를 포함한 표면층이 형성되므로, ONO막의 중앙부까지 산화제가 침투하지 않고 ONO막의 손상된 측벽만이 산화되어 버즈비크가 억제된다. 따라서, ONO막의 두께 증가를 방지하여 캐패시턴스를 증가시키고 및 셀의 특성 산포를 개선할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2c는 본 발명에 의한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 셸로우 트렌치 소자분리(shallow trench isolation; STI)와 같은 소자분리 공정을 통해 반도체 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 구체적으로, 반도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성한 후, 상기 트렌치를 채우도록 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 산화막을 증착한다. 다음에, 상기 CVD-산화막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여 상기 트렌치의 내부에만 필드 산화막을 형성한다.
또한, 상기 필드 영역은 통상의 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정으로 형성할 수도 있고, 플로팅 게이트와 액티브 영역을 동시에 형성하는 자기정렬된 셸로우 트렌치 소자분리(self-aligned shallow trenchisolation; SA-STI) 공정으로 형성할 수도 있다.
이어서, 상기 기판(100) 상에 열산화 공정으로 약 70∼100Å의 두께를 갖는 터널 산화막(즉, 게이트 산화막)(102)을 형성한다.
상기 터널 산화막(102)이 형성된 결과물 상에 플로팅 게이트용 제1 도전층(103)으로서, 예컨대 폴리실리콘 또는 비정질실리콘을 약 1000∼1500Å의 두께로 증착한다. 통상의 도핑 방법, 예컨대 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 상기 제1 도전층(103)을 고농도의 N형으로 도핑시킨 후, 사진식각 공정으로 필드 영역 상의 제1 도전층(103)을 제거하여 이웃하는 셀의 플로팅 게이트들을 서로 절연시킨다.
상기 제1 도전층(103) 및 기판(100) 상에 층간 절연막으로서, 제1 산화막(105), 질화막(106) 및 제2 산화막(107)이 순차적으로 적층되어 이루어진 ONO막(108)을 형성한다. 상기 ONO막(108)은 열산화 공정 또는 화학 기상 증착 공정으로 형성한다.
상기 ONO막(108) 상에 컨트롤 게이트용 제2 도전층으로서, N+형으로 도핑된 제2 폴리실리콘층(109) 및 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층(111)을 차례로 적층한다. 바람직하게는, 상기 제2 폴리실리콘층(109)은 약 1000Å의 두께로 형성하고, 금속 실리사이드층(111)은 약 100∼1500Å의 두께로 형성한다.
이어서, 상기 금속 실리사이드층(111) 상에 게이트 패터닝을 위한 하드 마스크층(113)을 형성한다. 상기 하드 마스크층(113)은 산화막 또는 질화막의 단일막으로 형성하거나, 산화막과 질화막의 복합막으로 형성한다.
도 2b를 참조하면, 사진식각 공정으로 상기 하드 마스크층(113)을 패터닝하여 게이트 영역을 정의하는 하드 마스크층 패턴(114)을 형성한다. 상기 하드 마스크층 패턴(114)을 식각 마스크로 이용하여 상기 금속 실리사이드층(113), 제2 폴리실리콘층(109), ONO막(108) 및 제1 도전층(103)을 차례로 건식 식각한다. 그러면, 제1 도전층 패턴으로 이루어진 플로팅 게이트(104)와, 제2 폴리실리콘층 패턴(110) 및 금속 실리사이드층 패턴(112)으로 이루어진 컨트롤 게이트(115)를 구비하는 메모리 셀의 적층형 게이트들이 형성된다.
여기서, 참조부호 105a, 106a 및 107a는 상기 ONO막(108)을 구성하는 제1 산화막 패턴, 질화막 패턴 및 제2 산화막 패턴을 각각 나타낸다.
도 2c를 참조하면, 상술한 바와 같이 게이트 패터닝을 완료한 후, 결과물의 전면에 게이트 산화 공정을 실시한다. 그러면, 기판(100)의 표면, 상기 플로팅 게이트(104)의 측면 및 상기 컨트롤 게이트(115)의 측면이 산화되어 약 40Å 두께 이하의 산화막(116)이 형성된다.
본 발명에 의한 게이트 산화 공정은 도 5의 배치식 로(batch type furnace) 또는 도 6의 매엽식 급속 산화(single type rapid oxidation) 설비에서 여러 가지 레시피(recipe)로 수행될 수 있다.
배치식 설비는 복수개의 웨이퍼들을 동시에 처리하기 위한 것으로, 도 5에 도시한 바와 같이, 웨이퍼와 같은 기판(100)들을 로 챔버(200) 내로 이송시키거나챔버(200) 밖으로 반송시키기 위한 캐리어 또는 보트(205),챔버에 반응 가스 및 다른 가스들을 공급하기 위한 가스 인입구(202), 챔버 압력을 유지하기 위한 진공 출구(vacuum port)(204), 및 챔버(200)를 바람직한 온도로 유지시키기 위한 히터(206)를 포함한다.
매엽식 설비는 웨이퍼들을 하나씩 처리하기 위한 것으로, 도 6에 도시한 바와 같이, 웨이퍼와 같은 기판(100)을 지지하기 위한 기판 테이블(256), 가스 인입구(252) 및 진공 출구(204)를 포함하는 반응 챔버(250)를 갖는다.
이하, 본 발명의 게이트 산화 공정에 대해 상세히 설명하고자 한다.
도 3은 본 발명의 제1 실시예에 의한 게이트 산화 공정의 레시피를 나타낸 것으로, 도 5의 배치식 설비에서 게이트 산화 공정을 실시하는 경우를 설명한다.
도 3을 참조하면, ONO막(108)을 포함한 적층형 게이트들이 형성되어 있는 기판(100)을 도 5의 배치식 산화 설비의 챔버(200)에 로딩시킨다. 이어서, 상기 챔버(200)의 온도를 공정 온도로 승온시키면서(즉, T1 → T2), 가스 인입구(202)를 통해 N2, N2O, NO, Ar, He 등의 불활성 가스를 상기 챔버(200) 내로 유입하여 기판(100) 상에서 산화막의 성장을 억제시킨다. 이와 같이 로딩 및 승온 단계에서 기판(100)이 산소에 노출되는 것을 방지함으로써, 후속하는 산화 공정 동안 상기 ONO막(108)의 측면에서 버즈비크의 성장을 억제할 수 있다.
챔버(200)의 온도가 공정 온도(T2), 예컨대 600℃ 이상의 온도로 승온되면, 가스 인입구(202)를 통해 질소(N)를 포함한 제1 가스를 상기 챔버(200) 내로 유입하여 기판(100)을 1차 어닐링한다. 바람직하게는, 상기 질소(N)를 포함한 제1 가스는 N2, N2O 또는 NO 가스 중의 어느 하나이다. 이와 같이 질소(N)를 포함한 제1 가스로 기판(100)을 1차 어닐링하면, 상기 기판(100)의 표면과 상기 적층형 게이트 및 ONO막(108)의 측면에 질소(N)를 함유하는 표면층이 형성된다. 즉, 기판(100), 적층형 게이트 및 ONO막(108)의 표면에서 Si-댕글링 본드(dangling bond)가 감소되고 결합력이 강한 Si-N 결합들이 형성된다. 이 Si-N 결합들은 후속하는 산화 공정에서도 깨지지 않기 때문에, ONO막(108)의 중앙부로 산화제가 침투하는 것을 억제하는 역할을 한다.
이어서, 상기 공정 온도(T2)에서 ONO막(108)의 측벽 손상을 큐어링하기 위한 산화 공정, 예컨대 O2가스를 이용한 건식 산화 공정을 실시하여 기판(100)의 표면, 상기 플로팅 게이트(104)의 측면 및 상기 컨트롤 게이트(115)의 측면 상에 40Å 이하의 두께를 갖는 산화막(116)을 형성한다. 상기 산화 공정 동안 기판(100)의 표면과 적층형 게이트 및 ONO막(108)의 측면에 형성된 질소(N)를 함유하는 표면층에 의해 ONO막(108)의 중앙부로 산화제가 침투하는 것이 억제되므로, ONO막(108)의 측면에서 버즈비크를 줄일 수 있다(도 2c의 C 참조). 즉, ONO막(108)의 중앙부까지 산화시키지 않고 게이트 식각 공정으로 인해 손상된 ONO막(108)의 측벽만을 산화시킴으로써, 신뢰성있는 게이트 산화 공정을 구현할 수 있다.
계속해서, 상기 공정 온도(T2)를 유지하면서 가스 인입구(202)를 통해 질소(N)를 포함한 제2 가스를 상기 챔버(200) 내로 유입하여 기판(100)을 2차 어닐링한다. 바람직하게는, 상기 질소(N)를 포함한 제2 가스는 N2, N2O 또는 NO 가스 중의 어느 하나이다. 이와 같이 질소(N)를 포함한 제2 가스로 기판(100)을 2차 어닐링하면, 상기 산화막(116)과 기판(100) 및 적층형 게이트 간의 경계에 질소가 축척(pile up)되면서 SiOxNy의 옥시나이트라이드(oxynitride)층이 형성된다. 상기 옥시나이트라이드층 내의 Si-N 결합들은 트랩 사이트를 감소시키고, 열이나 전계 응력 하에서도 안정된 산화막(116)을 만든다.
이어서, 상기 공정 온도를 감온시킨 후(T2 →T1), 기판(100)을 챔버(200)로부터 언로딩시킨다.
상술한 제1 실시예에서, 상기 제1 어닐링 단계, 산화막(116) 형성 단계 및 제2 어닐링 단계는 메인(main) 공정 온도(T2)에서 수행하며, 바람직하게는 인-시튜로 진행한다.
도 4는 본 발명의 제2 실시예에 의한 게이트 산화 공정의 레시피를 나타낸 것으로, 도 6의 매엽식 설비에서 게이트 산화 공정을 실시하는 경우를 설명한다.
도 4를 참조하면, ONO막(108)을 포함한 적층형 게이트들이 형성되어 있는 기판(100)을 도 6의 매엽식 산화 설비의 챔버(250)에 로딩시킨다. 이어서, 상기 챔버(250)의 온도를 공정 온도로 승온시키면서(즉, T1 → T2), 가스 인입구(252)를 통해 N2, N2O, NO, Ar, He 등의 불활성 가스를 상기 챔버(250) 내로 유입하여 기판(100) 상에서 산화막의 성장을 억제시킨다. 이와 같이 로딩 및 승온 단계에서 기판(100)이 산소에 노출되는 것을 방지함으로써, 후속하는 산화 공정 동안 상기ONO막(108)의 측면에서 버즈비크의 성장을 억제할 수 있다.
챔버(250)의 온도가 공정 온도(T2), 예컨대 약 950℃의 온도로 승온되면, ONO막(108)의 측벽 손상을 큐어링하기 위한 산화 공정, 예컨대 O2가스를 이용한 건식 산화 공정을 1분, 바람직하게는 약 40초 동안 급속 실시하여 기판(100)의 표면, 상기 플로팅 게이트(104)의 측면 및 상기 컨트롤 게이트(115)의 측면 상에 40Å 이하의 두께를 갖는 산화막(116)을 형성한다. 일반적으로, 매엽식 시스템은 배치식에 비해 감소되는 공정 쓰루풋을 고온으로 보상하기 때문에, 공정 시간을 짧게 진행할 수 있다. 따라서, 게이트 산화 공정을 매엽식 챔버에서 짧은 공정 시간으로 진행하면, ONO막(108)의 측면으로 산화제가 침투하지 못하여 버즈비크의 성장을 억제할 수 있다(도 2c의 C 참조).
계속해서, 상기 공정 온도(T2)를 유지하면서 가스 인입구(252)를 통해 질소(N)를 포함한 제1 가스를 상기 챔버(250) 내로 유입하여 기판(100)을 1차 어닐링한다. 바람직하게는, 상기 질소(N)를 포함한 제1 가스는 N2, N2O 또는 NO 가스 중의 어느 하나이다. 이와 같이 질소(N)를 포함한 제1 가스로 기판(100)을 1차 어닐링하면, 상기 산화막(116)과 기판(100) 및 적층형 게이트 간의 경계에 질소가 축척되면서 옥시나이트라이드층이 형성된다.
이어서, 상기 공정 온도를 감온시킨 후(T2 →T1), 기판(100)을 챔버(200)로부터 언로딩시킨다.
상술한 제2 실시예에서, 상기 산화막(116) 형성 단계 및 제1 어닐링 단계는메인(main) 공정 온도(T2)에서 수행하며, 바람직하게는 인-시튜로 진행한다.
본 발명에 의한 게이트 산화 공정의 다른 실시예에 의하면, 도 5의 배치식 설비에서 질소(N)를 포함한 제1 가스로 제1 어닐링 공정을 수행한 후, 도 6의 매엽식 설비에서 게이트 산화 공정 및 질소(N)를 포함한 제1 가스의 제2 어닐링 공정을 진행할 수도 있다.
본 발명에 의한 게이트 산화 공정의 또 다른 실시예에 의하면, 도 6의 매엽식 설비에서 게이트 산화 공정 및 질소(N)를 포함한 제1 가스의 제1 어닐링 공정을 수행한 후 도 5의 배치식 챔버에서 질소(N)를 포함한 제2 가스로 기판을 2차 어닐링한다. 따라서, 매엽식 챔버에서 실시하는 제1 어닐링 공정에 의해 산화막(116)이 충분히 옥시나이트라이드화하지 못하는 것을 배치식 챔버의 제2 어닐링 공정으로 보상할 수 있다.
상술한 바와 같이 본 발명에 의하면, 컨트롤 게이트와 플로팅 게이트의 엣지를 포함한 측면에서 적정 두께의 산화막을 확보하면서 버즈비크에 의한 ONO막의 두께 증가 현상을 효과적으로 억제할 수 있다. 즉, ONO막의 측면에서 버즈비크가 발생하는 것을 줄일 수 있다. 따라서, ONO막의 두께 증가를 방지하여 셀 특성 산포를 개선하고, 컨트롤 게이트와 플로팅 게이트 간의 캐패시턴스를 증가시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (22)
- (a) ONO막으로 이루어진 층간 절연막을 포함하는 적층형 게이트가 형성되어 있는 반도체 기판을 질소(N)를 포함한 제1 가스로 1차 어닐링하는 단계;(b) 상기 ONO막의 측벽 손상을 큐어링하기 위한 산화 공정을 실시하여 상기 적층형 게이트의 측면에 산화막을 형성하는 단계; 및(c) 상기 산화막이 형성된 기판을 질소(N)를 포함한 제2 가스로 2차 어닐링하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제1 가스는 질소(N2) 가스, 나이트로스 옥사이드(N2O) 가스 및 나이트릭 옥사이드(NO) 가스의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제2 가스는 질소(N2) 가스, 나이트로스 옥사이드(N2O) 가스 및 나이트릭 옥사이드(NO) 가스의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 (a) ∼ (c) 단계는 동일한 온도에서 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 (a) 단계 전에, 상기 산화 공정을 수행하기 위한 공정 온도로 승온시키면서 불활성 가스를 유입하여 상기 기판 상에 산화막의 성장을 억제하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제5항에 있어서, 상기 불활성 가스는 N2, N2O, NO, Ar 및 He 가스의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 (a) ∼ (c) 단계는 인-시튜로 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 (a) 단계와 상기 (b) 단계는 서로 다른 타입의 산화 설비에서 실시하는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a) ONO막으로 이루어진 층간 절연막을 포함하는 적층형 게이트가 형성되어 있는 반도체 기판을 배치식 산화 설비의 챔버로 로딩하는 단계;(b) 상기 챔버의 온도를 공정 온도로 승온시키는 동안 불활성 가스를 유입하여 상기 기판 상에서 산화막의 성장을 억제하는 단계;(c) 상기 기판을 질소(N)를 포함한 제1 가스로 1차 어닐링하는 단계;(d) 상기 ONO막의 측벽 손상을 큐어링하기 위한 산화 공정을 실시하여 상기 적층형 게이트의 측면에 산화막을 형성하는 단계; 및(e) 상기 산화막이 형성된 기판을 질소(N)를 포함한 제2 가스로 2차 어닐링하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제9항에 있어서, 상기 불활성 가스는 N2, N2O, NO, Ar 및 He 가스의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제9항에 있어서, 상기 제1 및 제2 가스는 N2, N2O 및 NO 가스의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제9항에 있어서, 상기 (c) ∼ (e) 단계는 동일한 온도에서 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제9항에 있어서, 상기 (b) ∼ (e) 단계는 인-시튜로 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제8항에 있어서, 상기 (d) 단계 전에, 상기 배치식 산화 설비로부터 상기 기판을 언로딩하는 단계; 및 상기 기판을 매엽식 산화 설비의 챔버로 로딩하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a) ONO막으로 이루어진 층간 절연막을 포함하는 적층형 게이트가 형성되어 있는 반도체 기판을 매엽식 산화 설비의 챔버로 로딩하는 단계;(b) 상기 챔버의 온도를 공정 온도로 승온시키는 동안 불활성 가스를 유입하여 상기 기판 상에서 산화막의 성장을 억제하는 단계;(c) 상기 ONO막의 측벽 손상을 큐어링하기 위한 산화 공정을 실시하여 상기 적층형 게이트의 측면에 산화막을 형성하는 단계; 및(d) 상기 기판을 질소(N)를 포함한 제1 가스로 1차 어닐링하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제15항에 있어서, 상기 불활성 가스는 N2, N2O, NO, Ar 및 He 가스의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제15항에 있어서, 상기 제1 가스는 N2, N2O 및 NO 가스의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제15항에 있어서, 상기 (c) 및 (d) 단계는 동일한 온도에서 수행하는 것을특징으로 하는 반도체 장치의 제조방법.
- 제15항에 있어서, 상기 (d) 단계 후, 질소(N)를 포함한 제2 가스로 상기 기판을 2차 어닐링하는 (e) 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제19항에 있어서, 상기 제2 가스는 N2, N2O 및 NO 가스의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제19항에 있어서, 상기 (d) 단계와 상기 (e) 단계는 인-시튜로 실시하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제19항에 있어서, 상기 (e) 단계 전에, 상기 매엽식 산화 설비로부터 상기 기판을 언로딩하는 단계; 및 상기 기판을 배치식 산화 설비의 챔버로 로딩하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
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2003
- 2003-02-06 US US10/359,789 patent/US6706613B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100689590B1 (ko) * | 2004-12-30 | 2007-03-02 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자의 셀 및 그 제조 방법, 및 이를이용한 반도체 소자의 제조방법 |
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|---|---|
| KR100466312B1 (ko) | 2005-01-13 |
| US20040029354A1 (en) | 2004-02-12 |
| US6706613B2 (en) | 2004-03-16 |
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