KR20040001467A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 본 발명에 따른 반도체 소자의 제조방법은, 반도체기판상에 산화막과 질화막을 적층하는 단계; 상기 질화막 상에 트랜지스터 형성지역을 노출시키는 감광막패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 상기 트랜지스터 형성지역부분에 해당하는 질화막부분을 선택적 으로 제거하는 단계; 상기 감광막패턴을 제거한후 선택적으로 제거된 질화막부분을 포함한 전체 구조의 상면에 폴리실리콘층을 형성하는 단계; 및 상기 폴리실리콘층을 선택적으로 패터닝한후 잔류하는 질화막을 제거하여 폴리실리콘층패턴을 형성하는 단계를 포함하여 구성되며, 질화막을 식각한후 그 내부에 폴리실리콘층을 증착 하므로써 채널길이의 조절이 용이하여 고집적 소자의 제조시에 채널 길이를 효과적 으로 감소시킬 수 있어 트랜지스터 속도를 향상시킬 수 있는 것이다.

Description

반도체소자의 제조방법{Method for fabricating of semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 고집적 회로를 구성하는 디바이스에서 트랜지스터의 빠른 속도를 요구하는 디바이스 및 채널길이를 작게 하는 트랜지스터 형성공정에 적합한 반도체소자의 제조방법에 관한 것이다.

종래의 디바이스는 트랜지스터를 구현하는데 있어서, 게이트 역할을 하는 폴리실리콘의 길이는 채널길이와 같으며, 트랜지스터의 속도는 채널길이가 작으면 작을수록 빨라진다.

이처럼 높은 기술의 디바이스로 발전하게 되면서 트랜지스터의 속도를 빠르게 하기 위하여 폴리 식각시 폴리실리콘 배선을 작게 정의하여 채널길이를 작게 해야 한다.

이러한 관점에서, 종래기술에 따른 반도체소자의 제조방법을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.

도 1 및 도 2는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.

종래기술에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 반도체기판(11)상에 산화막(13)을 증착한후 그 위에 폴리실리콘층(15)과 BARC층(17)을 적층한다.

그다음, BARC층(17)상에 포토레지스트를 도포한한 포토리소그라피공정기술을 이용하여 노광 및 현상공정을 거친후 이를 선택적으로 제거하여 레지스트패턴(19)을 형성한다.

이어서, 도 2에 도시된 바와같이, 상기 레지스트패턴(19)을 마스크로 상기 BARC층(17)과 폴리실리콘층(15)을 선택적으로 패터닝한후 레지스트패턴(19)과 BARC층(17)을 제거하여 게이트(19a)를 형성한다.

이어서, 도면에는 설명하지 않았지만, 후속공정으로서, 채널길이를 확보하고 LDD를 구성하기 위해 게이트(19a)를 포함한 전체 구조의 상면에 산화막(미도시)을증착한후 전면식각에 의해 게이트(19a)의 측면에 스페이서(미도시)을 형성한후 계속해서 트랜지스터를 구성하는 소오스 및 드레인 형성공정을 추가로 진행하여 트랜지스터 제조를 완료한다.

위에서와 같이, 채널길이를 감소시키기 위해 BARC를 사용하는데, 레지스트 마진의 부족으로 인해 상부(top) 부위가 경사가 형성되는 문제가 있다. 또한, 배선 가장자리 거칠기(line edge roughness)가 심화되는 경향도 발생한다.

이처럼, 레지스트 마진 부족현상은 필드산화막위에 폴리실리콘의 잔류물이 존재하기도 하고, 남아 있는 산화막의 높이에 따른 스폿(spot)성 잔류물의 발생 가능성을 배제할 수가 없다.

한편, 종래에는 트랜지스터를 형성하기 위해서 폴리를 먼저 패터닝하기 때문에 기존 방법대로 트랜지스터의 속도를 증가시키기 위해서는 채널길이를 줄여야 하는데 그렇게 되면 폴리실리콘의 CD도 작아져야 한다.

그런데, 폴리실리콘의 CD를 작게 정의하는 것은 어느정도 한계가 있고 만약에 폴리실리콘패턴을 작게 정의하기 위해서는 레지스트의 CD도 함께 감소되어야 하는데 레지스트가 패터닝되지 않는 문제가 있다.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 폴리실리콘의 CD를 작게 정의하는 것이 용이하도록하여 채널 길이를 감소시켜 트랜지스터 속도를 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.

도 1 및 도 2는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.

도 3 내지 도 6은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.

[도면부호의설명]

21 : 반도체기판23 : 산화막

25 : 질화막27 : 감광막패턴

29 : 폴리실리콘층29a : 게이트

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체기판상에 산화막과 질화막을 적층하는 단계; 상기 질화막상에 트랜지스터 형성지역을 노출시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 트랜지스터 형성지역부분에 해당하는 질화막부분을 선택적으로 제거하는 단계; 상기 감광막패턴을 제거한후 선택적으로 제거된 질화막부분을 포함한 전체 구조의 상면에 폴리실리콘층을 형성하는 단계; 및 상기 폴리실리콘층을 선택적으로 패터닝한후 잔류하는 질화막을 제거하여 폴리실리콘층패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.

(실시예)

이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.

도 3 내지 도 6은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.

본 발명에 따른 반도체소자의 제조방법은, 도 3에 도시된 바와같이, 먼저 반도체기판(21)상에 열적산화막(23)을 형성한후 그 위에 질화막(25)을 증착한다.

그다음, 질화막(15)위에 감광물질을 도포한후 패터닝하고자 하는 부분을 제거하는 마스크 공정 및 식각공정을 진행하여 감광막패턴(27)을 형성한다.

이어서, 도 4에 도시된 바와같이, 상기 감광막패턴(27)을 마스크로 상기 질화막(25)을 선택적으로 패터닝한후 감광막패턴(27)을 제거하여 트랜지스터가 형성될 부위를 형성한다.

그다음, 상기 트랜지스터가 형성될 부위를 포함한 질화막(25)상에 폴리실리콘층(29)을 증착한다.

이어서, 도 5에 도시된 바와같이, 상기 폴리실리콘층(29)을 화학적-기계적-연마(chemical mechanical polishing : CMP)를 실시하여 평탄화처리를 한다.

그다음, 도 6에 도시된 바와같이, 인산을 이용하여 습식식각을 통해 남아 있는 질화막(25)을 제거하여 트래지스터의 게이트(29a)를 형성한다.

계속해서, 도면에는 도시하지 않았지만, 게이트(29a) 양측아래의 반도체기판(21)내에 소오스/드레인(미도시)을 형성하면, 채널길이를 감소시켜 트랜지스터 속도를 향상시킬 수 있는 트랜지스터가 형성된다.

상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 의하면, 종래의 트랜지스터 형성방법과는 다른 형태를 갖고 있으며, 0.15 μm 기술 이하의 고기술의 디바이스에서 폴리실리콘 크기(즉, 트랜지스터 형성시의 폴리)가 작아지고 채널길이를 작게 하여 트랜지스터의 속도를 증가시킬 수 있다.

또한, 본 발명에 의하면, 종래에서와 같이 레지스트의 CD를 감소시키는 경우에 레지스트 패턴이 되지 않는 문제를 개선하기 위해 폴리실리콘을 정의하는 것이 아니라 질화막을 증착한 다음 질화막식각을 진행하고 이어 폴리실리콘을 증착하는 방식을 적용하였다.

따라서, 고집적회로를 구성하는 디바이스에서 트랜지스터의 빠른 속도를 요구할 때 본 발명의 방법이 유효하게 적용가능하며, 채널길이를 작게 하는 트랜지스터 형성공정에서 효과적으로 사용가능하다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (3)

1. 반도체기판상에 산화막과 질화막을 적층하는 단계;

   상기 질화막상에 트랜지스터 형성지역을 노출시키는 감광막패턴을 형성하는 단계;

   상기 감광막패턴을 마스크로 상기 트랜지스터 형성지역부분에 해당하는 질화막부분을 선택적으로 제거하는 단계;

   상기 감광막패턴을 제거한후 선택적으로 제거된 질화막부분을 포함한 전체 구조의 상면에 폴리실리콘층을 형성하는 단계; 및

   상기 폴리실리콘층을 선택적으로 패터닝한후 잔류하는 질화막을 제거하여 폴리실리콘층패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 제조방법.
2. 제1항에 있어서, 상기 폴리실리콘층은 CMP를 실시하여 상기 선택적으로 제거된 질화막부분내에만 남도록하는 것을 특징으로하는 반도체소자의 제조방법.
3. 제1항에 있어서, 상기 잔류하는 질화막은 습식식각에 의해 제거하는 것을 특징으로 하는 반도체소자의 제조방법.