KR20030088064A

KR20030088064A - 잉크 카트리지

Info

Publication number: KR20030088064A
Application number: KR10-2003-7013607A
Authority: KR
Inventors: 츠지류이치
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 1999-10-04
Filing date: 2000-10-04
Publication date: 2003-11-15
Also published as: EP1136267B1; KR100521072B1; EP1681166A3; CN1576024A; KR100546949B1; KR20010105303A; EP1136267A4; EP1681166A2; CN1251866C; EP1136267A1; WO2001025016A1; CN101007467A; DE60027130D1; CN1338991A; JP2001096869A; ES2257322T3; DE60027130T2; US6862652B1

Abstract

장치 본체 제어부(2)와 메모리 액세스 제어부(3)는 시리얼 데이터 통신에 의해서 데이터의 송수신을 행한다. 메모리 액세스 제어부(3)는, 각 불휘발성 메모리(4, 5)에 격납되어 있는 각종 정보(잉크 잔량, 사용 개시 년월 등)를 판독하여 메모리 액세스 제어부(3) 내의 RAM에 격납한다. 장치 본체 제어부(2)는, RAM으로의 액세스 요구 명령을 발행함으로써, 정보의 판독 및 갱신을 행한다. 프린터의 전원 오프 시에, 장치 본체 제어부(2)는 정보의 되돌림 기록 명령을 발행한다. 메모리 액세스 제어부(3)는, RAM 내의 정보를 불휘발성 메모리(4, 5)로 되돌려 기록한다. 이와 같이, 메모리 액세스 제어부(3)를 통하여 불휘발성 메모리(4, 5)에 대한 판독 기록을 행하도록 하였기 때문에, 불휘발성 메모리(4, 5)로 액세스 할 때의 장치 본체 제어부(2)측의 처리를 경감시킬 수 있다.

Description

잉크 카트리지{Ink cartridge}

본 발명은 기록 재료 수용 카트리지에 불휘발성 메모리를 설치하고, 이 불휘발성 메모리에 카트리지에 관한 각종 데이터(잔량 데이터, 사용 개시 일시 데이터, 기록 재료 종별 데이터, 제조 관리 데이터 등)를 격납하여 둠으로써, 카트리지마다 사용 상태 등을 관리할 수 있도록 한 기록 장치 등에 관한 것으로, 상세하게는, 기록 장치 본체측의 제어부와 불휘발성 메모리 사이에 인터페이스 회로(메모리 액세스 제어 회로)를 설치함으로써, 불휘발성 메모리로 액세스할 때의 제어부측의 처리를 경감시키도록 한 기록 장치, 및, 인터페이스용의 반도체 장치 및 인터페이스용의 반도체 장치를 구비한 기록 헤드 장치에 관한 것이다.

일본 특개소62-184856호 공보(특허 제 2594912호 공보)에는, 잉크 카트리지에 불휘발성 메모리를 설치하고, 이 불휘발성 메모리에 잉크 잔량에 상당하는 데이터를 기억하여 둠으로써, 잉크 카트리지마다 잉크 잔량의 관리를 행할 수 있도록 한 잉크 카트리지 및 기록 장치가 기재되어 있다.

일본 특개평8-197748호 공보에는, 잉크 카트리지에 설치한 불휘발성 메모리에 식별 정보를 기억시켜 두고, 프린터 본체측에서는 불휘발성 메모리로부터 판독한 잉크 카트리지의 식별 정보와 잉크 잔량을 대응시켜 관리함으로써, 동일한 식별 정보를 갖는 잉크 카트리지가 재장착되었을 때에 잉크 잔량의 재검지를 불필요로 한 잉크 젯 프린터가 기재되어 있다.

종래의 기록 장치 등에서는, 데이터의 기록 및 판독을 비트 시리얼로 행하는소위 비트 시퀀셜 액세스형의 불휘발성 메모리를 사용함으로써, 프린터 본체측의 제어부와 불휘발성 메모리 사이의 신호선수의 삭감을 도모하고 있다. 그러나, 상기 불휘발성 메모리에 대한 액세스는 비트 시리얼이기 때문에, 기록 처리 및 판독 처리에 시간이 걸린다. 이 때문에, 프린터 본체측의 제어부(CPU 등)에 의해서 불휘발성 메모리에 대한 액세스를 직접 제어하는 구성으로 한 경우, 불휘발성 메모리에 대하여 액세스를 행하고 있는 동안은, 제어부(CPU 등)는 다른 처리를 할 수 없다. 이 때문에, 인쇄 처리에 지연이 생기거나, 조작부로부터의 조작 입력에 대한 응답이 지연되는 경우가 있다.

본 발명은 이러한 과제를 해결하기 위해서 이루어진 것으로, 기록 장치 본체측의 제어부와 불휘발성 메모리 사이에 메모리 액세스 제어부를 설치함으로써, 불휘발성 메모리로 액세스할 때의 제어부측의 처리를 경감할 수 있도록 한 기록 장치, 및, 그것을 위한 반도체 장치 및 기록 헤드 장치를 제공하는 것을 목적으로 한다.

도 1은 본 발명에 따른 기록 장치의 전체 구성을 도시하는 블록 구성도.

도 2는 불휘발성 메모리의 일 구체예를 도시하는 블록 구성도.

도 3은 불휘발성 메모리의 격납 정보를 도시하는 설명도.

도 4는 블랙용 잉크 카트리지에 설치된 불휘발성 메모리에 격납되는 정보의 일 예를 도시하는 설명도.

도 5는 컬러용 잉크 카트리지에 설치된 불휘발성 메모리에 격납되는 정보의 일 예를 도시하는 설명도.

도 6은 메모리 액세스 제어부의 일 구체예를 도시하는 블록 구성도.

도 7은 메모리 액세스 제어부용 집적 회로의 단자명(신호명)과 기능을 도시하는 설명도.

도 8은 장치 본체 제어부로부터 공급되는 각종 명령의 설명도.

도 9는 수신 제어부의 블록 구성도.

도 10은 명령 모드 지정 신호에 전환 타이밍을 도시하는 설명도.

도 11은 가변 길이 명령의 사양 및 그것에 대한 회답의 사양을 도시하는 설명도.

도 12는 제어 레지스터군의 내용과 기능을 도시하는 설명도.

도 13은 RAM의 격납 정보를 도시하는 설명도.

도 14는 송신 제어부의 블록 구성도.

도 15는 시리얼 통신 데이터의 서식을 도시하는 설명도.

도 16은 본 발명에 따른 기록 장치를 적용한 잉크 젯 프린터 장치의 인쇄 기구부의 구조를 도시하는 사시도.

도 17은 카트리지를 호울더부와 헤더부로 분해하여 도시한 사시도.

도 18a 및 도 18b는 잉크 카트리지의 사시도.

도 19a 내지 19e는 불휘발성 메모리 회로 기판의 구조를 도시하는 설명도.

도 20은 잉크 카트리지의 장착 과정을 도시하는 설명도(그 1).

도 21은 잉크 카트리지의 장착 과정을 도시하는 설명도(그 2).

도 22a 내지 도 22c는 불휘발성 메모리 기판과 접점 기구의 접점 구성 부재의 접촉 상태를 도시하는 설명도.

*도면의 주요 부분에 대한 부호의 설명*

1: 기록장치 2: 장치 본체 제어부

3: 메모리 액세스 제어부 4,5: 불휘발성 메모리

41: 메모리 셀 43: 어드레스 카운터

130: 회로기판 140: 잉크 카트리지

본 발명에 따른 기록 장치는, 기록 장치 본체측에 설치된 장치 본체 제어부와 기록 재료 수용 카트리지측에 설치된 불휘발성 메모리 사이에, 장치 본체 제어부로부터 공급되는 명령에 기초하여 불휘발성 메모리에 대한 기록 및 판독을 제어하는 메모리 액세스 제어부를 설치한 것을 특징으로 하는 것이다.

이와 같이, 본 발명에 따른 기록 장치는, 메모리 액세스 제어부를 통하여 불휘발성 메모리에 대한 기록 및 판독을 행하는 구성으로 하였기 때문에, 불휘발성메모리로 액세스할 때의 장치 본체 제어부측의 처리를 경감시킬 수 있다.

본 발명에 따른 기록 장치의 실시예로서, 메모리 액세스 제어부는, 장치 본체 제어부와 시리얼 데이터 통신을 행하는 시리얼 데이터 통신부와, 이 시리얼 데이터 통신부를 통하여 장치 본체 제어부로부터 공급된 명령을 해석하여 실행하는 명령 실행부와, 불휘발성 메모리에 대한 기록 및 판독을 행하는 불휘발성 메모리 기록 판독 제어부와, 불휘발성 메모리로부터 판독된 데이터를 일시 기억하기 위한 랜덤 액세스 메모리를 구비하며, 장치 본체 제어부는, 불휘발성 메모리에 격납되어 있는 데이터를 랜덤 액세스 메모리에 전송시키고, 랜덤 액세스 메모리에 격납된 데이터를 참조하여 각종 처리를 행하여 랜덤 액세스 메모리에 격납되어 있는 데이터를 갱신시킨 후에, 랜덤 액세스 메모리에 격납되어 있는 데이터를 불휘발성 메모리에 전송시키는 것을 특징으로 하는 것을 들 수 있다.

이와 같이, 시리얼 데이터 통신부를 설치하고, 장치 본체 제어부와 메모리 액세스 제어부 사이의 데이터 통신을 시리얼로 행하는 구성으로 함으로써, 장치 본체 제어부와 메모리 액세스 제어부 사이의 신호선수를 적게 할 수 있다.

또한, 랜덤 액세스 메모리를 설치하고, 이 랜덤 액세스 메모리에 불휘발성 메모리로부터 판독한 데이터를 모두 격납하여 두며, 장치 본체 제어부측으로부터의 데이터 판독 요구에 대하여 랜덤 액세스 메모리에 격납한 데이터를 판독하여 회답함으로써, 데이터 판독 요구에 대하여 고속의 응답을 할 수 있다.

더욱이, 장치 본체 제어부는, 데이터 기록 요구를 발생하여 랜덤 액세스 메모리 내의 데이터를 갱신한 후에, 불휘발성 메모리에 대한 기록 요구를 발생하여갱신된 데이터를 불휘발성 메모리에 기록할 수 있다. 따라서, 갱신해야 할 데이터가 복수 항목 있는 경우에도, 1회의 기록 동작으로 불휘발성 메모리에 복수의 데이터를 기록시킬 수 있다.

본 발명에 따른 반도체 장치는, 장치 본체 제어부로부터 공급되는 명령에 기초하여 불휘발성 메모리에 대한 기록 및 판독을 제어하는 메모리 액세스 제어부를, 반도체 기판 상에 형성한 것을 특징으로 하는 것이다.

이와 같이, 본 발명에 따른 반도체 장치에서는, 메모리 액세스 제어부를 반도체 기판 상에 형성하여 집적 회로화 하였기 때문에, 기록 장치의 소형화에 기여할 수 있다.

본 발명에 따른 기록 헤드 장치는, 불휘발성 메모리를 구비한 기록 재료 수용 카트리지의 수납부를 구비한 캐리지에, 기록 장치 본체측의 제어부로부터 공급되는 명령에 기초하여 기록 장치 본체측의 제어부와 불휘발성 메모리 사이의 데이터 송수신을 제어하는 메모리 액세스 제어부를 설치한 것을 특징으로 하는 것이다.

이와 같이, 본 발명에 따른 기록 헤드 장치에서는, 기록 재료 수용 카트리지의 수납부를 구비한 캐리지에 메모리 액세스 제어부를 설치하도록 하였기 때문에, 메모리 액세스 제어부를 설치하는 것이 용이하게 된다.

이하, 본 발명의 실시예를 첨부 도면에 기초하여 설명한다.

도 1은 본 발명에 따른 기록 장치의 전체 구성을 도시하는 블록 구성도이다. 기록 장치(1)는, 기록 장치 본체측에 설치된 장치 본체 제어부(2)와, 잉크 카트리지 장착부를 구비한 캐리지에 설치된 메모리 액세스 제어부(3)와, 블랙용 잉크 카트리지에 설치된 불휘발성 메모리(4)와, 컬러용 잉크 카트리지에 설치된 불휘발성 메모리(5)와, 도시하지 않는 기록 제어 기구(용지 이송, 카트리지 이동, 잉크 토출 등의 제어 기구)로 이루어진다. 각 불휘발성 메모리(4, 5)는, 예를 들면 EEPROM 등의 전기적으로 기록·판독이 가능한 것을 사용하고 있다. 도 1에서는 2개의 불휘발성 메모리(4, 5)를 구비한 구성을 도시하였지만, 불휘발성 메모리의 개수는 몇 개라도 상관없다.

장치 본체 제어부(2)는, 기록 장치(1)의 전체 동작을 제어하는 것으로, 마이크로컴퓨터 시스템을 이용하여 구성하고 있다. 장치 본체 제어부(2)와 메모리 액세스 제어부(3) 사이는, 시리얼 데이터 통신에 의해서 각종 명령 및 데이터의 송수신을 행하는 구성으로 하고 있다. 각 불휘발성 메모리(4, 5)는, 데이터의 기록 및 판독을 비트 시리얼로 행하는 소위 비트 시퀀셜 액세스형인 것을 사용하고 있다. 메모리 액세스 제어부(3)는, 각 불휘발성 메모리(4, 5)로부터 판독한 각종 데이터를 메모리 액세스 제어부(3) 내의 RAM에 격납하고 있다.

장치 본체 제어부(2)는, 메모리 액세스 제어부(3) 내의 RAM에 대한 판독 명령(커맨드)을 발행함으로써 각종 데이터를 판독한다. 장치 본체 제어부(2)는, 메모리 액세스 제어부(3) 내의 RAM에 대한 기록 명령을 발행함으로써 각종 데이터의 기록을 행한다. 장치 본체 제어부(2)는, 메모리 액세스 제어부(3)에 불휘발성 메모리로의 기록 명령을 발행함으로써, 메모리 액세스 제어부(3) 내의 RAM에 격납되어 있는 데이터를 각 불휘발성 메모리(4, 5)에 기억시킨다.

이와 같이 본 발명에 따른 기록 장치(1)는, 장치 본체 제어부(2)와 각 불휘발성 메모리(4, 5) 사이에 메모리 액세스 제어부(3)를 설치하고, 메모리 액세스 제어부(3)에 의해서 각 불휘발성 메모리(4, 5)에 대한 기록 및 판독을 행하는 구성으로 하고 있기 때문에, 장치 본체 제어부(2)가 각 불휘발성 메모리(4, 5)를 직접 액세스할 필요가 없다. 이 때문에, 장치 본체 제어부(2)의 처리를 경감시킬 수 있다. 더욱이, 메모리 액세스 제어부(3)는 각 불휘발성 메모리(4, 5)에 격납되어 있는 데이터를 판독하여 RAM에 격납하고 있다. 그리고, 장치 본체 제어부(2)측으로부터의 판독 요구에 대하여 RAM에 격납하고 있는 데이터를 판독하여 회답하기 때문에, 판독 요구에 대한 회답을 고속으로 행할 수 있다.

도 2는 불휘발성 메모리의 일 구체예를 도시하는 블록 구성도이다. 불휘발성 메모리(4, 5)는, 메모리 셀(41)과, 리드/라이트 제어부(42)와, 어드레스 카운터(43)를 구비한다. 칩 실렉트 신호(CS)가 L 레벨인 경우, 어드레스 카운터(43)는 리셋 상태가 되고, 어드레스 카운터(43)의 카운트치는 0이 된다. 칩 실렉트 신호(CS)가 H 레벨인 경우, 어드레스 카운터(43)는 클록 신호(CK)에 기초하여 업 카운트 동작을 행한다. 따라서, 칩 실렉트 신호(CS)를 H 레벨로 변화시킨 시점에서 어드레스(0)가 설정되고, 클록 신호(CK)를 공급할 때마다 어드레스를 보진(步進)시킬 수 있다. 리드/라이트 제어부(42)는, 리드/라이트 신호(WR)가 L 레벨인 경우는, 어드레스 카운터(43)에 의해서 지정된 어드레스의 메모리 셀(41)에 기억되어 있는 데이터(1 비트)를 판독하고, 판독한 데이터를 데이터 입출력 단자(I0)에 출력한다. 리드/라이트 제어부(42)는, 리드/라이트 신호(WR)가 H 레벨인 경우는, 데이터 입출력 단자(IO)에 공급된 데이터(1 비트)를 어드레스 카운터(43)에 의해서 지정된 어드레스의 메모리 셀(41)에 기록한다.

도 3은 불휘발성 메모리의 격납 정보를 도시하는 설명도이다. 본 실시예에 있어서, 각 불휘발성 메모리(4, 5)는, 256비트의 기억 용량을 갖는 것을 사용하고 있다. 그리고, 각 불휘발성 메모리(4, 5)에 각각 35 항목의 정보를 격납하고 있다. 각 정보 항목의 비트 길이는 가변 길이이다. 그리고, 불휘발성 메모리(4, 5)에는, 가변 길이의 데이터가 비트 시리얼로 격납된다. 이로써, 한정된 기억 용량 내에 다수의 정보를 격납할 수 있도록 하고 있다.

도 3에 도시하는 번호(1 내지 9; 정보 번호(0 내지 8), 정보 번호(35 내지 43))의 범위에, 잉크 잔량에 관련되는 데이터나 잉크 카트리지의 사용 개시 년, 월 등의 데이터, 즉 유저측에서 잉크 카트리지를 사용함에 따라서 갱신할 필요가 있는 데이터를 격납하도록 하고 있다. 이로써, 잉크 카트리지가 실제로 사용되는 상황에서는, 불휘발성 메모리(4, 5)의 번호가 작은 측 어드레스에 대해서만 데이터의 기록(갱신)을 행하면 좋도록 하고 있다. 따라서, 기록 장치(1)의 사용이 종료하여 기록 장치(1)의 전원을 오프할 때는, 도 3에 도시하는 번호(1 내지 9; 정보 번호(0 내지 8), 정보 번호(35 내지 43))의 범위의 데이터를 각 불휘발성 메모리(4, 5)에 기록하는 것만으로 좋다.

블랙용 잉크 카트리지에 설치된 불휘발성 메모리(4)에는, 흑색 잉크 잔량 데이터, 사용 개시 년, 월 등의 데이터가 격납되어 있다. 컬러용 잉크 카트리지에 설치된 불휘발성 메모리(5)에는, 각 잉크 색마다의 잔량 데이터, 사용 개시 년, 월 등의 데이터가 격납되어 있다.

도 3에 도시하는 번호(10 내지 35; 정보 번호(9 내지 34), 정보 번호(44 내지 69))의 범위에는, 유저측에서 데이터를 갱신할 필요가 없는 각종 데이터가 격납되어 있다. 구체적으로는, 잉크 카트리지의 버전 데이터, 잉크의 종류 데이터, 제조 년 데이터, 제조 월 데이터, 제조 일 데이터, 잉크 카트리지의 시리얼 넘버 데이터, 제조 장소 등에 관련되는 데이터, 카트리지의 재활용에 관한 데이터 등이다.

도 4는 블랙용 잉크 카트리지에 설치된 불휘발성 메모리에 격납되는 정보의 일 예를 도시하는 설명도이다. 도 4에 있어서, 부호(410)는 재기록 데이터가 격납되는 제 1 기억 영역, 부호(420)는 판독 전용 데이터가 격납되는 제 2 기억 영역이다. 제 1 기억 영역(410)은, 불휘발성 메모리(4)로의 액세스 시에 제 2 기억 영역(420)보다도 먼저 액세스되는 어드레스에 배치하고 있다.

제 1 기억 영역(410)에 기억되는 재기록 데이터는, 액세스되는 순으로부터 말하면, 각 기억 영역(411, 412)에 대하여 각각 할당된 제 1 흑색 잉크 잔량 데이터 및 제 2 흑색 잉크 잔량 데이터이다. 흑색 잉크 잔량 데이터가 2개의 기억 영역(411, 412)에 할당되어 있는 것은, 이들의 영역에 대하여 교대로 재기록을 행하기 위해서이다. 따라서, 최후에 재기록된 흑색 잉크 잔량 데이터가 기억 영역(411)에 기억되어 있는 데이터라면, 기억 영역(412)에 기억되어 있는 흑색 잉크 잔량 데이터는 그 1회 전의 데이터이고, 다음 회의 재기록은 이 기억 영역(412)에 대하여 행해진다.

제 2 기억 영역(420)에 기억되는 판독 전용 데이터는, 액세스되는 순으로부터 말하면, 각 기억 영역(421 내지 430)에 대하여 할당된 잉크 카트리지의 개봉 시기 데이터(년), 잉크 카트리지의 개봉 시기 데이터(월), 잉크 카트리지의 버전 데이터, 안료계 또는 염료계 등과 같은 잉크의 종류 데이터, 잉크 카트리지의 제조 년 데이터, 잉크 카트리지의 제조 월 데이터, 잉크 카트리지의 제조 일 데이터, 잉크 카트리지의 제조 라인 데이터, 잉크 카트리지의 시리얼 넘버 데이터, 잉크 카트리지가 신품인지 재활용품인지를 나타내는 재활용 유무 데이터이다.

도 5는 컬러용 잉크 카트리지에 설치된 불휘발성 메모리에 격납되는 정보의 일 예를 도시하는 설명도이다. 도 5에 있어서, 부호(510)는 재기록 데이터가 격납되는 제 1 기억 영역, 부호(550)는 판독 전용 데이터가 격납되는 제 2 기억 영역이다. 제 1 기억 영역(510)은, 불휘발성 메모리(5)로의 액세스 시에 제 2 기억 영역(550)보다도 먼저 액세스되는 어드레스에 배치하고 있다.

제 1 기억 영역(510)에 기억되는 재기록 데이터는, 액세스되는 순으로부터 말하면, 각 기억 영역(511 내지 520)에 대하여 각각 할당된 제 1 청록색 잉크 잔량 데이터, 제 2 청록색 잉크 잔량 데이터, 제 1 진홍색 잉크 잔량 데이터, 제 2 진홍색 잉크 잔량 데이터, 제 1 노랑색 잉크 잔량 데이터, 제 2 노랑색 잉크 잔량 데이터, 제 1 밝은 청록색 잉크 잔량 데이터, 제 2 밝은 청록색 잉크 잔량 데이터, 제 1 밝은 진홍색 잉크 잔량 데이터, 제 2 밝은 진홍색 잉크 잔량 데이터이다. 각 색의 잉크 잔량 데이터가 2개의 기억 영역에 할당되어 있는 것은, 흑색용의 잉크 카트리지와 마찬가지로, 이들의 영역에 대하여 교대로 데이터의 재기록을 행하기 위해서이다.

제 2 기억 영역(550)에 기억되는 판독 전용 데이터는, 액세스되는 순으로부터 말하면, 각 기억 영역(551 내지 560)에 대하여 할당된 잉크 카트리지의 개봉 시기 데이터(년), 잉크 카트리지의 개봉 시기 데이터(월), 잉크 카트리지의 버전 데이터, 안료계 또는 염료계 등과 같은 잉크의 종류 데이터, 잉크 카트리지의 제조 년 데이터, 잉크 카트리지의 제조 월 데이터, 잉크 카트리지의 제조 일 데이터, 잉크 카트리지의 제조 라인 데이터, 잉크 카트리지의 시리얼 넘버 데이터, 잉크 카트리지가 신품인지 재활용품인지를 나타내는 재활용 유무 데이터이다. 이들의 데이터는, 색에 관계없이 공통이기 때문에, 각 색간에서 공통의 데이터로서 1종류만 기억된다.

도 6은 메모리 액세스 제어부의 일 구체예를 도시하는 블록 구성도이다. 메모리 액세스 제어부(3)는, 시리얼 데이터 통신부(11)와, 수신 제어부(12)와, 송신 제어부(13)와, 명령 실행부(14)와, 모드 레지스터(15)와, 제어 레지스터군(16)과, 제 1 RAM(17)과, 제 2 RAM(18)과, 불휘발성 메모리 기록 판독 제어부(19)와, 출력제어부(20)와, 유효 비트 길이 데이터 테이블(21)과, 클록 생성부(22)와, 발진 회로부(23)와, 리셋 회로부(24)와, 테스트용 제어부(25)와, 정보 어드레스 대응 테이블(26)로 이루어진다.

본 실시예에 있어서, 메모리 액세스 제어부(3)는 CMOS 게이트 어레이를 사용하여 1 칩의 집적 회로(반도체 장치)로서 실현하고 있다. 또한, 메모리 액세스 제어부(3)는, 시리얼 통신 기능을 내장한 1칩 마이크로컴퓨터를 이용하여, 프로그램 제어에 의해서 구성하도록 하여도 좋다.

도 7은 메모리 액세스 제어부용 집적 회로의 단자명(신호명)과 기능을 도시하는 설명도이다. RXD는 장치 본체 제어부(2)로부터 공급되는 시리얼 데이터 신호의 입력 단자이다. SEL은 장치 본체 제어부(2)로부터 공급되는 명령 모드 지정 신호(커맨드 선택 신호)의 입력 단자이다. TXD는 장치 본체 제어부(2)로 공급하는 시리얼 데이터 신호의 출력 단자이다. CS1은 제 1 불휘발성 메모리의 선택 신호(칩 이네이블 신호)의 출력 단자, CS2는 제 2 불휘발성 메모리의 선택신호(칩 이네이블 신호)의 출력 단자이다. IO1은 제 1 불휘발성 메모리의 데이터 입출력 단자, IO2는 제 2 불휘발성 메모리의 데이터 입출력 단자이다. RW1은 제 1 불휘발성 메모리의 판독/기록 신호의 출력 단자, RW2는 제 2 불휘발성 메모리의 판독/기록 신호의 출력 단자이다. CK1은 제 1 불휘발성 메모리에 대한 클록 신호의 출력 단자, CK2는 제 2 불휘발성 메모리에 대한 클록 신호의 출력 단자이다. PW1은 제 1 불휘발성 메모리에 대한 전원 공급 단자, PW2는 제 2 불휘발성 메모리에 대한 전원 공급 단자이다. OSC1, OSC2는 세라믹 발진자, 수정 진동자 등의 접속 단자이다. RST는 이니셜 리셋 신호의 입력 단자이다. ES는 불휘발성 메모리의 기록 시간을 선택하기 위한 입력 단자이다. M1 내지 M4는 모니터 출력을 선택하기 위한 테스트용 신호의 입력 단자이다. VCC1은 +5 볼트의 전원 단자, VCC2는 +3.3 볼트의 전원 단자, VSS는 접지(ground; GND) 단자이다.

도 7에 있어서, 입출력의 난에 나타낸 기호의 의미는 다음과 같다. IN은 입력, OUT는 출력, Tri는 3 상태측의 출력이다. 초기치의 난은, 이 메모리 액세스 제어부 집적 회로가 이니셜 리셋된 상태에 있어서의 논리 레벨을 나타내고 있다. 또한, 초기치 난의 괄호 속은, 후술하는 불휘발성 메모리 액세스 허가 설정 레지스터에 액세스 허가의 설정이 이루어지고, 불휘발성 메모리에 대한 각 출력이 액티브상태로 된 직후의 각 출력 단자의 레벨을 나타내고 있다. 또, H는 하이 레벨, L은 로우 레벨, HiZ는 고 임피던스 상태의 약기이다.

도 6에 도시하는 메모리 액세스 제어부(3)와 장치 본체 제어부(2; 도 1 참조) 사이는 3개의 신호선으로 접속된다. 부호(RXD)는 수신 데이터(장치 본체 제어부(2)측으로부터 송신된 데이터), 부호(TXD)는 송신 데이터(장치 본체 제어부(2)측이 수신하는 데이터), 부호(SEL)는 장치 본체 제어부(2)측이 송출한 명령이 고정 길이 명령인지 가변 길이 명령인지를 나타내는 명령 모드 지정 신호이다. 이 명령 모드 지정 신호(SEL)가 L 레벨인 경우는 8 비트 고정 길이 명령을, H 레벨의 경우는 가변 길이 명령을 나타내고 있다.

시리얼 데이터 통신 방식은, UART(유니버설·어싱크로너스·리시버·트랜스미터) 방식을 사용하고 있다. 데이터 길이는 8 비트, 스타트 비트 길이는 1 비트, 스톱 비트 길이는 1 비트, 패리티 비트는 없음이다. 데이터의 전송순은, LSB(최하위 비트)로부터 MSB(최상위 비트)의 순이다. 보 레이트(baud rate)는 125kbps 이다.

시리얼 데이터 통신부(11) 내의 수신부(11a)는, 클록 생성부(22)로부터 공급되는 주파수 2MHz의 클록(TCLK)에 기초하여, 0.5 마이크로초의 주기로 수신 데이터(RXD)의 논리 레벨을 감시하고 있다. 이로써 1 비트의 데이터에 대하여 16회의 레벨 검출을 행하도록 하고 있다. 수신부(11a)는, 수신 데이터(RXD)의 논리 레벨이 H 레벨로부터 L 레벨로 변화한 것에 기초하여 스타트 비트를 인식하면, 그 스타트 비트인식 시점으로부터 8번째의 클록(TCLK)을 기점으로 하여 이후 16 클록 주기로 수신 데이터(RXD)의 논리 레벨의 샘플링을 반복한다. 이로써, 각 비트의 거의 중앙에서 수신 데이터(RXD)의 논리 레벨을 샘플링하도록 하고 있다.

수신부(11a)는, 스타트 비트를 인식을 한 후에, 다음 클록에서 수신 데이터(RXD)의 논리 레벨이 H 레벨로 되돌아가고 있는 경우에는, 먼저 검출된 L 레벨을 노이즈라고 간주하고, 스타트 비트의 검출 동작을 재개한다. 또한, 수신부(11a)는, 스타트 비트 인식 시점으로부터 8번째의 클록(TCLK)에서 샘플링된 스타트 비트의 논리 레벨이 L 레벨이 아닌 경우에는, 그 이후의 데이터 샘플링을 중지하고, 스타트 비트의 검출 동작을 재개한다. 더욱이, 수신부(11a)는, 스톱 비트의 샘플링 레벨이 H 레벨이 아닌 경우에는, 그때까지 샘플링한 데이터를 모두 무효로 한다. 이로써, 송신측과 수신측에서 보 레이트가 상이한 등의 원인으로 정상이 아닌 데이터를 수신하는 일이 없도록 하고 있다. 수신부(11a)는 스타트 비트, 8 비트의 데이터, 스톱 비트를 모두 정상으로 수신하면, 수신한 시리얼 8 비트의 데이터를 패러렐 데이터로 변환하고, 패러렐 수신 데이터(RD)로서 수신 제어부(12)로 출력한다.

시리얼 데이터 통신부(11) 내의 송신부(11b)는, 송신 제어부(13)로부터 공급되는 패러렐 송신 데이터(TD)를 시리얼 데이터로 변환함과 동시에, 스타트 비트, 스톱 비트를 부가하여 송신 데이터(TXD)를 생성하고, 생성한 송신 데이터(TXD)를 소정의 보 레이트로 송출한다.

도 8은 장치 본체 제어부로부터 공급되는 각종 명령의 설명도이다. 도 8a는명령 모드 지정 신호(SEL)가 L 레벨일 때에 장치 본체 제어부로부터 공급되는 8 비트 고정 길이의 명령을 나타내고 있다. 8 비트 고정 길이의 명령으로서, 파워 오프 처리, 초기화, 모드 설정의 3종류의 명령을 사용하고 있다. 파워 오프 처리 명령은, 기록 장치(1)의 전원 오프 시에, 각 RAM(17, 18)에 격납하고 있는 각종 데이터를 각 불휘발성 메모리(4, 5)로 기록하는 것과, 기록 종료 후에 불휘발성 메모리(4, 5)에 대한 전체 출력을 전원 투입 직후의 리셋 상태로 초기화하는 것을 요구하는 것이다. 초기화 명령은, 메모리 액세스 제어부(3) 내의 모든 회로를 전원 투입 직후의 리셋 상태로 초기화하는 것을 요구하는 명령이다. 모드 설정 명령은, 명령 모드 지정 신호(SEL)가 H 레벨로 되었을 때의 동작 모드를 설정하는 명령이다. 모드 설정 명령은 하위 4 비트로 동작 모드가 지정된다. 예를 들면, 하위 4 비트가 0010인 경우에는 동작 모드(2)의 설정이 요구된다.

장치 본체 제어부(2)는, 4 비트의 모드 정보를 이용하여, 모드(0)로부터 모드(15)에 걸친 복수의 동작 모드를 관리할 수 있도록 하고 있다. 예를 들면, 모드(0)로 기록 장치의 전체 동작을 공통으로 제어하며, 모드(1)로 인쇄 데이터의 제어를 행하도록 하고 있다. 모드(2)에서 메모리 액세스 제어부를 통하여 각 불휘발성 메모리에 대한 액세스를 행할 수 있도록 하고 있다. 모드(3)에서는 헤드 센서계의 제어를 행하도록 하고 있다. 그리고, 장치 본체 제어부(2)측으로부터 송신된 데이터가 복수의 제어부(예를 들면, 잉크 토출 제어부, 카트리지 이동 제어부, 용지 이송 제어부 등)에 공급된 경우라도, 동작 모드를 지정함으로써 동작 모드에 합치하는 제어부만이 장치 본체 제어부(2)측으로부터 송신된 데이터에 기초하여 동작을 행하도록 하고 있다.

본 실시예에 있어서, 메모리 액세스 제어부(3)는 2개의 불휘발성 메모리(4, 5)로의 액세스를 행하는 구성으로 하고 있다. 따라서, 메모리 액세스 제어부(3)를 복수개 설치하고, 각각의 메모리 액세스 제어부(3)에 다른 동작 모드를 할당함으로써, 다수의 불휘발성 메모리에 대하여 액세스를 행하는 것이 가능해진다.

예를 들면, 청록색, 밝은 청록색, 진홍색, 밝은 진홍색, 노랑색, 검정색 등의 각 잉크색마다 독립된 카트리지로 하고, 각 카트리지마다 불휘발성 메모리를 구비하는 구성으로 한 경우라도, 메모리 액세스 제어부(3)를 예를 들면 3개 사용함으로써, 예를 들면 6개의 불휘발성 메모리에 대하여 액세스를 행할 수 있다. 이와 같이 동작 모드를 이용함으로써 기록 장치의 구성을 확장하는 것이 용이하게 된다.

도 8b는 명령 모드 지정 신호(SEL)가 H 레벨일 때에 장치 본체 제어부로부터 공급되는 가변 길이의 명령을 도시하고 있다. 가변 길이의 명령은, 복수 바이트로 구성하고 있다. 최초의 바이트는, 상위 4 비트가 동작 모드를 지정하는 데이터, 하위 4 비트가 이 명령의 바이트 길이를 지정하는 데이터이다. 메모리 액세스 제어부(3)에 대한 명령에서는, 동작 모드로서 모드(2; 0010)가 원칙으로서 지정되게 된다. 하위 4 비트의 바이트 길이는, 제 2 바이트째 이후의 바이트 길이를 나타내는 데이터이다(최초의 바이트를 제외하고 후속하는 바이트 길이를 나타내는 데이터이다).

제 2 바이트째는, 상위 4 비트가 커맨드를 지정하는 데이터, 하위 4 비트가 데이터 길이를 지정하는 데이터이다. 제 2 바이트째의 상위 4 비트가 0000으로 데이터의 판독을 요구하는 커맨드를, 1000으로 데이터의 기록을 요구하는 커맨드를 나타낸다. 제 2 바이트째의 하위 4 비트는, 데이터의 기록을 요구하는 커맨드일 때는, 어드레스 데이터에 후속하여 공급되는 기록 데이터의 바이트 길이를 지정하는 데이터이고, 데이터의 판독을 요구하는 커맨드일 때는, 판독하는 데이터의 바이트 길이를 지정하는 데이터이다. 본 실시예에서는, 1회의 기록 요구 명령으로 최대 4 바이트의 데이터를 공급할 수 있도록 하고 있다.

제 3 바이트째 및 제 4 바이트째는, 판독 또는 기록을 요구하는 어드레스를 지정하는 데이터이다. 여기서는, 제 3 바이트째로 어드레스의 하위 8 비트를, 제 4 바이트째에 어드레스의 상위 8 비트를 지정하는 예를 나타내고 있다. 이로써, 최대 16 비트의 넓은 어드레스 범위를 지정할 수 있도록 하고 있다. 또, 본 실시예에서는 데이터의 판독 기록의 대상이 되는 어드레스 범위는 8 비트의 어드레스로 지정 가능하기 때문에, 어드레스 데이터의 하위 8 비트만을 사용하도록 하고 있다. 여기서 지정되는 어드레스는, RAM 및 제어 레지스터의 어드레스이다(불휘발성 메모리의 어드레스를 지정하는 것은 아니다).

제 5 바이트째 이후는 기록 데이터를 지정하기 위한 것이다. 제 5 바이트째로 지정된 데이터는 어드레스 데이터에 의해서 지정된 어드레스로 기록하게 되고, 제 6 바이트째 이후의 각 데이터는 어드레스 데이터에 의해서 지정된 어드레스를 +1씩 한 어드레스에 각각 기록하게 된다.

도 9는 수신 제어부의 블록 구성도이다. 수신 제어부(12)는, 시리얼 데이터 통신부(11)로부터 공급되는 패러렐 8 비트의 수신 데이터(RD)를 래치하는 데이터래치 회로(12a 내지 12h)를 8세트 구비하는 동시에, 명령 모드 지정 신호(SEL) 및 수신 데이터(RD)에 기초하여 수신 데이터(RD)의 데이터 래치 회로(12a 내지 12h)로의 기록 및 명령 실행부(14)로의 전송을 제어하는 전송 제어부(12i)를 구비한다. 전송 제어부(12i)는, 명령 모드 지정 신호(SEL)가 L 레벨인 경우(8 비트 고정 길이 수령인 경우)에는, 시리얼 데이터 통신부(11)로부터 공급된 수신 데이터(RD)를 명령 실행부(14)로 공급한다.

전송 제어부(12i)는, 명령 모드 지정 신호(SEL)가 H 레벨인 경우(가변 길이 명령인 경우)에는, 시리얼 데이터 통신부(11)로부터 공급된 수신 데이터(RD)를 제 1 데이터 래치 회로(12a)에 격납한다. 그리고, 전송 제어부(12i)는, 제 1 데이터래치회로(12a)가 격납한 데이터의 하위 4 비트에 기초하여 가변 길이 명령의 명령 길이를 인식한다. 전송 제어부(12i)는, 시리얼 데이터 통신부(11)로부터 순차 공급되는 수신 데이터를 제 2 내지 제 8 데이터 래치 회로(12a 내지 12h)로 순차 격납한다. 전송 제어부(12i)는, 명령 길이에 의해서 지정된 바이트분의 수신 데이터가 각 데이터 래치회로에 격납된 것을 검출하면, 각 데이터 래치 회로에 격납된 일련의 데이터를 명령 실행부(14)로 전송한 후에, 각 데이터 래치 회로를 초기화하고, 다음 가변 길이 명령의 격납에 대비한다.

전송 제어부(12i)는, 명령 길이에 의해서 지정되는 바이트수의 데이터가 수신될 때까지, 다음 수신 데이터가 공급되는 것을 기다린다. 전송 제어부(12i)는, 명령 길이에 의해서 지정되는 바이트수의 데이터가 모두 수신되기 전에, 명령 모드 지정 신호(SEL)가 L 레벨로 된 경우에는, 각 데이터 래치 회로에 격납이 완료한 데이터를 모두 초기화하여, 다음 명령의 수신에 대비한다. 이로써, 장치 본체 제어부(2)는, 가변 길이 명령의 송출 도중이더라도 명령 모드 지정 신호(SEL)를 L 레벨로 변화시킴으로써, 송출 도중의 가변 길이 명령을 캔슬시킬 수 있다.

도 10은 명령 모드 지정 신호의 전환 타이밍을 도시하는 설명도이다. 도 10a는 수신 데이터(RXD)를, 도 10b는 명령 모드 지정 신호(SEL)를 도시하고 있다. 장치 본체 제어부(2)는, 스톱 비트와 다음의 스타트 비트 사이에서 명령 모드 지정 신호(SEL)의 논리 레벨을 바꾼다.

도 9에 도시하는 전송 제어부(12i)는, 명령 길이에 의해서 지정되는 바이트수와 데이터 길이에 의해서 지정되는 바이트수가 정합하고 있지 않는 경우에는, 명령 길이에 의한 지정을 우선한다. 예를 들면, 명령 길이에 의해서 5 바이트분의 데이터가 연속하는 것이 지정되어 있는 것에 대하여, 데이터 길이에 의해서 데이터의 바이트수가 4 바이트로 지정되어 있는 경우에는, 2 바이트분의 데이터를 제 5, 제 6 데이터 래치 회로(12e, 12f)로 각각 격납한 시점에서, 일련의 가변 길이 명령의 수신이 완료한 것으로 판단하고, 각 데이터 래치 회로가 격납한 데이터를 명령 실행부(14)로 전송하며, 다음 명령의 격납에 대비한다.

전송 제어부(12i)는, 후술하는 모드 레지스터가 동작 모드(2)에 설정되어 있는 경우에는, 모드 레지스터에 설정되어 있는 동작 모드(2)의 지정을 우선하고, 시리얼 데이터 통신부(11)를 통하여 공급된 동작 모드(제 1 데이터 래치 회로(12a)에 격납된 수신 데이터의 상위 4 비트에서의 지정)가 동작 모드(2) 이외의 동작 모드를 지정하고 있는 경우에도, 동작 모드(2)의 커맨드로서(바꿔 말하면, 메모리 액세스 제어부에 대한 커맨드로서) 받아들인다.

본 실시예에서는, 데이터 길이로서 1 바이트, 2 바이트, 4 바이트의 3종류를 설정할 수 있는 것으로 하여, 데이터 길이를 4 비트의 데이터로 지정하도록 하고 있다. 이 때문에, 상기 3종류 이외의 데이터 길이를 지정하는 데이터를 수신한 경우에는, 데이터 길이의 지정은 4 바이트인 것으로 하여 처리하도록 하고 있다. 구체적으로는, 전송 제어부(12i)는, 데이터 길이로서 3 바이트 또는 5 내지 15 바이트가 지정된 데이터가 공급된 경우, 데이터 길이는 4 바이트인 것으로 판단한다.

또한, 본 실시예에 있어서, 각 RAM(17, 18) 및 제어 레지스터(16)의 각 어드레스는 8 비트로 지정할 수 있다. 이 때문에, 제 3 데이터 래치 회로(12c)에 격납된 하위 어드레스만으로 어드레스의 지정이 가능하다. 따라서, 제 4 데이터 래치 회로(12d)에 격납한 상위 어드레스의 데이터를 명령 실행부(14)로 전송하지 않는 구성으로 하여도 좋다. 또한, 제 4 데이터 래치 회로(12d)를 설치하지 않는 구성으로 하여도 좋다. 이 경우, 전송 제어부(12i)는, 시리얼 데이터 통신부(11)로부터 공급되는 상위 어드레스의 수신 데이터를 파기하고, 상위 어드레스에 계속해서 공급되는 데이터를 제 5 데이터 래치 회로(12e)로 격납한다.

도 6에 도시한 명령 실행부(14)는, 수신 제어부(12)로부터 수신한 명령이 공급되면, 그 명령을 해석하여 실행한다. 명령 실행부(14)는, 모드 셋 명령이 공급된 경우에는, 모드 레지스터(15)에 그 모드 셋 명령에 의해서 지정된 동작 모드의 데이터를 기록한다. 여기서는, 모드 레지스터(15)에 메모리 액세스 제어 동작 모드를 나타내는 4 비트의 데이터(0010)가 기록된다. 모드 레지스터(15)에 설정된 동작 모드(MD)는, 수신 제어부(12)로 공급된다.

명령 실행부(14)는, 초기화 명령이 공급된 경우에는, 리셋 신호 발생 요구를 리셋 회로부(24)로 공급하고, 리셋 신호(RS)를 발생시킨다. 이로써, 메모리 액세스 제어부(3) 내의 각 회로부의 초기화 리셋이 이루어진다.

명령 실행부(14)는, 수신 제어부(12)로부터 가변 길이 명령이 전송된 경우에는, 그 가변 길이 명령의 내용을 해석하고, 제어 레지스터군(16), 제 1 RAM(17), 제 2 RAM(18)에 대한 기록·판독 등의 처리를 행한다.

도 11은 가변 길이 명령의 사양 및 그것에 대한 회답의 사양을 도시하는 설명도이다. 도 11에 있어서 구분(a)에 가변 길이 명령(요구)의 사양을 도시하고 있다. 가변 길이 명령에는, 판독 명령(READ)과 기록 명령(WRITE)이 있다. 모드에는, 동작 모드(2)를 지정하는 4 비트치(0010)가 설정된다.

명령 길이에는, 명령의 바이트 길이가 4 비트로 지정된다. 커맨드의 4 비트치가 0000으로 판독 명령을, 1000으로 기록 명령을 나타낸다. 데이터 길이는, 판독 또는 기록을 행하는 데이터의 바이트수를 지정한다. 이 데이터 길이는, 1 바이트, 2 바이트, 4 바이트를 설정할 수 있다. 0, 3, 5 내지 15 바이트의 설정은 금지하고 있다. 어드레스는 16 비트이고, 도 8에 도시한 바와 같이, 하위 8 비트와 상위 8 비트로 나누어 지정된다. 본 실시예에서는, 하위 8 비트만을 사용한다. 기록 명령(WRITE)의 경우, 기록해야 할 데이터를 8 비트(바이트) 단위로 설정한다.

도 11 중의 구분(b)에 판독 명령에 대한 회답의 사양을 도시하고 있다. 모드에는, 동작 모드(2)를 지정하는 4 비트치(0010)가 설정된다. 데이터 길이는, 판독명령에 기초하여 회답하는 데이터의 바이트수를 지정한다. 이 데이터 길이는, 1 바이트, 2 바이트, 4 바이트를 설정할 수 있다. 0, 3, 5 내지 15 바이트의 설정은 금지하고 있다. 데이터에는, 회답하는 데이터를 8 비트(바이트) 단위로 설정한다.

도 12는 제어 레지스터군의 내용과 기능을 도시하는 설명도이다. 제어 레지스터군(16)은 복수의 레지스터를 구비한다. 제어 레지스터군(16)에는, 16진 표기로 80 내지 92의 어드레스를 할당하고 있다.

어드레스(80; 16진 표기)는 불휘발성 메모리 액세스 허가 설정 레지스터이고, 설정되는 데이터는 2 비트이다. 각 불휘발성 메모리마다(각 카트리지마다) 1 비트를 할당하고 있다. 하위 비트로 제 1 불휘발성 메모리에 대하여 액세스를 허가하는지의 여부를 설정하고, 상위 비트로 제 2 불휘발성 메모리에 대하여 액세스를 허가하는지의 여부를 설정하고 있다.

비트의 값이 0일 때는 불휘발성 메모리에 대한 액세스가 금지된다. 이 경우, 출력 제어부(20)에 의해서 각 단자는 다음과 같이 설정된다. 전원 공급 단자(PW1, PW2)는 불휘발성 메모리에 대하여 전원을 공급하지 않는 오프 상태, 칩 실렉트 신호 출력 단자(CS1, CS2), 클록 공급 단자(CK1, CK2), 리드/라이트 신호 출력 단자(RW1, RW2), 데이터 입출력 단자(IO1, IO2)는 모두 고 임피던스 상태로 된다.

비트의 값이 1에 설정된 경우, 출력 제어부(20)에 의해서 전원 공급 단자(PW1, PW2)는 불휘발성 메모리에 대하여 전원을 공급하는 온 상태에 설정된다. 칩 실렉트 신호 출력 단자(CS1, CS2), 클록 공급 단자(CK1, CK2), 리드/라이트 신호 출력 단자(RW1, RW2), 데이터 입출력 단자(IO1, IO2)는, 불휘발성 메모리 기록판독 제어부(19)에 의해서 제어 가능한 상태(액티브 상태)가 된다.

어드레스(84; 16진 표기)는 불휘발성 메모리 판독 허가 설정 레지스터이고, 설정되는 데이터는 2 비트이다. 각 불휘발성 메모리마다(각 카트리지마다) 1 비트를 할당하고 있다. 하위 비트로 제 1 불휘발성 메모리에 대하여 판독을 허가하는지의 여부를 설정하고, 상위 비트로 제 2 불휘발성 메모리에 대하여 판독을 허가하는지의 여부를 설정한다. 비트의 값이 0으로 판독 불허가, 비트의 값이 1로 판독 허가로 하고 있다.

어드레스(85; 16진 표기)는 불휘발성 메모리 전체 에어리어 판독 설정 레지스터이다. 이 불휘발성 메모리 전체 에어리어 판독 설정 레지스터에 대하여 임의의 데이터를 기록함으로써(장치 본체 제어부(2)측으로부터 불휘발성 메모리 전체 에어리어 판독 설정 레지스터의 어드레스를 지정한 기록 명령을 발행함으로써), 불휘발성 메모리 기록 판독 제어부(19)를 통하여 불휘발성 메모리에 격납되어 있는 전체 데이터를 판독할 수 있다. 단, 사전에 불휘발성 메모리로의 액세스가 허가되는 설정이 되어 있고, 또한, 판독이 허가되는 설정이 되어 있을 필요가 있다.

어드레스(86; 16진 표기)는, 전체 에어리어 판독 중임을 나타내는 전체 에어리어 판독 비지 플래그가 격납되는 영역이다. 불휘발성 메모리 기록 판독 제어부(19)는, 전체 에어리어 판독 동작의 개시에 앞서서 전체 에어리어 판독 비지플래그를 1에 셋하고, 전체 에어리어 판독 동작이 종료한 시점에서 전체 에어리어 판독 비지 플래그를 0에 셋한다.

어드레스(88; 16진 표기)는, 불휘발성 메모리 전체 에어리어 기록 허가 설정레지스터이고, 설정되는 데이터는 2 비트이다. 각 불휘발성 메모리마다(각 카트리지마다) 1 비트를 할당하고 있다. 하위 비트로 제 1 불휘발성 메모리에 대하여 전체 에어리어 기록을 허가하는지의 여부를 설정하며, 상위 비트로 제 2 불휘발성 메모리에 대하여 전체 에어리어 기록을 허가하는지의 여부를 설정한다. 비트의 값이 0으로 기록 불허가, 비트의 값이 1로 기록 허가로 하고 있다.

어드레스(89; 16진 표기)는, 불휘발성 메모리 전체 에어리어 기록 설정 레지스터이다. 이 불휘발성 메모리 전체 에어리어 기록 설정 레지스터에 임의의 데이터를 기록함으로써, (불휘발성 메모리 전체 에어리어 기록 설정 레지스터에 대한 기록 동작이 이루어짐으로써), 불휘발성 메모리 기록 판독 제어부(19)를 통하여 불휘발성 메모리의 전체 에어리어에 데이터를 기록할 수 있다. 단, 사전에 불휘발성 메모리로의 액세스가 허가되는 설정이 되어 있고, 또한, 전체 에어리어 기록을 허가하는 설정이 이루어져 있을 필요가 있다.

어드레스(8A; 16진 표기)는, 전체 에어리어 기록 중임을 나타내는 전체 에어리어 기록 비지 플래그가 격납되는 영역이다. 불휘발성 메모리 기록 판독 제어부(19)는, 전체 에어리어 기록 동작의 개시에 앞서서 전체 에어리어 기록 비지 플래그를 1에 셋(set)하고, 전체 에어리어 기록 동작이 종료한 시점에서 전체 에어리어 기록 비지 플래그를 0에 셋한다.

어드레스(8C; 16진 표기)는, 불휘발성 메모리 한정 기록 허가 설정 레지스터이고, 설정되는 데이터는 2 비트이다. 각 불휘발성 메모리마다(각 카트리지마다) 1 비트를 할당하고 있다. 하위 비트로 제 1 불휘발성 메모리에 대하여 한정 기록을허가하는지의 여부를 설정하고, 상위 비트로 제 2 불휘발성 메모리에 대하여 한정기록을 허가하는지의 여부를 설정한다. 비트의 값이 0으로 한정 기록 불허가, 비트의 값이 1로 한정 기록 허가로 하고 있다.

어드레스(8D; 16진 표기)는, 불휘발성 메모리 한정 기록 설정 레지스터이다. 이 불휘발성 메모리 한정 기록 설정 레지스터에 임의의 데이터를 기록함으로써, (불휘발성 메모리 한정 기록 설정 레지스터에 대한 기록 동작이 이루어짐으로써), 불휘발성 메모리 기록 판독 제어부(19)를 통하여 불휘발성 메모리의 한정된 에어리어에 데이터를 기록할 수 있다. 단, 사전에 불휘발성 메모리로의 액세스가 허가되는 설정이 되어 있고, 또한, 한정 기록을 허가하는 설정이 이루어져 있을 필요가 있다.

어드레스(8E; 16진 표기)는, 한정 기록 중임을 나타내는 한정 기록 비지 플래그가 격납되는 영역이다. 불휘발성 메모리 기록 판독 제어부(19)는, 한정 기록 동작의 개시에 앞서서 한정 기록 비지 플래그를 1에 셋하고, 한정 기록 동작이 종료한 시점에서 한정 기록 비지 플래그를 0에 셋한다.

어드레스(90; 16진 표기)는, 파워 오프 기록 허가 설정 레지스터이고, 설정되는 데이터는 2 비트이다. 각 불휘발성 메모리마다(각 카트리지마다) 1 비트를 할당하고 있다. 하위 비트로 제 1 불휘발성 메모리에 대하여 파워 오프 기록을 허가하는지의 여부를 설정하고, 상위 비트로 제 2 불휘발성 메모리에 대하여 파워 오프 기록을 허가하는지의 여부를 설정한다. 비트의 값이 0으로 파워 오프 기록 불허가, 비트의 값이 1로 파워 오프 기록 허가로 하고 있다.

어드레스(92; 16진 표기)는, 파워 오프 기록 중임을 나타내는 파워 오프 기록 비지 플래그가 격납되는 영역이다. 불휘발성 메모리 기록 판독 제어부(19)는, 파워 오프 기록 동작의 개시에 앞서서 파워 오프 기록 비지 플래그를 1에 셋하고, 파워 오프 기록 동작이 종료한 시점에서 파워 오프 기록 비지 플래그를 0에 셋한다. 또한, 불휘발성 메모리 기록 판독 제어부(19)는, 파워 오프 기록 동작이 종료한 시점에서 불휘발성 메모리 액세스 허가 설정 레지스터의 내용을 초기치(전체 비트 0)에 설정한다.

또, 파워 오프 기록은, 도 8a에 도시한 파워 오프 처리 명령에 기초하여 실행된다. 이 파워 오프 기록에서는, 불휘발성 메모리의 선두 어드레스로부터 미리 설정한 소정 어드레스까지의 한정된 어드레스 범위에 걸쳐 데이터의 기록이 이루어진다.

상술한 바와 같이, 불휘발성 메모리의 선두 어드레스로부터 미리 설정한 소정 어드레스까지의 범위에, 예를 들면 잉크 잔량에 관련되는 데이터 등의 기록 장치의 사용 상황에 따라서 갱신할 필요가 있는 데이터를 격납하도록 하고 있다. 또한, 소정 어드레스 이후에 잉크 카트리지의 제조 조건 데이터 등의 유저측에서 갱신할 필요가 없는 데이터를 격납하도록 하고 있다. 따라서, 기록 장치가 유저측에서 사용되고 있는 경우에는, 불휘발성 메모리의 한정된 어드레스 범위에 걸쳐 데이터의 갱신이 이루어지게 된다.

도 13은 RAM의 격납 정보를 도시하는 설명도이다. 각 RAM(17, 18)은 8 비트×40 워드 구성인 것을 사용하고 있다. 본 실시예에서는, 제 1 RAM(17)에 16진 표기로 00 내지 27의 어드레스를 할당하고, 제 2 RAM(18)에 16진 표기로 40 내지 67의 어드레스를 할당하고 있다.

제 1 RAM(17)은, 블랙용 잉크 카트리지에 설치된 제 1 불휘발성 메모리(4)에 대응하여 설치되어 있다. 제 1 불휘발성 메모리(4)에 격납되어 있는 각종 정보(정보(0) 내지 정보(34))는, 불휘발성 메모리 기록 판독 제어부(19)를 통하여 판독되고, 제 1 RAM(17)에 격납된다.

제 2 RAM(18)은, 컬러용 잉크 카트리지에 설치된 제 2 불휘발성 메모리(5)에 대응하여 설치되어 있다. 제 2 불휘발성 메모리(5)에 격납되어 있는 각종 정보(정보(35) 내지 정보(69))는, 불휘발성 메모리 기록 판독 제어부(19)를 통하여 판독되고, 제 2 RAM(18)에 격납된다.

도 6에 도시한 유효 비트 길이 데이터 테이블(21)에는, 불휘발성 메모리에 격납되어 있는 각 정보의 정보 번호와 데이터 비트수의 관계가 미리 등록되어 있다. 또한, 이 유효 비트 길이 데이터 테이블(21)에는, 제어 레지스터군(16) 내의 각 제어 레지스터의 어드레스와 유효 비트 길이의 대응 데이터가 미리 등록되어 있다. 더욱이, 이 유효 비트 길이 데이터 테이블(21)에는, RAM(17, 18)의 어드레스와 그 어드레스에 격납되는 데이터의 유효 비트 길이의 대응 데이터가 미리 등록되어 있다.

정보-어드레스 대응 테이블(26)에는, 각 정보의 정보 번호와 그 정보가 격납되는 RAM의 어드레스의 대응 관계가 미리 등록되어 있다.

불휘발성 메모리 기록 판독 제어부(19)는, 각 불휘발성 메모리(4, 5)로부터판독한 비트 단위로 가변 길이의 데이터를 유효 비트 길이 데이터 테이블(21)을 참조함으로써 각 정보 번호마다 식별한다. 그리고, 불휘발성 메모리 기록 판독 제어부(19)는, 정보 번호마다 구분한 데이터의 비트수가 8 비트에 차지 않는 경우에는, 상위 비트에 0을 추가함으로써 8 비트의 데이터로 한다. 또한, 정보 번호마다 구분한 데이터의 비트수가 9 비트 이상인 경우에는, 하위 8 비트의 데이터와 나머지의 데이터로 구분하여, 나머지 데이터의 비트수가 8 비트에 차지 않는 경우에는 상위 비트에 0을 추가함으로써 8 비트의 데이터로 한다. 그리고, 불휘발성 메모리 기록 판독 제어부(19)는, 정보-어드레스 대응 테이블을 참조하여, 8 비트 단위로 일치시킨 각 정보를 각 RAM(17, 18)의 소정의 어드레스에 기록한다.

불휘발성 메모리 기록 판독 제어부(19)는, 각 RAM(17, 18)에 격납되어 있는 정보를 각 불휘발성 메모리(4, 5)로 되돌려 기록할 때는, 판독할 때와 반대의 조작을 행함으로써 비트 단위로 가변 길이의 시퀀셜 데이터를 생성한다.

출력 제어부(20)는, 각 출력 단자(PW, CS, RW, CK)를 구동하는 3 상태 버퍼 회로와, IO 단자에 접속된 쌍방향 버프 회로와, 각 3 상태 버퍼의 출력 상태를 제어하는 회로와, 불휘발성 메모리(4, 5)에 대한 액세스 상태와 후술하는 테스트 모드로 각 버퍼 회로의 입력 신호를 바꾸는 출력 신호 전환 회로 등을 구비한다(어느쪽의 회로도 도시하지 않는다).

전원 공급 단자(PW1, PW2)를 구동하는 3 상태 버퍼 회로는, 전류 구동 능력이 큰 것을 사용하여 구성하고 있다. 그리고, 제어 레지스터군(16) 내의 액세스 허가 설정 레지스터가 불휘발성 메모리로의 액세스를 허가하는 상태에 설정되면, 전류 구동 능력이 큰 3 상태 버퍼 회로의 출력을 H 레벨로 구동함으로써, 전원 공급단자(PW1, PW2)로부터 불휘발성 메모리(4, 5)로 전원을 공급하도록 하고 있다.

불휘발성 메모리 기록 판독 제어부(19)는, 출력 제어부(20)를 통하여 각 단자(CS, RW, CK, IO)를 구동함으로써, 불휘발성 메모리(4, 5)로 액세스한다. 불휘발성 메모리(4, 5)로부터 정보 판독을 행하는 경우, 불휘발성 메모리 기록 판독 제어부(19)는, 칩 실렉트 단자(CS)를 L 레벨로부터 H 레벨로 변화시킴으로써 불휘발성 메모리(4, 5)를 동작 가능한 상태로 하며, 리드/라이트 신호 출력 단자(RW)를 L 레벨로 설정함으로써 불휘발성 메모리(4, 5)를 판독 모드에 설정한다. 그리고, 불휘발성 메모리(4, 5)의 데이터 출력을 확정하는 데 요하는 시간이 경과한 후에, 데이터 입출력 단자(IO)의 논리 레벨을 넣음으로써 불휘발성 메모리(4, 5)의 선두 어드레스의 데이터를 판독하면, 클록 공급 단자(CK)로 불휘발성 메모리의 어드레스를 보진시키기 위한 클록을 공급하고, 불휘발성 메모리의 어드레스를 보진시켜 다음의 어드레스 데이터를 판독한다. 이 동작을 불휘발성 메모리의 최종 어드레스에 도달할 때까지 반복함으로써, 불휘발성 메모리에 격납되어 있는 데이터를 모두 판독한다.

불휘발성 메모리에 대하여 정보 기록을 행하는 경우, 불휘발성 메모리 기록 판독 제어부(19)는, 칩 실렉트 단자(CS)를 L 레벨로부터 H 레벨로 변화시킴으로써 불휘발성 메모리(4, 5)를 동작 가능한 상태로 하고, 리드/라이트 신호 출력 단자(RW)를 H 레벨에 설정함으로써 불휘발성 메모리(4, 5)를 기록 모드에 설정한다. 그리고, 데이터 입출력 단자(IO)에 기록 데이터(H 레벨 또는 L 레벨)를 출력시키고 있는 상태에서, 클록 단자(CK)를 L 레벨로부터 H 레벨로 변화시킨다. 불휘발성 메모리(4, 5)는, 클록 신호가 L 레벨로부터 H 레벨로 변화한 시점에서 데이터를 넣어 메모리 셀의 선두 어드레스에 격납한다. 다음에 불휘발성 메모리 기록 판독 제어부(19)는, 클록 단자(CK)를 H 레벨로부터 L 레벨로 변화시킴으로써, 불휘발성 메모리(4, 5) 내의 어드레스를 보진시킨다. 그리고, 다음 어드레스에 격납해야 할 데이터를 출력시켜, 클록 단자(CK)를 L 레벨로부터 H 레벨로 변화시킴으로써, 다음의 어드레스로의 기록을 행한다. 이 동작을 소정의 어드레스에 도달할 때까지 반복한다.

또한, 불휘발성 메모리 기록 판독 제어부(19)는, 제 1 불휘발성 메모리에 대하여 기록 판독을 행하는 회로부와 제 2 불휘발성 메모리에 대하여 기록 판독을 행하는 회로부를 구비하고 있고, 2개의 불휘발성 메모리로부터 정보를 동시에 판독하거나, 정보를 동시에 기록하여 되돌릴 수 있도록 하고 있다. 이로써, 불휘발성 메모리(4, 5)로부터의 판독, 및, 불휘발성 메모리(4, 5)로의 기록을 단시간에 행할 수 있다.

명령 실행부(14)는, 수신 제어부(12)로부터 가변 길이 명령이 공급되면, 도 8b에 도시하는 커맨드(제 2 바이트째의 상위 4 비트)에 기초하여 기록 요구인지 판독 요구인지를 인식한다. 여기서는, 4 비트로 이루어지는 커맨드의 데이터가 0000으로 판독 요구, 1000으로 기록 요구로 하고 있다. 명령 실행부(14)는, 커맨드의 데이터가 0000 또는 1000 이외인 경우에는, 일련의 가변 길이 명령을 파기하고, 다음 명령이 전송되는 것을 기다린다.

명령 실행부(14)는, 기록 요구 커맨드가 공급된 경우에는, 하위 어드레스로지정된 어드레스에 1번째의 데이터(가변 길이 명령의 제 5 바이트째로 지정되는 데이터)를 기록한다. 2번째의 데이터가 공급되어 있는 경우에는, 하위 어드레스로 지정된 어드레스에 +1 한 어드레스에 2번째의 데이터(가변 길이 명령의 제 6 바이트째로 지정되는 데이터)를 기록한다. 3번째 및 4번째의 데이터가 공급되어 있는 경우에는, 하위 어드레스로 지정된 어드레스에 +2, +3 한 어드레스에 3번째, 4번째의 데이터(가변 길이 명령의 제 7 바이트째, 제 8 바이트째로 지정되는 데이터)를 각각 기록한다.

여기서 명령 실행부(14)는, 지정된 어드레스에 데이터를 기록할 때에, 유효 비트 길이 데이터 테이블(21)을 참조하여 그 어드레스에 격납하는 데이터의 유효 비트 길이를 확인한다. 그리고 명령 실행부(14)는, 장치 본체 제어부(2)측으로부터 공급된 데이터의 유효 비트 길이보다도 상위 비트의 값이 1로 되어 있는 경우에는, 유효 비트 길이보다도 상위 비트의 값을 0으로 변경하고, 변경한 데이터를 기록한다. 예를 들면, 어드레스(80; 16진 표기)의 액세스 허가 설정 레지스터에 대하여 8 비트의 데이터(11111111)를 기록한 명령이 공급된 경우, 명령 실행부(14)는, 유효 비트 길이 데이터 테이블(21)에 기초하여 액세스 허가 설정 레지스터의 유효 비트 길이가 2 비트인 것을 확인하면, 유효 비트 길이를 넘는 비트의 값을 0으로 변경함으로써 00000011에 데이터를 생성하고, 생성한 데이터(00000011)를 어드레스(80; 16진 표기)의 액세스 허가 설정 레지스터에 기록한다.

명령 실행부(14)는, 판독 요구 커맨드가 공급된 경우에는, 도 8b에 도시하는 데이터 길이(제 2 바이트째의 하위 4 비트)에 기초하여 판독 요구의 바이트수를 인식한다. 판독 요구의 바이트수가 1 바이트인 경우, 명령 실행부(14)는, 하위 어드레스로 지정된 어드레스에 기초하여 그 어드레스에 격납되어 있는 데이터를 판독한다. 판독 요구의 바이트수가 2 바이트인 경우, 명령 실행부(14)는, 하위 어드레스로 지정된 어드레스의 데이터와 그 다음 어드레스(지정 어드레스 +1)의 데이터를 판독한다. 판독 요구의 바이트수가 4 바이트인 경우, 명령 실행부(14)는, 하위 어드레스로 지정된 어드레스, 지정 어드레스(+1, +2, +3)의 각 어드레스로부터 데이터를 각각 판독한다.

명령 실행부(14)는, 판독한 데이터의 바이트 길이의 데이터를 송신 제어부(13)로 공급함과 동시에, 실제로 판독한 데이터를 송신 제어부(13)로 공급한다.

도 14는 송신 제어부의 블록 구성도이다. 송신 제어부(13)는, 데이터 래치회로(13a 내지 13e)를 5세트 구비함과 동시에, 전송 제어부(13f)를 구비한다. 전송 제어부(13f)는, 제 1 데이터 래치 회로(13a)의 상위 4 비트에 동작 모드(0010), 하위 4 비트에 데이터 길이(판독한 데이터의 바이트 길이)를 격납시킨다. 전송 제어부(13f)는, 명령 실행부(14)로부터 공급되는 제 1 내지 제 4 판독 데이터를 제 2 내지 제 5 데이터 래치 회로(13b 내지 13e)에 각각 격납시킨다. 전송 제어부(13f)는, 데이터 길이의 데이터에 기초하여 소정 수의 데이터가 일치하고 있는 것을 확인하면, 각 데이터 래치 회로(13a 내지 13e)에 격납한 데이터를 시리얼 데이터 통신부(11)로 순차 전송한다.

도 6에 도시한 시리얼 데이터 통신부(11) 내의 송신부(11b)는, 상술한 바와같이, 송신 제어부(13)로부터 순차 전송되는 패러렐 송신 데이터(TD)를 시리얼 데이터로 변환하여, 장치 본체 제어부(2)측으로 송출한다.

도 15는 시리얼 통신 데이터의 서식을 도시하는 설명도이다. 도 15a는 8 비트 미만의 데이터를 송신하는 경우의 포맷을 도시하고 있다. 도 15(가)에 도시하는 바와 같이, 불휘발성 메모리에 격납되어 있는 정보가 5 비트인 경우, 시리얼 통신되는 데이터는, 도 15(나)에 도시하는 바와 같이, 상위 3 비트에 더미 데이터로서 0이 삽입되고, 1 바이트(8 비트)의 데이터로서 송신된다. 이와 같이, 1 바이트에 차지 않는 데이터는 하위에 채우고, 상위는 0으로 되어 송신된다.

도 15b는 8 비트를 넘는 데이터를 송신하는 경우의 포맷을 도시하고 있다. 도 15(다)에 도시하는 바와 같이, 불휘발성 메모리에 격납되어 있는 정보가 10 비트인 경우, 10 비트의 데이터는 도 15(라)에 도시하는 바와 같이 2 바이트의 데이터로 분할되어 송신된다. 구체적으로는, 10 비트의 데이터의 하위 8 비트가 제 1 바이트째로서 먼저 송신된다. 다음에, 10 비트의 데이터의 상위 2 비트를 하위에 채우고, 더욱이 상위 비트에 더미 데이터로서 0을 삽입함으로써 8 비트(1 바이트)의 데이터로 변환하며, 변환하여 얻은 데이터가 제 2 바이트째로서 송신된다.

도 6에 도시하는 리셋 회로부(24)는, 파워 온 리셋 신호(RST)의 논리 레벨이 L 레벨인 경우에, 리셋 신호(RS)를 발생한다. 이 리셋 신호(RS)에 기초하여 메모리 액세스 제어부(3) 내의 각 회로부의 초기화(리셋)가 이루어진다. 또한, 이 리셋 회로부(24)는, 명령 실행부(14)로부터 리셋 신호 발생 요구가 공급된 경우에도, 리셋 신호(RS)를 발생한다. 따라서, 장치 본체 제어부(2)는, 도 8a에 도시한 초기화 명령을 송출함으로써, 메모리 액세스 제어부(3) 내의 각 회로부를 초기화할 수 있다.

발진 회로부(23)는, 수정 진동자, 세라믹 발진자 X 등을 사용하여 주파수가 예를 들면 16 MHz의 원클록 신호를 발생한다. 클록 생성부(22)는, 원클록 신호를 분주(分周)하여 주파수가 예를 들면 2MHz의 클록 신호(TCLK)를 생성한다. 또한, 클록 생성부(22)는, 각 불휘발성 메모리(4, 5)의 클록 신호(CK1, CK2)를 생성한다. 또, 각 불휘발성 메모리(4, 5)의 클록 신호(CK1, CK2)의 주기는, 클록 주기 선택 신호(ES)의 논리 레벨에 대응하여 2단계로 바꿀 수 있도록 하고 있다. 이로써, 기록 시간이 다른 불휘발성 메모리에 대응할 수 있도록 하고 있다.

출력 제어부(20)는, 상술한 바와 같이 각 불휘발성 메모리(4, 5)에 대한 각 신호 입출력 단자의 상태를 제어한다. 테스트용 제어부(25)는, 이 메모리 액세스 제어부(3)의 동작을 테스트하기 위한 것이다. 4 비트의 테스트용 신호(M1 내지 M4)가 전부 L 레벨에 설정되면 통상의 동작 상태가 된다. 그 이외의 조건이 설정된 경우는 테스트 모드가 되고, 레지스터, RAM 내의 데이터 등을 포함하여 내부 회로의 동작 상태를 출력 제어부(20)를 통하여 각 단자(PW, CS, RW, IO, CK) 등으로 출력시킬 수 있다. 이로써, 내부 회로의 동작 상태를 용이하게 확인할 수 있다.

다음에, 이상의 구성에 있어서의 동작을 설명한다. 장치 본체 제어부(2)는, 명령 모드 지정 신호(SEL)를 L 레벨로 한 상태에서, 초기화 명령을 송출한다. 메모리 액세스 제어부(3)는 초기화 명령을 수신하면, 전체 회로를 전원 투입 시와 같은 상태로 초기화한다. 다음에, 장치 본체 제어부(2)는 모드 설정 명령을 송출하고, 메모리 액세스 제어부(3) 내의 모드 레지스터(15)에 동작 모드(2)를 설정시킨다.그 후, 장치 본체 제어부(2)는, 명령 모드 지정 신호(SEL)를 H 레벨로 한다.

메모리 액세스 제어부(3)는, 모드 레지스터(15)에 동작 모드(2)가 설정된 것에 의해서, 명령 모드 지정 신호(SEL)가 H 레벨이 된 이후는, 장치 본체 제어부(2)측으로부터 공급되는 명령 중의 동작 모드가 2 이외이더라도, 동작 모드(2)의 명령으로서 받아들일 수 있다.

장치 본체 제어부(2)는, 기록 명령을 순차 발행함으로써, 제어 레지스터군(16) 내의 각 제어 레지스터의 값을 설정하고, 메모리 액세스 제어부(3)가 각 불휘발성 메모리(4, 5)에 대하여 액세스할 수 있는 상태로 한다. 그리고, 장치 본체 제어부(2)는, 전체 에어리어 판독 제어 레지스터의 어드레스를 지정한 기록 명령을 발행한다. 이로써, 불휘발성 메모리 기록 판독 제어부(19)는, 각 불휘발성 메모리(4, 5)에 격납되어 있는 각 정보를 판독하고, 판독한 각 정보를 각 RAM(17, 18)에 격납한다.

불휘발성 메모리(4, 5)에 격납되어 있는 각 정보는 정보마다 비트 길이가 다르다. 불휘발성 메모리 기록 판독 제어부(19)는, 도 3에 도시한 내용이 등록되어 있는 유효 비트 데이터 테이블(21)을 참조함으로써 각 정보를 구분한다. 불휘발성 메모리 기록 판독 제어부(19)는, 8 비트가 차지 않는 데이터는 부족한 비트에 0을 보충함으로써 8 비트의 데이터로 수정하고, 8 비트를 넘는 데이터는 2 바이트의 데이터로 수정한다. 그리고, 불휘발성 메모리 기록 판독 제어부(19)는, 8 비트 단위로 수정한 데이터를, 도 13에 도시한 내용이 등록되어 있는 정보-어드레스 대응 테이블(26)을 참조하여, 각 RAM(17, 18)의 소정의 어드레스에 격납한다. 이로써, 제1 불휘발성 메모리(4)에 격납되어 있는 전체 정보가 제 1 RAM(17)에 격납되고, 제 2 불휘발성 메모리(5)에 격납되어 있는 전체 정보가 제 2 RAM(18)에 격납된다.

장치 본체측 제어부(2)는, 각 RAM(17, 18)의 어드레스를 지정하여 판독 요구를 발행함으로써, 예를 들면 잉크 잔량에 관련되는 데이터, 카트리지의 사용 개시 년월, 잉크 종류에 관련되는 데이터 등의 각종 정보를 얻을 수 있다. 또한, 장치 본체측 제어부(2)는, 제어 레지스터군(16)의 내용을 판독함으로써, 현재의 설정 상태를 확인할 수 있다.

장치 본체측 제어부(2)는, 인쇄 동작의 실행에 따라서 사용한 잉크량을 관리하고 있다. 그리고, 장치 본체측 제어부(2)는, 갱신된 잉크 잔량에 관련되는 데이터를 기록한 요구를 발행함으로써, RAM(17, 18) 내의 잉크 잔량에 관련되는 데이터를 갱신시킨다.

장치 본체측 제어부(2)는, 기록 장치의 전원을 오프하는 데 앞서서, 명령 모드 지정 신호(SEL)를 L 레벨로 한 상태로, 파워 오프 명령을 송출한다. 메모리 액세스 제어부(3)는, 파워 오프 명령이 공급되면, 각 RAM(17, 18)에 격납되어 있는 데이터를 각 불휘발성 메모리(4, 5)로 기록하여 되돌린다. 이로써, 갱신된 잉크 잔량에 관련되는 데이터가 각 불휘발성 메모리(4, 5)에 격납된다. 이 파워 오프 명령에 기초하는 각 불휘발성 메모리(4, 5)로의 되돌림 기록에서는, 각 불휘발성 메모리(4, 5)의 번호가 작은 측 어드레스에 설정된 정보(도 3에 도시하는 번호(1 내지 9), 구체적으로는 잉크 잔량 데이터 등의 유저측에서 갱신할 필요가 있는 데이터)만이 대상이 된다. 따라서, 각 불휘발성 메모리(4, 5)로의 되돌림 기록 처리를 단시간에 종료시킬 수 있는 동시에, 그 이외의 데이터를 재기록하는 경우는 없다.

또, 장치 본체측 제어부(2)측으로부터 도 12에 도시한 한정 기록 허가 레지스터에 대하여 한정 기록을 허가하는 명령을 기록시키는 명령을 발행함으로써, 각 불휘발성 메모리(4, 5)로의 되돌림 기록 처리를 행하게 하는 것도 가능하다.

도 16은 본 발명에 따른 기록 장치를 적용한 잉크젯 프린터 장치의 인쇄 기구부의 구조를 도시하는 사시도이다. 도 16에 도시하는 잉크 젯 프린터 장치의 인쇄 기구부(100)는, 캐리지(103)가 타이밍 벨트(101)를 개재시켜 구동 모터(102)에 접속되며, 캐리지(103)가 기록 용지(P)의 종이 폭 방향으로 왕복 동작하도록 구성되어 있다. 캐리지(103)에는, 블랙용 잉크 카트리지 격납부(104a)와 컬러용 잉크 캐리지 격납부(104b)를 구비한 호울더(104)가 형성되며, 또한 카트리지(103)의 하면에는 기록 헤드(105)가 설치되어 있다.

도 17은 캐리지를 호울더부와 헤더부로 분해하여 도시한 사시도이다. 기록 헤드(105)에 연통하는 잉크 공급 바늘(106, 107)은, 장치의 안쪽(타이밍 벨트(101)측)에 위치하도록 캐리지(103)의 저면에 수직으로 꽂혀 설치되어 있다. 호울더(104)를 형성하는 수직벽 중, 잉크 공급 바늘(106, 107)의 근방측에서 대향하는 수직벽(108)의 상단에는 축(109, 110)에 의해 회동 가능한 레버(111, 112)가 설치되어 있다. 레버(111, 112)의 자유단측에 위치하는 벽(113)은, 저변부가 수직부(113a)를 갖고, 또한 상부 영역이 상방으로 확대 개방하는 사면부(113b)가 되도록 형성되어 있다.

레버(111, 112)는, 후술하는 잉크 카트리지(140, 150)의 상단의 돌출부(146,156)에 결합하는 돌기(114, 115)가, 각각의 레버(111,112)의 본체에 대하여 거의 직각이 되도록 축(109, 110)의 근방으로부터 연장하여 형성되며, 또한 호울더(104)의 사면부(113b)에 형성된 갈고리부(釣部; 116, 117)에 탄성적으로 결합하는 훅부(118, 119)가 형성되어 있다.

그리고 각 레버(111,112)의 이면(잉크 카트리지(140)의 덮개 바디(143)에 대향하는 면)에는, 도 20 및 도 21에 도시하는 바와 같이, 탄성 부재(120, 121)가 설치되어 있다. 이 탄성 부재(120, 121)는, 각 잉크 카트리지(140, 150)가 정규의 위치에 셋되었을 때에, 각 잉크 카트리지(140, 150)의 적어도 잉크 공급구(144, 154)에 대향하는 영역을 탄성 가압한다.

또한, 잉크 공급 바늘(106, 107)측에 위치하는 수직벽(108)에는, 상부가 개방된 창(122, 123)이 형성되어 있다. 각 창(122, 123)을 형성하는 수직벽(122a, 123a) 및 저면(122b, 123b)에는, 연속하는 홈(122c, 123c)이 형성되어 있다. 그리고, 이들의 홈(122c, 123c)에 각 접점 기구(124, 125)가 삽입, 고정되어 있다.

기록 헤드(105)는, 거의 L 자형으로 형성된 기대(132)의 수평부(133)를 개재시켜 호울더(104)의 저면에 고정되어 있다. 기대(132)의 수직벽(134)에는, 접점 기구(124, 125)와 대향하는 영역에 창(135, 136)이 형성되어 있고, 그 전방측에 회로 기판(130)이 보유되어 있다.

회로 기판(130)은, 도 16에 도시하는 바와 같이, 플렉시블 케이블(137)을 통하여 장치 본체 제어부(2)에 접속되어 있다. 이 회로 기판(130)에 메모리 액세스 제어부(3)를 구성하는 게이트 어레이 IC가 실장되어 있다.

도 18은 잉크 카트리지의 사시도이다. 도 18a는 블랙용 잉크 카트리지(140)를, 도 18b는 컬러용 잉크 카트리지(150)를 도시하고 있다. 각 잉크 카트리지(140, 150)는, 거의 직방체로서 형성된 용기(141, 151) 내에 잉크를 함침시킨 다공질체(도시하지 않음)를 수용하고, 상면을 덮개 바디(143, 153)로 밀봉하여 이루어진다.

용기(141, 151)의 저면으로서, 잉크 카트리지(140, 150)가 도 16에 도시한 호울더(104)의 각 잉크 카트리지 수납부(140a, 104b)에 장착되었을 때에 잉크 공급바늘(106, 107)에 대향하는 위치에, 잉크 공급구(144, 145)가 형성되어 있다. 또한 잉크 공급구(144, 145)측의 수직벽(145, 155)의 상단에는, 레버(111, 112)의 돌기(114, 115)에 결합하는 돌출부(146, 145)가 일체적으로 형성되어 있다.

블랙용 잉크 카트리지(140)의 돌출부(146)는, 일단으로부터 타단까지 연속체로서 형성되어 있다. 돌출부(146)의 하면과 수직벽(145) 사이에 삼각 형상의 리브(rib; 147)가 형성되어 있다. 컬러용 잉크 카트리지(150)의 돌출부(156)는, 양측에 위치하도록 개별로 형성되어 있다. 돌출부(156)의 하면과 수직벽(155) 사이에 삼각 형상의 리브(157)가 형성되어 있다. 부호(159)는, 오삽입 방지용의 오목부이다.

수직벽(145, 155)에는, 잉크 카트리지(140, 150)의 폭 방향의 중심에 위치하도록 오목부(148, 158)가 형성되고, 이 오목부(148, 158)에 불휘발성 메모리 회로 기판(131, 131)이 장착되어 있다.

도 19는 불휘발성 메모리 회로 기판의 구조를 도시하는 설명도이다. 도 19a는 불휘발성 메모리 회로 기판(131)의 표면측의 구조를 도시하는 사시도, 도 19b는 불휘발성 메모리 회로 기판(131)의 이면측의 구조를 도시하는 사시도, 도 19c는 전극 사이즈를 도시하는 설명도, 도 19d는 전극과 접점과의 접촉 상태를 도시하는 평면도, 도 19e는 전극과 접점의 접촉 상태를 도시하는 측면도이다.

도 19a에 도시하는 바와 같이, 불휘발성 메모리 회로 기판(131)의 표면측에는, 접점 기구(124)의 접점 형성 부재(129a, 129b)와 대향하는 위치에, 잉크 카트리지의 삽입 방향(도면에 있어서 상하 방향)으로 2단에 걸쳐서 복수의 전극(160; 160-1, 160-2)이 배치되어 있다.

도 19b에 도시하는 바와 같이, 불휘발성 메모리 회로 기판(131)의 이면측에는, 불휘발성 메모리(4, 5)의 IC 칩(161)이 실장되어 있다. IC 칩(161)의 각 단자(도시하지 않음)는, 도시하지 않는 배선 패턴 및 관통 구멍 등을 통하여 각 접점(160) 각각 전기적으로 접속되어 있다. 불휘발성 메모리 회로 기판(131) 상에 실장된 불휘발성 메모리(4, 5)의 IC 칩(161)을 내(耐)잉크성 재료에 의해서 피복함으로써, IC 칩(161)을 보호하도록 하여도 좋다.

도 19c에 도시하는 바와 같이, 사이즈가 작은 전극(160-1)은, 높이(H1)가 1.8mm, 폭(W1)이 1mm 이다. 사이즈가 큰 전극(160-2)은, 높이(H1)가 1.8mm, 폭(W1)이 3mm 이다. 호울더(104)에 장착된 잉크 카트리지(140, 150)에 들뜸이 생기더라도, 접점 형성 부재(129a, 129b)와의 접촉을 확실하게 행할 수 있도록 각 전극(160)의 높이를 설정하고 있다.

잉크 카트리지(140, 150)가 호울더(104)에 장착된 상태에서는, 도 19d 및 도 19e에 도시하는 바와 같이, 상단측의 전극(160-1)에 접점 기구(124)의 상단측의 접점 형성 부재(129a)가 접촉하고, 하단측의 전극(160-1, 160-2)에 접점 기구(124)의하단측의 접점 형성 부재(129b)가 접촉한다.

도 19d에 도시하는 바와 같이, 하단측의 큰 전극(160-2)에는, 2개의 접점 구성 부재(129b, 129b)가 접촉하도록 하고 있다. 그리고, 이들의 2개의 접점 구성 부재(129b, 129b)간의 도통의 유무를 검출함으로써, 잉크 카트리지의 장착 유무를 판정하도록 하고 있다.

또, 도 19 중의 부호(160T)는, 제조 공정 등에서 체크용으로 사용하는 전극이다.

불휘발성 메모리 회로 기판(131)에는, 적어도 1개의 관통 구멍(131a)이나 오목부(노치부; notch; 131b)를 형성하고 있다.

도 18에 도시하는 바와 같이, 잉크 카트리지(140, 150)의 수직벽(145, 155)에는, 불휘발성 메모리 회로 기판(131)의 관통 구멍(131a)이나 오목부(노치부; 131b)와 함께 작동하여 위치 결정을 하는 돌기(145a, 145b, 155a, 155b)를 설치하고 있다. 더욱이, 수직벽(145, 155)에는, 불휘발성 메모리 회로 기판(131)의 측면에 탄성 접촉하는 리브(rib) 또는 폴(pawl) 등의 돌출부(145c, 145d, 155c, 155d)를 설치하고 있다.

이로써, 불휘발성 메모리 회로 기판(131)을 잉크 카트리지(140, 150)의 수직벽(145, 155)에 가압함으로써, 위치 결정용의 돌기(145a, 145b, 155a, 155b)에 의해서 불휘발성 메모리 회로 기판(131)의 위치 결정을 함과 동시에, 불휘발성 메모리 회로 기판(131)을 각 돌출부(145c, 145d, 155c, 155d)에 결합시켜 장착할 수 있다.

도 20 및 도 21은 잉크 카트리지의 장착 과정을 도시하는 설명도이다. 도 20 및 도 21은 블랙용 잉크 카트리지(140)의 장착 과정을 도시하고 있다. 도 20에 도시하는 바와 같이, 레버(111)를 거의 수직의 위치까지 연 상태에서, 잉크 카트리지(140)를 호울더(104)에 삽입하면, 잉크 카트리지(140)의 일단측에 설치된 돌출부(146)가 레버(111)의 돌기(114)에 부딪히고, 잉크 카트리지(140)의 타단측이 호울더(104)의 사면부(113b)에 지지되어 보유된다.

이 상태에서 레버(111)를 닫으면, 도 21에 도시하는 바와 같이, 돌기(114)가 하방으로 회전 동작되고, 잉크 카트리지(140)는 거의 삽입 초기의 자세를 유지하면서 하강하며, 잉크 공급구(144)가 잉크 공급 바늘(106)의 선단에 접촉한다.

레버(111)를 더 회동시키면, 잉크 카트리지(140)는 탄성 부재(120)를 개재시켜 가압된다. 이로써, 잉크 공급구(144)가 잉크 공급 바늘(106)에 삽입된다. 그리고, 레버(111)가 최후까지 밀려들어가면, 레버(111)는 탄성 부재(120)를 개재시켜 잉크 카트리지(140)를 잉크 공급 바늘(106)측으로 상시 탄성 가압한 상태에서, 도 17에 도시한 갈고리부(116)에 고정된다.

이로써, 잉크 카트리지(140)는, 그 잉크 공급구(144)를 잉크 공급 바늘(106)에 결합한 상태에서 일정압으로 탄성 가압되게 된다. 따라서, 인쇄 중의 진동, 기록 장치의 이동 등에 따른 충격이나 진동에 관계없이, 잉크 공급구(44)가 잉크 공급 바늘(106)에 기밀성이 유지되고, 안정한 결합 상태를 유지할 수 있다.

도 22는 불휘발성 메모리 기판과 접점 기구의 접점 구성 부재의 접촉 상태를 도시하는 설명도이다. 도 22a는 잉크 카트리지(140)의 잉크 공급구(144)와호울더(104)측의 잉크 공급 바늘(106)이 접촉하기 전의 상태, 도 22b는 잉크 공급구(144)가 잉크 공급 바늘(106)에 접촉한 상태, 도 22c는 잉크 공급구(144)에 잉크 공급 바늘(106)이 완전하게 들어간 상태(잉크 카트리지(140)가 완전하게 장착된 상태)를 도시하고 있다.

도 22c에 도시하는 바와 같이, 잉크 카트리지(140)가 완전하게 장착된 상태에서는, 불휘발성 메모리 회로 기판(131)에 설치된 각 단자(도시하지 않음)와 접점 기구(124)에 설치된 각 접점 형성 부재(129a, 129b)가 모두 접촉한 상태가 된다. 각 접점 형성 부재(129a, 129b)의 각각 타방측의 각 접촉부(128a, 128b)는, 메모리 액세스 제어부(3)가 실장된 회로 기판(130)에 설치된 각 단자(도시하지 않음)에 접촉하고 있다. 이로써, 불휘발성 메모리 회로 기판(131)에 설치된 각 단자와 메모리 액세스 제어부(3; 도시하지 않음)가 실장된 회로기판(130)의 각 단자가, 각 접점 형성 부재(129a, 129b)를 통하여 각각 전기적으로 접속된다.

본 실시예에서는, 기록 장치로서 잉크 젯 프린터 장치를 예시하였지만, 본 발명에 따른 기록 장치는 토너 카트리지를 사용하는 레이저 프린터 장치에도 적용할 수 있다. 또한, 본 발명에 따른 기록 장치는 각종 프린터 장치뿐만 아니라, 카트리지 교환형의 기록 기구를 구비한 팩시밀리 장치나 각종 단말 장치에도 적용할 수 있다. 더욱이, 본 실시예에서는 2개의 불휘발성 메모리를 구비한 구성에 대하여 나타내었지만, 불휘발성 메모리는 1개이여도 좋다. 또한, 메모리 액세스 제어부는 3개 이상의 불휘발성 메모리에 대하여 기록·판독을 제어할 수 있는 구성으로 하여도 좋다.

이상 설명한 바와 같이, 본 발명에 따른 기록 장치는, 메모리 액세스 제어부를 통하여 불휘발성 메모리에 대한 기록 및 판독을 행하는 구성으로 하였기 때문에, 불휘발성 메모리로 액세스할 때의 장치 본체 제어부측의 처리를 경감시킬 수 있다.

또한, 시리얼 데이터 통신부를 설치하고, 장치 본체 제어부와 메모리 액세스 제어부 사이의 데이터 통신을 시리얼로 행하는 구성으로 함으로써, 장치 본체 제어부와 메모리 액세스 제어부 사이의 신호선수를 적게 할 수 있다.

또한, 랜덤 액세스 메모리를 설치하고, 이 랜덤 액세스 메모리에 불휘발성 메모리로부터 판독한 데이터를 모두 격납하여 두며, 장치 본체 제어부측으로부터의 데이터 판독 요구에 대하여 랜덤 액세스 메모리에 격납한 데이터를 판독하여 회답하는 구성으로 함으로써, 데이터 판독 요구에 대하여 고속의 응답을 할 수 있다.

더욱이, 장치 본체 제어부는, 데이터 기록 요구를 발생하여 랜덤 액세스 메모리 내의 데이터를 갱신한 후에, 불휘발성 메모리에 대한 기록 요구를 발생하여 갱신된 데이터를 불휘발성 메모리에 기록할 수 있다. 따라서, 갱신해야 할 데이터가 복수 항목 있는 경우라도, 1회의 기록 동작으로 불휘발성 메모리에 복수의 데이터를 기록할 수 있다.

또한, 본 발명에 따른 반도체 장치에서는, 메모리 액세스 제어부를 반도체 기판 상에 형성하여 집적 회로화 하였기 때문에, 기록 장치의 소형화에 기여할 수 있다.

더욱이, 본 발명에 따른 기록 헤드 장치에서는, 기록 재료 수용 카트리지의 수납부를 구비한 캐리지에 메모리 액세스 제어부를 설치하도록 하였기 때문에, 메모리 액세스 제어부를 설치하는 것이 용이하게 된다.

Claims

프린터에 분리 가능하게 설치되도록 구성된 잉크 카트리지에 있어서,

상기 잉크 카트리지에 관계되는 복수 정보의 피스를 전자적으로 격납하는 격납 유닛을 구비하고, 정보의 피스의 각각이 각 데이터 비트수를 구비하는 동시에, 적어도 2개의 피스가 다른 데이터 비트수를 갖고,

상기 격납 유닛은 복수 정보의 피스의 각각을 위한 메모리부를 구비하고, 각 메모리부의 격납 용량이 정보의 각 피스의 데이터 비트수와 같고, 그 결과, 상기 복수의 정보의 피스가 비트 시리얼에 격납되는 것을 특징으로 하는 잉크 카트리지.