KR20030074751A - 기판 내에 매립된 패러데이 차폐와 유전체 웰을 갖는 높은ｑ 값의 인덕터 - Google Patents

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Abstract

기판 내의 웰을 기판을 피복하는 절연층 아래로 에칭하고 상기 웰의 바닥에 긴 세그먼트 모양의 접지 패러데이 차폐를 제작함으로써 IC 구조 내의 반도체 기판에 대한 인덕터 손실이 제거된다. 상기 웰은 인덕터 바로 아래에 놓이고, 필요에 따라서 낮은 유전 상수를 갖는 경화 유기 유전체 또는 공기로 채워진다.

Description

기판 내에 매립된 패러데이 차폐와 유전체 웰을 갖는 높은 Ｑ 값의 인덕터{HIGH Q INDUCTOR WITH FARADAY SHIELD AND DIELECTRIC WELL BURIED IN SUBSTRATE}
현재의 환경은 무선 통신과 모뎀, 페이저, 쌍방향 라디오, 발진기(ocillator) 및 이동 전화(cell phone)와 같은 무선 제품들의 빠른 확산에 직면하고 있으며, 이러한 제품들은 고주파에서 작동하는 인덕터를 갖는 집적 회로(IC; intergrated circuit)들을 포함한다. 이러한 제품들은 더욱더 효율적이면서, 콤팩트하고, 가벼우며, 고주파 및 마이크로파 주파수에서 신뢰할 수 있어야 하는 압력을 받는다. 단일 IC 내에서 인덕터를 포함하여 필요한 장치와 소자를 최대 숫자로 제조하고, IC 제조에 있어서는 일관되게 현재 실시되고 있는 IC들에 대한 처리 단계의 수 및 유형을 제한하는 것이 효율적이며 경제적으로 바람직하다. 종래의 집적 회로들을 고주파 범위에서 실시하면 원하는 목표를 달성하기 위해 극복되어야 하는 한계들이 드러나게 된다. 인덕터는 최적화를 위해 검토되어 온 영역의 하나이다.
양호도 Q는 일반적으로 IC에 있어서의 인덕터 성능을 나타내기 위하여 사용된다. Q는 도 1에 도시되는 식으로 표현되는 바와 같이 인덕터에서의 전력 소비와 에너지 저장사이의 관계의 비이다. Q 값은 낮은 인덕터 및 기판 손실, 낮은 직렬 저항과 높은 인덕턴스에 따라 정해진다. 고 주파수는 대략 500MHz보다는 클 것으로 고려된다. 이러한 주파수 범위에 대해 Q를 약 10보다 크게 하는 것이 바람직할 것으로 생각된다. 실리콘 기판 위에 IC를 제조하는 기술은 잘 개발되어 있다. 운이 나쁘게도 무선 주파수에서의 통상적인 높은 손실 및 그 결과 낮은 Q 값을 갖는 실리콘 기판을 구비한 IC 내에 평면 나선형의 인덕터가 제작된다. 발생하는 손실은 몇몇 인자들에 따른 결과이다. 인덕터에 의해 발생하는 전자기장은 IC를 구성하는 장치들 및 도전선 뿐만 아니라 반도체 실리콘 기판에도 좋지 않은 영향을 미친다. 이러한 상호작용의 결과는 결합(coupling), 누화 노이즈(cross talk noise), 저항, 기생 용량(parasitic noise), 감소된 인덕턴스 및 Q 값의 저하 등에 기인한 손실이 된다. 실리콘 기판 위의 특정 나선형의 도체에 관련된 Q 값의 요소들은 미국 특허 제5,760,456, 컬럼 1의 제55행 이하에 개시된다.
Q 값의 개선에 대한 한가지 접근법은 IC를 구성하는 물질을 변경하는 것이다.갈륨-비소(GaAs) 및 사파이어와 같은, 실리콘 이외의 기판을 사용할 수 있다. 그러나, 공정의 변화를 도입하거나 실리콘이 아닌 기판 재료를 사용함으로써 발생하는 부수적인 문제들을 해결하는 것보다 잘 개발되어 있는 현존하는 실리콘 기술에 따른 가능한 한 일관된 제조 공정을 유지하는 것이 바람직하다.
Liao 등이 발명자인 미국 특허 제6,046,109호는 실리콘 기판 상의 IC의 Q 값을 개선하기 위한 하나의 접근법에 대해 개시하고 있는데, 이는 인덕터에게 좋지 않은 영향을 주는 다른 영역이나 장치로부터 인덕터를 분리시키기 위한 분리 영역을 생성하는 것이다. 분리 영역은 예를 들어, X선 또는 감마선과 같은 고에너지를 갖는 빔으로 선택된 실리콘 반도체 영역을 방사(radiation)하거나, 방사된 영역의 저항력을 증가시키는 양자(proton) 및 중양자(deuteron)와 같은 입자에 의해 생성된다. 방사의 침투 깊이는 노이즈 및 선 손실(line loss)을 감소시키고 장치의 분리를 확실하게 할 수 있도록 요구되는 정도로 깊을 수 있다.
Q 값의 개선에 대한 다른 접근법은 평판 나선형 인덕터의 고유한 문제점을 극복하기 위하여 인덕터 자체의 형상과 치수(dimensionality)를 변경하는 것이다. Alford 등이 발명자인 미국 특허 제6,008,102호는 토로이덜(toroidal) 및 나선형(helical)의 두 가지 모양을 개시하고 있으며, 이들은 상기 모양을 갖는 인덕터 내에 무선 주파수 전류에 의해 발생되는 자기장을 정렬시키는 방법으로 형성되고, 이에 의해 유전손(dielectric loss), 누화 및 Q 값의 증가를 최소화한다.
Burghartz 등이 발명자인 미국 특허 제6,114,937, 5,884,990, 5,793,272 및 6,054,329호는 고주파에서 사용하기 위한 실리콘 기판을 갖는 높은 Q 값의 토로이덜(toroidal) 및 나선형의 인덕터를 개시하고 있다. 상기 특허들에는 인덕턴스를 증가시킴으로써 Q 값을 올리는 것에 초점을 맞추는 몇몇 실시예가 개시되어 있다. Q 값을 올리기 위해 IC 내에 결합되어 있는 개시된 장치들은 나선형 인덕터에 쌓이는 강자성 물질로 캡핑되고 채워진 나선형 트랜치(trench)를 갖는 유전체 층으로 피복되며, 비어(via)에 의해 언더패스(underpass)로 콘택에 접속된 기판; 및/또는제1 나선형 인덕터의 위나 그에 인접한 제2 나선형 인덕터 - 두 코일은 강자성 브리지에 의해 또는 외부로, 만약 적층될 경우에는 오버패스(overpass)로 서로 접속됨 - 을 포함한다. 상기 토로이덜 인덕터는 강자성 물질로 채워진 유전체 트렌치 내에 유사하게 형성되며, 상기 코일들은 와전류를 감소시키기 위해 세그먼트화 되고, 상기 분할된 세그먼트들은 유전체에 의해 서로 분리되어, 그 결과 Q 값이 증가된다. 스터드(stud)는 반대편 단부를 연결한다. 상기 강자성 브리지 및 더미 중심 구조 또는 공심(air core)은 기판으로의 플럭스 투과(flux penetration)를 감소시켜 인덕턴스를 증가시킴으로써 Q를 증가시키는 것으로 나타내어질 수 있다. 낮은 저항 물질인 구리의 두꺼운 상호 연결에서의 사용은 기생 저항을 감소시키고, 나아가 Q 값을 증가시킨다(알루미늄이 일반적으로 사용되어 왔음). 상기 특허는 1.4nH 인덕터에 대해 5.8GHz에서 Q = 40, 및 80nH 인덕터에 대해 600MHz에서 Q = 13이라는 결과를 보여주고 있으며, 종래의 실리콘을 기초로 한 집적된 인덕터들 보다 2배 또는 3배의 Q 값을 보여주고 있다.
Liou 등이 발명자인 미국 특허 제6,037,649호는 필요에 따라서 차폐 고리(shielding ring)를 포함하는 3차원 코일 인덕터 구조를 개시하고 있으며, 상기 인덕터 구조는 3 레벨로 N 회 감은 코일선을 포함하며, 이 코일선의 각각과 기판은 절연 층에 의해 분리되어 있고, 비어를 통해 접속되어 있다. 개시되어 있는 본 발명의 구조에 따르면, 자기장은 기판에 수직이며, 평판 구조보다 낮은 직렬의 저항을 제공하고, IC의 다른 요소들에게 영향을 덜 미치며, 기생 용량이 낮아질수록 고주파 및 마이크로파(microwave) 주파수에서의 Q 값이 높아진다.
Chiu 등이 발명자인 미국 특허 제5,559,360호는 평행 도전 요소 사이에 일정한 거리를 유지하는 다중 레벨의 다중 소자 구조(multilevel multielement structure)를 개시하고 있으며, 이는 각 요소의 저항을 균등하게 한다. 상기 해결안은 특히 15미크론 이내의 도체의 폭에서 전류 집중(current crowding)을 최소화하고 도전 요소 사이의 자기 인덕턴스(self-inductance)를 최대로 하기 위한 것이며, 이에 의해 실리콘 기판 상의 알루미늄 도체에 대해 Q 값을 가능한 한 15까지 상승시킬 수 있다. Ewen 등이 발명자인 미국 특허 제5,446,311호는 절연 산화물 층을 갖는 실리콘 기판 상에 구성된 다중 레벨 인덕터를 개시하고 있다. 인덕터들은 직렬 저항을 방지하기 위해 병렬로 접속되고, 금속 레벨들은 비어에 의해 분로(shunt)로 된다. Q 값은 2.4GHz에서 7로 보고된다.
Van Roosemalen 등이 발명자인 미국 특허 제6,124,624호는 브리징 크로스오버(bridging crossover) 및/또는 크로스/언더(cross/under)를 방지할 수 있는, 평행하게 연결되어 뻗은 직사각형 조각을 조밀하게 적층하여 형성한 인덕터를 개시하고 있다. 레벨들은 이산화 규소(silicon dioxide)에 의해 분리된다. 상기 구조는 적층된 조각으로 인해 상호 인덕턴스가 증가되고 비어를 통해 다양한 직렬 및 병렬 연결을 사용하는 직렬 저항이 감소됨으로써 2GHz에서 가능한 한 25이상으로 Q 값을 증가시키도록 나타내어진다. 엇갈리는 스태킹(staggered stacking)은 기생 용량을 감소시킴으로써 높은 Q 값에 기여하도록 나타내어진다.
Zhao 등이 발명자인 미국 특허 제6,146,958호는 연속적인 비어에 의해 낮은 레벨의 나선형 인덕터를 더 높은 레벨의 인덕터로 연결함으로써 직렬 저항이 저감하고 따라서 Q 값이 증가한다는 것에 대하여 개시하고 있다.
Q 값의 개선에 대한 또 다른 접근법은 물질들을 포함하는 IC 내에 차폐 또는 영역을 생성하거나, 또는 IC를 투과할 수 있는 전자기선의 범위로 제어 또는 제한하는 개방 공간을 생성하고, 이로 인해 기판 손실을 감소시키는 것이다. Wen 등이 발명자인 미국 특허 제6,169,008 B1호는 IC의 유전체 기판 내에 3~5 미크론 깊이의 트렌치를 형성하고, 몇 차수의 크기에 의해 기판보다 낮은 불순물 농도를 갖고 유전체로서 작용하는 높은 감도의 에피택시 층을 갖도록 상기 트렌치를 채우는 것에 대해 개시하고 있다. 상기 에피택시 층은 에치 백 되며, 절연층은 전체 및 절연층 상의 인덕터 권선에 걸쳐서 퇴적되고, 이에 따라 기판 및 권선 사이의 저항력을 증가시키고 Q 값을 증가시킨다.
Chang 등이 발명자인 IEEE 전자 장치 논문, Vol. 14, No. 5의 "실리콘 상의 거대한 현수된 인덕터(suspended inductor) 및 2 미크론 CMOS RF 증폭기에서의 이들의 사용"이라는 간행물은 기판 손실을 최소화하고 Q 값을 증가시키기 위해 나선형 인덕터 하부에 200~500 미크론 깊이의 공동(cavity)을 선택적으로 에칭함으로써 높은 Q 값을 갖는 나선형 인덕터를 형성하는 것에 대해 개시하고 있다.
Andrews 등이 발명자인 미국 특허 제5,959,522호는 투자율(magnetic permeability)이 약 1.1 보다 큰, 높은 투자율의 상부 및 하부 차폐 층을 가지며, 그 층들 사이에는 필요에 따라서 환형 고리(annular ring)를 포함하는 나선형 유도 코일을 포함하는 층이 있는 구조를 개시하고 있다. 직렬 저항을 감소시키기 위해 설계된 개방 중심 영역(open central area)을 통해, 차폐층의 와전류 및 손실 저항전류는 서로 결합되고, 전류에 의해 유도되는 자속을 집중시킨다. 상기 자속의 집중은 보다 작은 영역에 인덕턴스가 증가되도록 한다. 차폐층의 방사 투영(radial projection)의 패턴은 유효 컨덕턴스를 증가시킨다. 낮은 차폐 레벨이 비도전성이면, 이는 또한 기판에 대해 전기적인 차폐로 기능하고, Q 값을 증가시킨다.
Grzegorek 등이 발명자인 미국 특허 제5,760,456호는 기판 레벨과 나선형 인덕터 레벨 사이의 정전기 차폐로 기능하는 상부면과 바닥면을 덮는 산화 절연층을 구비한 패터닝되고 세그먼트화 된 도전면의 삽입에 대해 개시하고 있다. 고정된 낮은 임피던스 기준 전압에 전기적으로 접속된 주변 영역을 포함하는 상기 도전면은 금속, 폴리 실리콘 또는 기판의 불순물이 많이 첨가된 영역을 포함한다. 인덕터로부터의 거리가 충분하다고 할 때, 도전면의 설계와 위치는 기생 용량과 와전류의 흐름을 최소화하고, 기판에 대한 전기장의 흐름을 억제하도록 설정함으로써 Q 값을 증가시키며, 한편 인덕터의 표면 영역을 최소화하는 것도 직렬 저항을 최소화하게 됨으로써 Q 값을 증가시키게 된다. 본 발명은 약 2GHz의 주파수에서 약 6까지의 Q 값을 제공하는 것이 나타내어진다.
Wen 등이 발명자인 미국 특허 제5,918,121호는 실리콘 기판 상의 편평 나선형 인덕터의 개념을 유지하며, 비소 및 인과 같은 물질을 약간의 불순물로 갖는 실리콘과 같은 수천 ohm-cm의 저항성을 갖는 에피택셜 영역을 형성함으로써 인덕터 와 기판 사이의 손실을 최소화하는 것에 초점을 맞추고 있다. 상기 에피택셜 영역은 산화 절연체에 의해 상부 및 측면이 둘러싸여 있으며, 기판의 상부는 약 10~20 ohm-cm의 저항성을 갖는다. 상기 편평 인덕터는 상부와 측면이 에피택셜 영역의상부에 직접적으로 존재하는 산화층의 부분에 직접 매립되어있는 금속간 유전체(intermetalic dielectric)에 의해 둘러싸여 있다. 나타내어지는 결과는 기판으로의 유도 전류 손실의 감소이며, 개선된 Q 값이 된다.
Park 등이 발명자인 미국 특허 제 6,153,489 호는 고저항 물질인 절연성 다공성 실리콘으로 충전된 실리콘 기판 내의 트랜치를 형성하고, 유전체 층으로 피복하며, 그 위에 하부 금속선과 제2 유전체 층을 형성하고, 그 후 비어에 의해 금속선에 접속되는 나선형 인덕터 패턴을 형성한다. 이와 달리, 상기 나선형은 투과성 실리콘 층 내에서 형성될 수 있다. 다른 예에서는, 기판과는 도전형이 반대인 고농도의 도펀트를 트랜치에 주입한 후, 다공성 실리콘으로 트랜치를 충전하며, 다공성 실리콘에 인접하고 접속된 곳에서 폴리실리콘 트랜치 전극을 형성한다. 도전성 불순물 층을 형성하기 위한 이온 주입 대신에 불순물이 많이 첨가된 폴리실리콘이 사용될 수 있다. 기판과 불순물 층 사이에 역 바이어스 전압을 인가하면 기판 내에 PN 접합 공핍층이 생성된다. 이러한 결과의 구조는 기생 용량을 감소시키고, 기판에 대한 금속 레벨로부터의 손실을 최소화하며, Q 값을 증가시킨다.
Q 값을 개선하기 위한 다른 접근법은 IC 지형(real estate)의 재설계이다. Cornett 등이 발명자인 미국 특허 제5,959,515호는 느슨하게 감싼 나선형 인덕터의 권수 주위의 중심이 개방되도록 함으로써, 예를 들어 외측 연결에 대한 나선형 인덕터의 내측 권수 사이의 도전선의 길이인 인덕터의 크로스언더(cross-under) 길이가 효율적으로 감소되는 것에 대해 개시하고 있다. 상기 특허는 크로스언더 및 공진기 내의 기생 상호 교차 저항을 제거하기 위한 L-C 탱크 회로로부터 장치의 원격배치 및 Q 값의 증가에 대해 개시하고 있다.
본 발명의 구조 및 공정은 상기 관련 기술에 개시되지 않는다. 본 발명의 웰은 기판 내에 깊이 생성된다. 하부에 절연층을 갖고 상부에 낮은 k 유전체를 채우는 깊은 웰을 갖는 기판 내의 차폐의 위치는 기판 및 장치에 대한 기생 도전성 결합(parasitic capacitive coupling)을 최소화한다. 기생 용량의 감소는 나선형 인덕터의 자기 공진 주파수(self-resonating frequency)를 증가시키며, 그 결과 Q 값이 증가된다. 본 발명의 절연층은 전체에 걸쳐 두꺼울 필요는 없으며, 기판에 대한 도전성 결합을 감소시키기 위해 비어를 연결하는 높은 가로 세로비(aspect ratio)를 강제할 필요도 없다. 본 발명에 있어서 인덕터와 기판 사이의 도전성 결합은 인덕터 아래 및 인덕터의 각 권수로부터 균일한 거리에서 직접적으로 단지 유전체의 두께를 증가시킴으로써 감소된다. 본 발명에서 유전체가 채워져 있는 웰의 바닥에 차폐를 위치시키는 것은 인덕터와 차폐 사이의 기생 용량을 낮게하고, 인덕터 나선의 자기 공진 주파수를 증가시킨다. 인덕터 코일과 순수 유기 유전체를 사용하는 기판 사이의 간격을 증가시키는 것은 기생 용량을 감소시키며, 웰 바닥의 기판 상에 패턴을 갖는 도전성 차폐(바닥 면)를 위치시키는 것은 기생 필드가 기판에 도달하기 전에 어떠한 기생 필드도 차단시킨다. 두 기여는 함께 Q 값을 증가시킨다. 다른 이점들은 당업자에게 명백할 것이다.
본 발명은 고주파 집적 회로내의 높은 Q 값을 갖는 인덕터들의 설계 및 구성에 관한 것이다.
도 1은 Q 값을 정의하는 식을 보여주는 도면.
도 2a는 웰 단면의 문맥을 보여주는 도면.
도 2b는 위치되는 웰(1)을 90도 회전하여 보여주는 도면.
도 3a는 바닥면(패러데이 차폐; 2)을 퇴적하기에 앞서 도체(9) 및 마스크(7)를 패터닝하는 포토레지스트 마스크(7), 도체(9) 및 절연체(8)를 인가한 후인 도 2b에 보여지는 웰의 단면도.
도 3b는 바닥면(패러데이 차폐; 2)을 퇴적하기에 앞서 도체(9) 및 마스크(7)를 패터닝하는 포토레지스트 마스크(7), 도체(9) 및 절연체(8)를 인가한 후인 도 2B에 보여지는 웰을 90도 회전한 도면.
도 3c는 바닥면(2)을 증착하고 포토레지스트 마스크(7)를 제거한 후의 도 3a를 보여주는 도면.
도 4a는 양 측면 및 바닥은 차폐 위치의 이해를 위해 개방되어 있으며, 전체 웰을 낮은 유전 상수를 갖는 유기 유전체(4)로 채운 후의 도 3b의 바닥면 및 웰을 보여주는 도면.
도 4b는 평면화 후에 90도 회전한 단면도.
도 5는 표준 BEOL에서 집적된 나선형 인덕터(5)와 관련된 도 4a의 채워진 웰을 나타내는 도면.
도 6은 도 7에 도시된 대체 실시예를 위한 준비로 개방 비어(6)를 추가한 후의 도 5의 구조를 도시하는 도면.
도 7은 공기 유전체를 남기는 오픈 비어(6)를 통해 유기적 절연체가 웰로부터 제거된 후의 도 6의 구조를 도시하는 도면.
[발명의 요약]
본 발명의 목적은 IC 구조 내에 고주파 환경에서 사용하기에 적절한 높은 Q값을 갖는 인덕터를 제공하는 것이다. 본 발명의 다른 목적은 인덕터로부터 기판으로 발산하는 기생 전기장의 투과에 의해 발생하는 손실을 제거함으로써 집적 인덕터의 Q 값을 최대화 하는 것이다.
본 발명의 또 다른 목적은 IC 제조에서 종래로부터 사용되는 양립할 수 있는 공정 및 물질들을 사용하는 상기 목적들을 달성하는 것이다.
본 발명에 있어서 이들 목적 및 추가적인 목적들은 인덕터로부터 기판에 대한 도전성 결합이 인덕터 아래의 유기적인 낮은 유전 상수(k) 물질로 채워진 웰을 제공하고, 낮은 k를 갖는 웰의 바닥에 접지 패턴된 패러데이 차폐를 제공함으로써 제거되어 달성된다. 본 발명은 실리콘 나기판(bare silicon substrate), FEOL 또는 SiGe, HRS(고 저항성 실리콘; High Resistivity Silicon), CMOS 또는 BiCMOS 등과 같은 장치 웨이퍼 상에서 제작된다. 갈륨-비소, 석영 등과 같은 기판 물질들은 웰의 에칭 방법이 적절히 변경된다면 사용될 수 있다.
FEOL(front-end-of-line) 제조 공정이, 즉 도 2a에 도시된 실리콘 기판과 능동 소자의 상부에서 바람직하게 최초 종료되면, BEOL을 위한 구조 내의 웰을 충전하는 물질을 더 다양하게 선택할 수 있다. 이러한 방식으로, 웰 구조는 연속되는 400℃ 이상의 공정에 노출될 위험이 없다. 우선, SiO2, Si3N4, 또는 BPSG(boron-phosphorous doped silicate glass)와 같은 패시베이션/절연층으로 코팅된 FEOL 실리콘 기판으로, 여유있게 목적 인덕터의 그것보다 큰 바로 아래의 영역에 대응하도록 웰이 패터닝된다. 웰을 위한 패턴은 반응성 이온 식각(RIE)이나 TMAH(테트라메틸암모늄 수산화물; tetramethylammonium hydroxide), KOH(potassium hydroxide), EDP(ethylenediaminepyrochatechol) 또는 특정 기판 화합물에 대해 선택적인 다른 식각액을 용매로 하는 습식 식각과 같은 수단을 사용하여, 식각액이 실리콘 기판으로 침투하는 것을 방지하는 마스크의 구멍을 통해 약 20미크론 깊이의 웰이 형성될 때까지 식각된다. 웰의 양 측벽은 충분한 경사를 가져 도 3a에 도시된 바와 같이 절연체(8), 도전체(9) 및 포토레지스트(7)에 의한 벽 적용 범위와 도 3b 및 도 3c에 도시된 바와 같이 접지 차폐의 형성을 용이하게 하여야 한다.
웰의 바닥 및 측면은 그 후 SiO2, Si3N4, BPSG 또는 다른 재료의 제2 패시베이션/절연층(8)으로 코팅되고, 금속, 도핑된 a-실리콘, 도핑된 폴리실리콘 또는 실리사이드와 같은 도전 물질층(9)이 뒤따른다. AZ-4611과 같은 포토레지스트(7)가 도전 물질 위로 도포되고 패러데이 접지 차폐(2)를 위한 연장되고 분리된 패턴은 아래의 절연체(8) 쪽으로 개방된다. 패턴은 차폐 내의 소용돌이 전류의 발생을 방지한다. 웰 측면 위로의 접지(3) 연결은 도 3a에 도시된 바와 같이 또한 노출되고, 현상되고 식각된다. 또는, 접지 차폐는 마스크된 패턴을 통해 웰의 바닥에 실리콘을 도핑시켜 기판에 대해 더욱 저항이 높은 도핑된 영역을 만들어 형성될 수 있다. 폴리이미드 2560 또는 SiLK(4)와 같은 낮은 유전 상수(k) 물질이 도포되어웰을 완전히 채운다. 웰을 채운 것이 도 4a에 나타내었다. 그러나 보기 쉽게 하기 위해 도면에서 두 웰과 접지 차폐는 개방된 상태로 남겨진다. 도 4b에 충전된 웰의 절단면이 회전되어 도시된다. 약 20미크론 깊이의 웰을 위해, 웰을 채우고 웰 밖의 웨이퍼 표면을 코팅하기 위해 25미크론의 폴리이미드가 적당하다. 유전체는 그 후, 폴리이미드면 400℃로 처리되고, 웨이퍼를 가로지르는 표면과 채워진 웰이 평탄하지 않으면 알루미나 슬러리(alumina slurry)를 사용한 연마 등의 CMP로 도 4b에 도시된 바와 같이 웰 밖의 표면 상의 패시베이션/절연층에서 멈추어 평탄하게 한다. 공정 중의 이러한 단계는 채워진 웰의 표면과 주위의 패시베이션/절연층 표면을 동일 평면화하기 위해 반복해야 될 수도 있다. 평판 인덕터 코일(5)은 도 5에 도시된 바와 같이 채워진 웰 위에 형성된다. 추가 공정 단계가 바람직한 완전한 IC 구조를 위해 행해진다.
엄청나게 두꺼운 유전체층을 부가하지 않고 나선과 기판 사이의 기생 용량을 줄이고, 와전류 문제를 피하기 위한 형상에 부가하여, 어떠한 잔류 기생 용량도 제거하는 패러데이 차폐 접지 평면을 제공하여 무선 주파수와 마이크로파 주파수에서 높은 Q 값을 갖는 저손실 나선형 인덕터를 포함하는 IC 구조는 견고해진다.
본 발명의 다른 실시예에서, 인덕터 코일의 형성 후에 인덕터의 코일 사이에서 패턴이 식각되어 인덕터 아래의 웰 안에 빈 공간을 형성한다. RIE를 사용하여, 도 6 및 도 7에 도시된 바와 같이 웰 안의 유전체를 인덕터의 아래로부터 개방 비어를 통해 제거하여, 공기 유전체를 웰 안에 남긴다.
본 발명이 특정 실시예로 설명되고 도시되었지만, 공정 단계, 물질 및 구조에서의 변형은 당업자에게 자명하다.

Claims (25)

  1. 집적 회로를 위한 장치에 있어서,
    반도체 기판과,
    바닥을 갖는 상기 기판 내의 웰과,
    상기 웰 바닥 상에 평판하게 배치되는 도전성 접지 차폐와,
    상기 차폐에 평행하고 상기 웰 위에 배치된 인덕터
    를 포함하는 장치.
  2. 제1항에 있어서, 상기 기판은 FEOL, CMOS 또는 BiCMOS 기판을 포함하는 장치.
  3. 제1항에 있어서, 상기 기판은 실리콘, 갈륨-비소, HRS, 석영, 사파이어 및 SiGe를 포함하는 장치.
  4. 제1항에 있어서, 상기 웰은 깊이가 약 20미크론인 장치.
  5. 제1항에 있어서, 상기 웰은 경사진 벽으로 되어 있는 장치.
  6. 제5항에 있어서, 상기 경사진 벽으로 된 웰은 낮은 유전 상수 물질로 채워지는 장치.
  7. 제6항에 있어서, 상기 낮은 유전 상수 물질은 폴리이미드, SiLK 또는 공기를 포함하는 장치.
  8. 제1항에 있어서, 상기 도전성 접지 차폐는 각각 뻗은 동일 평면상의 세그먼트로 되며, 상기 세그먼트는 공통으로 연결되고 일단이 접지된 것을 특징으로 하는 집적 회로용 장치.
  9. 제8항에 있어서, 상기 도전성 접지 차폐는 금속, 불순물이 첨가된 실리콘, 불순물이 첨가된 폴리실리콘 또는 규소 화합물로 구성되는 장치.
  10. 제1항에 있어서, 상기 도전성 접지 차폐는 패시베이션(passivation)/절연 물질에 의해 기판으로부터 분리되는 장치.
  11. 제10항에 있어서, 상기 패시베이션/절연 물질은 SiO2, Si3N4또는 BPSG인 장치.
  12. 제1항에 있어서, 상기 인덕터는 나선형의 평판 인덕터인 장치.
  13. 제1항에 있어서, 상기 인덕터는 패시베이션/절연 물질에 의해 상기 도전성 접지 차폐로부터 분리되는 장치.
  14. 제13항에 있어서, 상기 패시베이션/절연 물질은 SiO2, Si3N4또는 BPSG인 장치.
  15. 집적 회로에서 인덕터에 사용하기 위한 도전성 접지 차폐를 형성하는 방법에 있어서,
    제1 패시베이션/절연층으로 피복된 반도체 기판을 제공하는 단계와,
    상기 제1 패시베이션/절연층을 패터닝하고, 벽과 바닥을 가지는 웰을 상기 기판 상의 영역까지 식각하는 단계 - 상기 영역은 상기 웰 바로 위에 형성할 인덕터보다 약간 더 크게 설정됨 - 와,
    제2 패시베이션/절연층, 도체 및 마스크에 의해 교대로 웰의 벽 및 바닥을 피복하는 단계와,
    상기 마스크를 통해 상기 웰 외측에 연결되는 접지 차폐를 식각하는 단계와,
    상기 웰 및 식각된 접지 차폐의 벽에 대해 제3 패시베이션/절연층을 도포하는 단계와,
    상기 웰 레벨을 낮은 유전 상수 물질로 채우는 단계
    를 포함하는 방법.
  16. 제15항에 있어서, 상기 반도체 기판을 제공하는 단계는 실리콘, 갈륨-비소, HRS, 석영, 사파이어 및 SiGe을 포함하는 기판을 제공하는 단계를 포함하는 방법.
  17. 제15항에 있어서, 상기 반도체 기판을 제공하는 단계는, 기판으로서 FEOL을 제공하는 단계를 포함하는 방법.
  18. 제15항에 있어서, 상기 패시베이션/절연층은 SiO2, Si3N4또는 BPSG를 포함하는 방법.
  19. 제15항에 있어서, 벽과 바닥을 갖는 웰을 식각하는 단계는 기판 물질에 선택적인 식각액을 통해 습식 식각(wet etching)을 사용하는 경사진 벽 및 바닥을 갖는 웰을 식각하는 단계를 포함하는 방법.
  20. 제19항에 있어서, 상기 습식 식각을 사용하는 단계는 실리콘 기판에 TMAH(테트라메틸암모늄 수산화물; tetramethylammonium hydroxide)를 사용하는 단계를 포함하는 방법.
  21. 제15항에 있어서, 도체로 상기 웰의 벽 및 바닥을 피복하는 단계는 상기 웰의 벽 및 바닥을 금속, 불순물이 첨가된 실리콘, 불순물이 첨가된 폴리실리콘 또는 규소 화합물로 피복하는 단계를 포함하는 방법.
  22. 제15항에 있어서, 마스크로 상기 웰의 벽 및 바닥을 피복하는 단계는 상기 웰의 외측에 연속성을 갖는 경화된 포토레지스트로 상기 웰의 벽 및 바닥을 피복하는 단계를 포함하는 방법.
  23. 제15항에 있어서, 상기 웰을 낮은 유전 상수 물질로 채우는 단계는 상기 웰을 낮은 유전 상수를 갖는 경화 폴리이미드(cure polyimide)로 채우는 단계를 포함하는 방법.
  24. 저손실의 IC용 집적 인덕터의 제조 방법에 있어서,
    제15항에 기재된 공정 단계들을 수행하는 단계와,
    그 후, 상기 웰 위에 수직으로 인덕터를 제조하는 단계를 포함하는 IC를 완성하기 위한 공정 단계를
    를 포함하는 방법.
  25. 제24항에 있어서, 상기 웰은 유기적 유전체로 채워지며, IC를 완성하기 위해 공정 단계를 계속하는 상기 단계 및 인덕터를 제작하는 단계는, 웰로 뻗어있는 인덕터 개구의 권수 사이를 식각하는 단계 및 반응성 이온 에칭에 의해 유기 유전체를 제거하는 단계를 포함하는 방법.
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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492708B2 (en) * 2001-03-14 2002-12-10 International Business Machines Corporation Integrated coil inductors for IC devices
US7310039B1 (en) 2001-11-30 2007-12-18 Silicon Laboratories Inc. Surface inductor
US6777774B2 (en) * 2002-04-17 2004-08-17 Chartered Semiconductor Manufacturing Limited Low noise inductor using electrically floating high resistive and grounded low resistive patterned shield
US7141883B2 (en) * 2002-10-15 2006-11-28 Silicon Laboratories Inc. Integrated circuit package configuration incorporating shielded circuit element structure
US20040222511A1 (en) * 2002-10-15 2004-11-11 Silicon Laboratories, Inc. Method and apparatus for electromagnetic shielding of a circuit element
US7868723B2 (en) * 2003-02-26 2011-01-11 Analogic Corporation Power coupling device
US9368272B2 (en) 2003-02-26 2016-06-14 Analogic Corporation Shielded power coupling device
US9490063B2 (en) 2003-02-26 2016-11-08 Analogic Corporation Shielded power coupling device
US8350655B2 (en) * 2003-02-26 2013-01-08 Analogic Corporation Shielded power coupling device
US20050014317A1 (en) * 2003-07-18 2005-01-20 Pyo Sung Gyu Method for forming inductor in semiconductor device
US6936764B2 (en) * 2003-08-12 2005-08-30 International Business Machines Corporation Three dimensional dynamically shielded high-Q BEOL metallization
US7075167B2 (en) 2003-08-22 2006-07-11 Agere Systems Inc. Spiral inductor formed in a semiconductor substrate
EP1553812A3 (fr) * 2003-12-11 2013-04-03 STMicroelectronics S.A. Puce à semiconducteur et circuit comprenant une inductance blindée
US7350292B2 (en) * 2004-03-19 2008-04-01 Hewlett-Packard Development Company, L.P. Method for affecting impedance of an electrical apparatus
US7255801B2 (en) * 2004-04-08 2007-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Deep submicron CMOS compatible suspending inductor
US7005371B2 (en) * 2004-04-29 2006-02-28 International Business Machines Corporation Method of forming suspended transmission line structures in back end of line processing
US7375411B2 (en) * 2004-06-03 2008-05-20 Silicon Laboratories Inc. Method and structure for forming relatively dense conductive layers
KR100632464B1 (ko) * 2004-08-03 2006-10-09 삼성전자주식회사 수동 소자 쉴드 구조를 포함하는 집적 회로 및 그 제조방법
US7663205B2 (en) * 2004-08-03 2010-02-16 Samsung Electronics Co., Ltd. Integrated circuit devices including a dummy gate structure below a passive electronic element
US7283029B2 (en) * 2004-12-08 2007-10-16 Purdue Research Foundation 3-D transformer for high-frequency applications
US7501924B2 (en) * 2005-09-30 2009-03-10 Silicon Laboratories Inc. Self-shielding inductor
JP4908035B2 (ja) * 2006-03-30 2012-04-04 株式会社東芝 半導体集積回路
DE102006022360B4 (de) 2006-05-12 2009-07-09 Infineon Technologies Ag Abschirmvorrichtung
DE102006062844B4 (de) * 2006-05-12 2016-11-17 Infineon Technologies Ag Abschirmvorrichtung zum Abschirmen von elektromagnetischer Strahlung
US8455350B2 (en) * 2006-08-18 2013-06-04 Globalfoundries Singapore Pte. Ltd. Integrated circuit system employing gate shield and/or ground shield
US7489218B2 (en) * 2007-01-24 2009-02-10 Via Technologies, Inc. Inductor structure
US8058960B2 (en) * 2007-03-27 2011-11-15 Alpha And Omega Semiconductor Incorporated Chip scale power converter package having an inductor substrate
US8492872B2 (en) * 2007-10-05 2013-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip inductors with through-silicon-via fence for Q improvement
US8169050B2 (en) * 2008-06-26 2012-05-01 International Business Machines Corporation BEOL wiring structures that include an on-chip inductor and an on-chip capacitor, and design structures for a radiofrequency integrated circuit
US7811919B2 (en) * 2008-06-26 2010-10-12 International Business Machines Corporation Methods of fabricating a BEOL wiring structure containing an on-chip inductor and an on-chip capacitor
US7948346B2 (en) * 2008-06-30 2011-05-24 Alpha & Omega Semiconductor, Ltd Planar grooved power inductor structure and method
US8237243B2 (en) 2009-03-18 2012-08-07 International Business Machines Corporation On-chip capacitors with a variable capacitance for a radiofrequency integrated circuit
US8164159B1 (en) 2009-07-18 2012-04-24 Intergrated Device Technologies, inc. Semiconductor resonators with electromagnetic and environmental shielding and methods of forming same
EP2302675A1 (en) * 2009-09-29 2011-03-30 STMicroelectronics (Grenoble 2) SAS Electronic circuit with an inductor
JP6009139B2 (ja) * 2010-06-22 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN102208405B (zh) * 2010-08-24 2015-11-25 华东师范大学 平面螺旋电感
US8648664B2 (en) 2011-09-30 2014-02-11 Silicon Laboratories Inc. Mutual inductance circuits
US8809956B2 (en) * 2011-10-13 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically oriented semiconductor device and shielding structure thereof
US8659126B2 (en) * 2011-12-07 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit ground shielding structure
US8610247B2 (en) 2011-12-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a transformer with magnetic features
US8644948B2 (en) 2011-10-28 2014-02-04 Medtronic, Inc. Converter device for communicating with multiple medical devices
US8710622B2 (en) 2011-11-17 2014-04-29 Harris Corporation Defected ground plane inductor
US8664717B2 (en) 2012-01-09 2014-03-04 Globalfoundries Inc. Semiconductor device with an oversized local contact as a Faraday shield
US9064868B2 (en) 2012-10-12 2015-06-23 Globalfoundries Inc. Advanced faraday shield for a semiconductor device
US9355972B2 (en) 2014-03-04 2016-05-31 International Business Machines Corporation Method for making a dielectric region in a bulk silicon substrate providing a high-Q passive resonator
TWI615860B (zh) 2015-04-24 2018-02-21 瑞昱半導體股份有限公司 積體電感
CN105140288B (zh) * 2015-09-11 2018-05-01 电子科技大学 射频ldmos器件
US9966182B2 (en) 2015-11-16 2018-05-08 Globalfoundries Inc. Multi-frequency inductors with low-k dielectric area
CN106653568B (zh) * 2016-12-02 2019-04-16 昆山纳尔格信息科技有限公司 一种低干扰电感结构的制造方法
CN106783019B (zh) * 2016-12-02 2018-08-28 江苏贺鸿电子有限公司 一种低干扰电感结构
US10510663B2 (en) * 2017-03-30 2019-12-17 Globalfoundries Inc. Transistor structures having electrically floating metal layer between active metal lines
WO2021081728A1 (zh) * 2019-10-29 2021-05-06 华为技术有限公司 一种半导体器件及其制造方法
US11011459B1 (en) * 2020-02-06 2021-05-18 Qualcomm Incorporated Back-end-of-line (BEOL) on-chip sensor

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5446311A (en) 1994-09-16 1995-08-29 International Business Machines Corporation High-Q inductors in silicon technology without expensive metalization
US5559360A (en) 1994-12-19 1996-09-24 Lucent Technologies Inc. Inductor for high frequency circuits
US5742091A (en) * 1995-07-12 1998-04-21 National Semiconductor Corporation Semiconductor device having a passive device formed over one or more deep trenches
US5760456A (en) 1995-12-21 1998-06-02 Grzegorek; Andrew Z. Integrated circuit compatible planar inductors with increased Q
US5793272A (en) 1996-08-23 1998-08-11 International Business Machines Corporation Integrated circuit toroidal inductor
US5861647A (en) 1996-10-02 1999-01-19 National Semiconductor Corporation VLSI capacitors and high Q VLSI inductors using metal-filled via plugs
US5736749A (en) * 1996-11-19 1998-04-07 Lucent Technologies Inc. Integrated circuit device with inductor incorporated therein
DE69737411T2 (de) 1997-02-28 2007-10-31 Telefonaktiebolaget Lm Ericsson (Publ) Verbesserter q-Induktor mit mehreren Metallisierungsschichten
AU6468198A (en) * 1997-05-02 1998-11-27 Board Of Trustees Of The Leland Stanford Junior University Patterned ground shields for integrated circuit inductors
US5959515A (en) 1997-08-11 1999-09-28 Motorola, Inc. High Q integrated resonator structure
US6153489A (en) 1997-12-22 2000-11-28 Electronics And Telecommunications Research Institute Fabrication method of inductor devices using a substrate conversion technique
US6046109A (en) 1997-12-29 2000-04-04 Industrial Technology Research Institute Creation of local semi-insulating regions on semiconductor substrates
TW363278B (en) * 1998-01-16 1999-07-01 Winbond Electronics Corp Preparation method for semiconductor to increase the inductive resonance frequency and Q value
US5959522A (en) 1998-02-03 1999-09-28 Motorola, Inc. Integrated electromagnetic device and method
US6008102A (en) 1998-04-09 1999-12-28 Motorola, Inc. Method of forming a three-dimensional integrated inductor
JP3214441B2 (ja) * 1998-04-10 2001-10-02 日本電気株式会社 半導体装置及びその製造方法
US6169008B1 (en) 1998-05-16 2001-01-02 Winbond Electronics Corp. High Q inductor and its forming method
JP2000022085A (ja) * 1998-06-29 2000-01-21 Toshiba Corp 半導体装置及びその製造方法
US5918121A (en) 1998-07-09 1999-06-29 Winbond Electronics Corp. Method of reducing substrate losses in inductor
US6037649A (en) 1999-04-01 2000-03-14 Winbond Electronics Corp. Three-dimension inductor structure in integrated circuit technology
US6221727B1 (en) * 1999-08-30 2001-04-24 Chartered Semiconductor Manufacturing Ltd. Method to trap air at the silicon substrate for improving the quality factor of RF inductors in CMOS technology
US6261892B1 (en) * 1999-12-31 2001-07-17 Texas Instruments Incorporated Intra-chip AC isolation of RF passive components

Also Published As

Publication number Publication date
TW548798B (en) 2003-08-21
US20020109204A1 (en) 2002-08-15
JP2004526311A (ja) 2004-08-26
US20030096435A1 (en) 2003-05-22
CN1484838A (zh) 2004-03-24
EP1358661B1 (en) 2010-04-07
DE60235872D1 (de) 2010-05-20
US6534843B2 (en) 2003-03-18
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