KR20030066308A - Ｃｍｏｓ 이미지 센서 - Google Patents
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Abstract
회로 내의 소자를 변경하지 않고, 저소비전력으로 인접하는 화소간 간섭이 없는 선명한 화상을 촬상하는 것을 과제로 한다.
매트릭스 형상으로 배치된 각 화소 회로(2a)는 광전 변환 소자에 의해 입사된 광을 전기 신호로 변환한다. 수평 방향으로 인접하는 화소 회로(2a)로부터 출력된 화상 신호는 각 열의 신호 처리 회로(4)에 입력되고, 소정의 신호 처리가 실시된 후, 수평 주사 회로(5)에 의해 순차로 전환되어 출력된다. 각 신호 처리 회로(4)는 병렬로 설치되어 있고, 인접하는 신호 처리 회로(4)의 사이에는 고정 전위 배선(6)이 평행하게 설치되어 있다. 따라서, 인접하는 신호 처리 회로(4)의 사이는 고정 전위 배선(6)에 의해서 전기적으로 실드된다.
Description
본 발명은 매트릭스 형상으로 배치된 각 화소 영역에서 감지된 화상 신호를 X-Y 어드레스의 지정에 기초하여 순차로 출력함으로써 화상을 촬상하는 CMOS 이미지 센서에 관한 것이다.
최근, 디지털 스틸카메라나 디지털 비디오 카메라의 보급이나, 휴대 전화로의 카메라 기능의 탑재 등에 수반하여, 고체 촬상 소자에 대한 수요가 높아지고 있다. 현재, 고체 촬상 소자로서는 CCD(Charge Coupled Device)가 가장 넓게 보급되어 있지만, 이 CCD는 복수의 전원 회로를 필요로 하고, 구동 전압이 높고, 소비 전력이 크다고 하는 결점을 가지고 있다. 이 때문에, 최근에는, 저전압 동작이 가능하고, 소비 전력이 적고, 또한 공정 단가가 저렴한 CMOS(Complementary Metal-0xide Semiconductor) 프로세스에 의해 제조가 가능한 CM0S 이미지 센서에 대한 주목이 높아지고 있다.
CM0S 이미지 센서는 1화소 분의 화상을 촬상하는 화소 회로를 매트릭스 형상으로 배치하고, 수직 주사 시프트 레지스터 및 수평 주사 시프트 레지스터에 의해서 각 화소 회로의 출력을 순차로 선택함으로써, 1매 분의 화상 신호를 출력한다.
도 7은 종래의 CMOS 이미지 센서에서의 단일의 화소 회로의 회로 구성예를 나타낸 도면이다.
도 7에 나타낸 화소 회로(70)는 광전 변환 소자로서 포토 다이오드(D71)를 구비하고, 그리고, 예를 들면 n채널 M0SFET(M0S Field-Effect Transistor)에 의해 각각 형성되는 리셋 트랜지스터(M71), 소스 팔로워 앰프(M72) 및 행 선택 트랜지스터(M73)가 배치된 APS(Active Pixel Sensor) 구성을 가지고 있다.
포토 다이오드(D71)의 애노드측은 접지되고, 캐소드측은 리셋 트랜지스터(M71)의 소스 전극, 및 소스 팔로워 앰프(M72)의 게이트 전극에 접속되어 있다. 또한, 리셋 트랜지스터(M71)의 드레인 전극과, 소스 팔로워 앰프(M72)의 드레인 전극은 리셋 전압 VR이 공급되는 전원 공급선(L71)에 접속되어 있다. 게다가, 리셋 트랜지스터(M71)의 게이트 전극은 리셋 신호(RST)가 공급되는 리셋 신호선(L72)에 접속되어 있다.
소스 팔로워 앰프(M72)의 소스 전극은 행 선택 트랜지스터(M73)의 드레인 전극에 접속되어 있다. 행 선택 트랜지스터(M73)의 게이트 전극은 행방향의 화소 회로(70)를 선택하기 위한 행 선택 신호(SLCT)가 공급되는 행 선택 신호선(L73)에 접속되어 있다. 또한, 소스 전극은 열 방향의 화소 회로(70)를 선택하기 위한 열 선택 신호선(L74)에 접속되어 있다.
이 화소 회로(70)에서의 동작을 간단하게 설명한다. 우선, 리셋 신호(RST)에 의해 리셋 트랜지스터(M71)가 소정의 타이밍으로 온이 되면, 포토다이오드(D71)가 리셋 전압 VR에 의해 충전된다. 다음으로, 광의 입사에 수반하여 포토 다이오드(D71)의 방전이 개시되고, 리셋 전압 VR로부터 전위가 저하한다. 소정 시간의 경과 후에 행 선택 신호(SLCT)가 행 선택 트랜지스터(M73)의 게이트 전극에 입력되고, 이 행 선택 트랜지스터(M73)가 온이 되면, 소스 팔로워 앰프(M72)의 소스 전압이 신호 전압으로서 열 선택 신호선(L74)을 통하여 취출된다.
열 선택 신호선(L74)은 예를 들면, 앰프/노이즈 제거 회로를 통하여 열 선택 트랜지스터(함께 도시되어 있지 않음)의 드레인 전극에 접속되어 있다. CM0S 이미지 센서에서는 행 선택 신호(SLCT)에 의해 수평 방향으로 병렬된 각 화소 회로(70)가 선택되고, 또한 각 열 선택 신호선(L74)에 접속된 열 선택 트랜지스터가 순차로 온이 됨으로써, 1화소 분의 화상 신호가 순차 출력된다.
그런데, 상기와 같은 APS 구성을 가진 CMOS 이미지 센서에서는, 리셋 신호(RST)를 오프할 때에 리셋 트랜지스터(M71)의 소스 전극에 발생하는 리셋 노이즈에 의해 출력되는 화상 신호가 열화 된다고 하는 문제를 가지고 있다. 이 리셋 노이즈는 리셋 트랜지스터(M71)가 가지는 문턱치 전압 VT의 격차 등 때문에, 각 화소 회로(70)에서 일정한 것은 아니다. 그런데, 이 리셋 노이즈를 저감시키기 위해서, 종래에서는 상관 이중 샘플링(Corelated Double Sampling: 이하, CDS라 약칭함) 회로가 이용되고 있다.
CDS 회로는 각 열 선택 신호선(L74)에 접속된 앰프/노이즈 제거 회로의 내부에 열마다 설치된다. 이 CDS 회로와 각 화소 회로(70)와의 동작 관계는 이하와 같이 된다. 먼저, 화소 회로(70)로부터 출력된 신호 전압을 CDS 회로에서 샘플링한다. 다음으로, 화소 회로(70)의 포토 다이오드(D71)를 리셋 전압 VR로 리셋하고, 리셋 시에 화소 회로(70)로부터의 출력 전압을 CDS 회로에서 샘플링한다. 그리고, 이 리셋 시의 출력 전압과 신호 전압과의 차를 구한다. 이에 의해, 리셋 노이즈가 상쇄되어 화상 신호만을 추출할 수 있다.
그런데, CM0S 이미지 센서에서는, 고해상도화에 대한 요구를 수용하여 회로의 고집적화가 진행되고 있다. 그러나, 고집적화에 수반하여 신호 배선 사이의 거리가 단축되고, 인접한 신호 배선에 전달되는 신호 사이에서, 기생 용량에 의한 간섭이 생기는 것이 문제가 되고 있다. 이러한 간섭이 크게 발생하면, 선명한 화상을 얻을 수 없다.
예를 들면, 상술한 바와 같이, 리셋 노이즈를 저감하기 위한 CDS 회로가 열마다 설치된다. 여기서, 도 8은 종래의 CMOS 이미지 센서의 회로 내에서의 CDS 회로의 배치예를 모식적에 나타낸 도면이다.
도 8에 나타낸 바와 같이, 각 CDS 회로(80)는 1∼n열만 수평 방향으로 평행하게 배치된 각 열 선택 신호선(L74)과 마찬가지로 수평 방향으로 병렬된다. 또한, 각 CDS 회로(80)의 입력측은 각 열 선택 신호선(L74)을 통하여 각 화소 회로(70)의 출력부에 접속되고, 출력측은 예를 들면, 도시되지 않은 각 열 선택 트랜지스터의 드레인 전극에 접속되어 있다.
각 CDS 회로(80)는 통상 동일한 배선 패턴을 가지고 있다. 따라서, 이와 같이 각 CDS 회로(80)가 평행하게 배치되면, 예를 들면, 화소 회로(70)로부터의 출력 신호를 전달하는 신호 전달 배선이, 인접하는 CDS 회로(80)의 신호 전달 배선과 평행하게 배치되는 부분이 많아진다. 이 때문에, 고집적화가 진행되어 CDS 회로(80) 사이의 거리가 단축되면, 각 신호 전달 배선 사이에서의 기생 용량에 의해 수평 방향으로 인접한 화소로부터의 화상 신호끼리 간섭되어 버린다. 예를 들면, 촬상한 화상 상에 명도가 큰 영역과 작은 영역이 존재하는 경우에는, 각 영역의 경계부가 선명하게 비추어지지 않는 경우가 있다.
종래에서는, CDS 회로(80)가 가지는 샘플링용 용량 소자의 용량을 크게 함으로써, 인접한 화상 신호끼리의 간섭을 보기 어려웠다. 혹은, CDS 회로(80) 내에 설치되는 앰프의 동작 전류를 크게 함으로써, 간섭을 억제하고 있었다. 그러나, 이들의 방법에서는 CDS 회로의 실장 사이즈가 커지고, 또한 소비 전력도 증가해 버리는 것이 문제가 되고 있다.
도 1은 본 발명의 원리를 설명하기 위한 원리도.
도 2는 본 발명의 실시형태예로서의 CM0S 이미지 센서의 전체 구성예를 나타낸 도면.
도 3은 본 발명의 실시형태예에서의 앰프/노이즈 제거 회로의 회로 구성예를 나타낸 도면.
도 4는 본 발명의 실시형태예인 CM0S 이미지 센서에서의 고정 전위 배선의 배치 위치를 나타낸 평면도.
도 5는 고정 전위 배선의 제 1 형성예를 나타낸 단면도.
도 6은 고정 전위 배선의 제 2 형성예를 나타낸 단면도.
도 7은 종래의 CM0S 이미지 센서에서의 단일 화소 회로의 회로 구성예를 나타낸 도면.
도 8은 종래의 CMOS 이미지 센서의 회로 내에서의 CDS 회로의 배치예를 모식적에 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
1 : CM0S 이미지 센서
2 : 화소부
2a : 화소 회로
3 : 수직 주사 회로
3a : 행 선택 신호선
4 : 신호 처리 회로
5 : 수평 주사 회로
5a : 열 선택 신호선
6 : 고정 전위 배선
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 회로 내의 소자를 변경하지 않고, 또한 저소비전력으로 인접하는 화소간 간섭이 없는 선명한 화상을 촬상할 수 있는 CM0S 이미지 센서를 제공하는 것을 목적으로 한다.
본 발명에서는 상술한 과제를 해결하기 위해서, 도 1에 나타낸 바와 같이, 매트릭스 형상으로 배치된 각 화소 영역에서 감지된 화상 신호를 X-Y 어드레스의지정에 기초하여 순차로 출력함으로써 화상을 촬상하는 CM0S 이미지 센서(1)에서, 입사광을 광전 변환하는 광전 변환 소자를 구비하여 1화소 분의 상기 화상 신호를 각각 출력하는, 매트릭스 형상으로 배치된 복수의 화소 회로(2a)와, 상기 화소 회로(2a)의 수평 방향으로의 배치 수만큼 병렬 설치되어, 수직 방향으로 배치된 상기 화소 회로(2a) 모두에 접속되고, 접속된 상기 각 화소 회로(2a)로부터의 상기 화상 신호에 대하여 소정의 신호 처리를 행하는 복수의 신호 처리 회로(4)와, 상기 복수의 신호 처리 회로(4)로부터의 상기 화상 신호를 순차로 전환하여 출력하는 수평 주사 회로(5)와, 병렬로 설치된 상기 복수의 신호 처리 회로(4)의 사이에 평행하게 설치된 고정 전위 배선(6)을 가지는 것을 특징으로 하는 CM0S 이미지 센서(1)가 제공된다.
이러한 CMOS 이미지 센서(1)에서는 수평 방향으로 인접하는 화소 회로(2a)로부터 출력된 화상 신호가 각 신호 처리 회로(4)로 입력되어, 소정의 신호 처리가 시행된 후, 수평 주사 회로(5)에 의해서 순차로 전환되어 출력된다. 각 신호 처리 회로(4)는 병렬로 설치되어 있고, 인접하는 신호 처리 회로(4) 사이에는 고정 전위 배선(6)이 평행하게 설치되어 있다. 따라서, 인접하는 신호 처리 회로(4) 사이가 고정 전위 배선(6)에 의해서 전기적으로 실드된다. 이 고정 전위 배선(6)은 예를 들면, 인접하는 신호 처리 회로(4) 내에서 상기 화상 신호가 전달되는 신호 전달 배선이 형성된 배선층과 항상 동일한 층에 형성된다.
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다. 도 1은 본 발명의 원리를 설명하기 위한 원리도이다. 이 도 1을 이용하여 본 발명의 개요를 설명한다.
도 1에 나타낸 CMOS 이미지 센서(1)는, 화소 회로(2a)가 매트릭스 형상으로 배치된 화소부(2)와, 1행 분의 화소 회로(2a)의 출력을 선택하기 위한 수직 주사 회로(3)와, 각 열의 화소 회로(2a)로부터 출력되는 화상 신호에 대하여 소정의 신호 처리를 행하는 신호 처리 회로(4)와, 각 신호 처리 회로(4)로부터의 화상 신호를 전환하여 출력하는 수평 주사 회로(5)에 의해서 구성된다. 또한, 각 신호 처리 회로(4) 사이에는 일정한 전위를 가지는 고정 전위 배선(6)이 배치되어 있다. 또한, 도 1에서는 화소부(2)에서 4행 4열의 화소 회로(2a)가 배열된 모습을 나타내고 있지만, 실제로는 이보다 많은 화소 회로(2a)가 배열되어 있는 것으로 한다.
화소부(2)에서 수평 방향의 1행 분의 화소 회로(2a)에 각각 1개의 행 선택 신호선(3a)이 접속되고, 수직 방향의 1열 분의 화소 회로(2a)에 각각 1개의 열 선택 신호선(5a)이 접속되어 있다. 각 화소 회로(2a)는 입사광을 광전 변환하는 광전 변환 소자를 구비하여, 1화소 분의 화상 신호를 상기 접속된 열 선택 신호선(5a)에 출력한다. 수직 주사 회로(3)는 어느 하나의 행 선택 신호선(3a)에 행 선택 신호를 출력함으로써, 1행 분의 화소 회로(2a)로부터의 출력을 선택한다. 또한, 열 선택 신호선(5a) 상에 출력된 화상 신호는 각 열의 신호 처리 회로(4)를 통하여 수평 주사 회로(5)로 입력된다. 수평 주사 회로(5)는 각 열의 화상 신호를 순차로 선택하여 출력한다.
또한, 각 열 선택 신호(5a) 상의 신호 처리 회로(4)는 모두 동일한 회로 구성을 가지고 있고, 입력된 화상 신호에 소정의 신호 처리를 실시하여 수평 주사 회로(5)에 출력한다. 이 신호 처리 회로(4)로서는, 예를 들면 증폭 회로나 노이즈 제거 회로 등이 설치된다. 또한, 노이즈 제거 회로로서는, 예를 들면 CDS 회로가 설치된다.
이 CMOS 이미지 센서(1)에서는 화소부(2)로부터 각 열의 열 선택 신호선(5a)이 수평 주사 회로(5)를 향하여 평행하게 배치되어 있다. 또한, 각 열에 대하여 설치되는 신호 처리 회로(4)도 마찬가지로 평행하게 배치되어 있다. 신호 처리 회로(4) 내에서는 화상 신호가 전달되는 신호 전달 배선이 존재하지만, 이 중에는 화상 신호를 열방향으로 전달하는 신호 전달 배선이 한개 또는 복수개가 반드시 존재하고 있다.
최근의 CMOS 이미지 센서(1)에서는 고해상도화가 진행되어, 화소 회로(2a)의 집적도가 높아져서 인접하는 신호 처리 회로(4)의 간격이 매우 좁아진다. 따라서, 인접하는 각 신호 처리 회로(4)가 가지는 열방향으로 향한 신호 전달 배선끼리의 배선 용량에 의해 각 열(列)에 전달되는 화상 신호끼리 간섭이 생긴다.
이 때문에, 본 발명에서는 각 신호 처리 회로(4)의 사이에 일정한 전위를 가지는 고정 전위 배선(6)을 평행하게 설치하고, 인접하는 신호 처리 회로(4)를 전기적으로 실드한다. 이에 의해, 각 열의 화상 신호간의 간섭이 방지되고, 화소간 간섭이 없는 선명한 화상을 촬상하는 것이 가능해진다.
그런데, 이러한 CM0S 이미지 센서(1)가 형성되는 다층 구조의 반도체칩 상에서는, 신호 처리 회로(4) 내에서 화소 회로(2a)로부터의 화상 신호가 열방향으로 전달되는 신호 전달 배선과, 각 열의 신호 전달 배선을 실드하기 위한 고정 전위배선(6)이 항상 동일한 배선층에 형성되는 것이 바람직하다. 예를 들면, 각 신호 처리 회로(4)에서 신호 전달 배선이 복수의 배선층에 걸쳐 형성되어 있는 경우에는, 각 배선층에서의 신호 전달 배선에 대응하도록 고정 전위 배선(6)을 형성한다.
이에 의해, 각 열의 화상 신호간 간섭을 보다 확실하게 방지할 수 있다.
또한, 각 신호 처리 회로(4)의 내부에서는, 실제로는 화상 신호가 전달되는 신호 전달 배선이 복잡하게 배치되기 때문에, 이 내부에서 신호 전달 배선이 동일 배선층에 평행하게 배치된 경우에는, 이들 사이의 배선 용량에 의해서 전달되는 화상 신호에 영향을 끼친다. 따라서, 이 경우에는 평행하게 배치된 신호 전달 배선 사이에도, 고정 전위 배선(6)을 더 형성하는 것이 바람직하다.
또한, 신호 처리 회로(4)로서 CDS 회로를 포함할 수 있지만, 이 CDS 회로는 통상 화소 회로(2a)로부터의 화상 신호를 샘플링하기 위한 용량 소자를 구비한다. 각 열의 CDS 회로의 간격이 좁아진 경우에는, 이 용량 소자의 주위의 신호 전달 배선에서 화상 신호에 대한 간섭의 영향이 커진다. 따라서, CDS 회로 내의 용량 소자의 양단에 접속되어 있는 신호 전달 배선에 대해서는 인접하는 CDS 회로의 동일 부분과의 사이에, 고정 전위 배선을 평행하게 설치하는 것이 특히 바람직하다.
그런데, 고정 전위 배선(6)의 전위는 예를 들면 회로 내에서의 GND 전위, 또는 회로 내에 공급되는 전원 전위 등으로 할 수 있다. 이 때, 가능한 한 기존의 GND 전위 혹은 전원 전위의 공급 배선을 이용하여, 고정 전위 배선(6)을 접속함으로써 고정 전위 배선(6)의 추가에 의한 반도체칩 상의 배선 레이아웃이나 적층 구조의 변경을 최소한으로 하는 동시에 회로 규모의 확대를 억제할 수 있다.
예를 들면, CMOS 이미지 센서(1)에서는 일반적으로 화소부(2) 이외의 부분으로의 광의 입사를 차단하기 위해서, 흑색 등의 컬러 필터와 함께 화소부(2) 상면만 개구시킨 알루미늄 등에 의한 차광용 배선이 설치된다. 신호 처리 회로(4)도 이 차광용 배선의 하부에 설치되어 있는 것이 많다. 통상, 이 차광용 배선은 회로내의 GND 배선으로서 이용되고 있기 때문에, 신호 처리 회로(4) 사이에 설치된 고정 전위 배선(6)을, 그 상부에 배치된 차광용 배선에 접속함으로써 배선 레이아웃을 큰 폭으로 변경하지 않고, 고정 전위 배선(6)을 일정한 전위로 하는 것이 가능해진다.
또한, 화소 회로(2a)나 그 주위의 예를 들면 수평 주사 회로(5)에, 회로 내의 공통의 전원 전압을 공급하는 공급 배선도 고정 전위 배선(6)에 대하여 레이아웃상 용이하게 접속할 수 있는 경우가 많다.
또한, 이와는 반대로, 고정 전위 배선(6)에 대한 전압의 공급 배선을 독립하여 배치함으로써, 회로 내의 예를 들면 GND 전위, 혹은 전원 전위 등의 변동에 상관없이, 고정 전위 배선(6)을 항상 일정한 전위로 두는 것이 가능해진다. 이 경우, 예를 들면, 고정 전위 배선(6)으로의 전압 공급용의 배선을, 칩 내에 전압을 공급하는 배선 패드 부분에서 분리하여 설치해 둔다. 또한, 고정 전위 배선(6)에 일정 전압을 공급하기 위한 전원 회로를, 칩의 외부에 독립하여 설치하도록 해도 좋다. 이에 의해, 고정 전위 배선(6)에 의해 안정적인 실드 효과를 얻을 수 있게 된다.
예를 들면, CDS 회로는 샘플링 동작용의 독립한 기준 전압의 공급을 받는 경우가 있다. 따라서, 이 기준 전압의 공급 배선에 고정 전위 배선(6)을 접속함으로써, 공통 전원의 전위나 GND 전위의 변동에 상관없이, 고정 전위 배선(6)을 일정한 전위로 유지시키는 것이 가능해진다.
이상과 같이, 본 발명의 CM0S 이미지 센서(1)에서는 인접하는 신호 처리 회로(4) 사이에 고정 전위 배선(6)을 배치함으로써, 인접하는 신호 처리 회로(4) 내로 전달되는 화상 신호끼리의 간섭이 방지되어, 선명한 촬상 화상을 얻는 것이 가능해진다.
다음으로, 본 발명의 구체적인 실시형태예에 대하여 설명한다. 도 2는 본 발명의 실시형태예로서의 CM0S 이미지 센서의 전체 구성예를 나타낸 도면이다.
도 2에 나타낸 CMOS 이미지 센서(11)는, 화소 회로(12a)가 매트릭스 형상으로 배치된 화소부(12)와, 수직 방향의 화소 회로(2a)의 지정 등을 행하기 위한 수직 주사 시프트 레지스터/리셋 제어 회로(13)와, 각 열의 화소 회로(12a)로부터 출력되는 화상 신호의 증폭 및 노이즈 저감 처리를 행하는 앰프/노이즈 제거 회로(14)와, 열 선택 트랜지스터(M1)에 의해서 수평 방향의 화소 회로(12a)로부터의 출력을 지정하는 수평 주사 시프트 레지스터(15)에 의해서 구성된다. 또한, 각 열 선택 트랜지스터(M1)로부터의 출력 신호를 받는 출력 버스(15a)에는 앰프(15b)가 접속되어 있다.
또한, 도 2에서는 앰프/노이즈 제거 회로(14)가 1개의 기능 블록으로서 나타나 있지만, 실제로는 화소 회로(12a)가 배치된 열마다 1개씩 배치된다. 또한, 각 열의 앰프/노이즈 제거 회로(14) 사이에는, 고정 전위 배선이 설치되어 있지만, 이고정 전위 배선에 대해서는 잠시 후에 도시한다. 게다가, 도 2에서는 화소부(12)에서 4행 4열의 화소 회로(12a)가 배열된 모습을 나타내고 있지만, 실제로는 이보다 많은 화소 회로(12a)가 배열되어 있는 것으로 한다.
각 화소 회로(12a)는 광전 변환 소자로서 포토 다이오드(D1)를 구비하고, 또한, 예를 들면 n채널 MOSFET에 의해 각각 형성되는 리셋 트랜지스터(M2), 소스 팔로워 앰프(M3), 및 행 선택 트랜지스터(M4)가 배치된 APS(Active Pixel Sensor) 구성을 가지고 있다.
포토 다이오드(D1)의 애노드측은 접지되고, 캐소드측은 리셋 트랜지스터(M2)의 소스 전극, 및 소스 팔로워 앰프(M3)의 게이트 전극에 접속되어 있다. 그리고, 소스 팔로워 앰프(M3)의 소스 전극은 행 선택 트랜지스터(M4)의 드레인 전극에 접속되어 있다.
수직 주사 시프트 레지스터/리셋 제어 회로(13)로부터는, 포토 다이오드(D1)을 리셋하기 위한 리셋 신호선(L1)과 행방향의 화소 회로(12a)를 선택하기 위한 행 선택 신호선(L2)이, 각 행에 대하여 수평 방향으로 배선되어 있다. 리셋 신호선(L1)은 리셋 트랜지스터(M2)의 게이트 전극에 접속되고, 행 선택 신호선(L2)은 행 선택 트랜지스터(M4)의 게이트 전극에 접속되어 있다. 또한, 리셋 트랜지스터(M2)의 드레인 전극, 및 소스 팔로워 앰프(M3)의 드레인 전극은 함께 리셋 전압 공급선(L3)에 접속되어 있다.
행 선택 트랜지스터(M4)의 소스 전극은 열방향의 화소 회로(12a)를 선택하기 위한 열 선택 신호선(L4)에 접속되어 있다. 각 열의 열 선택 신호선(L4)은 앰프/노이즈 제거 회로(14)를 통하여 열 선택 트랜지스터(M1)의 드레인 전극에 접속되어 있다. 또한, 앰프/노이즈 제거 회로(14)의 회로 구성은 다음의 도 3에서 설명한다.
각 열 선택 트랜지스터(M1)의 소스 전극은 출력 버스(15a)에 접속되어 있다. 또한, 각 열 선택 트랜지스터(M1)의 게이트 전극에는 수평 주사 시프트 레지스터(15)로부터 열 선택 신호가 소정의 타이밍으로 순차 입력된다. 이에 의해, 앰프/노이즈 제거 회로(14)에서 증폭 및 노이즈 저감 처리가 개시된 화상 신호가 출력 버스(15a)에 순차 출력되고, 앰프(15b)를 통하여 외부의 시스템에 송출된다.
다음으로, 화소 회로(12a)의 동작에 대하여 설명한다.
먼저, 리셋 신호선(L1)을 통해서 리셋 신호(RST)가 공급되고, 리셋 트랜지스터(M2)가 소정의 타이밍으로 온이 되면, 포토 다이오드(D1)가 리셋 전압 VR에 의해 충전된다. 그 다음에, 외부로부터의 입사광에 의해 포토 다이오드(D1)에 전하가 축적된다. 축적한 신호 전하는 리셋 트랜지스터(M2)의 소스 전위 및 소스 팔로워 앰프(M3)의 게이트 전위를 저하시킨다.
이와 같이 신호 전하의 축적이 개시되고, 소정 시간이 경과한 후에 행 선택 신호선(L2)보다 행 선택 신호(SLCT)가 행 선택 트랜지스터(M4)의 게이트 전극에 입력되면, 소스 팔로워 앰프(M3)의 출력 전압이 화상 신호로서 열 선택 신호선(L4)에 출력된다. 그 후, 리셋 신호(RST)의 입력에 의해 리셋 트랜지스터(M2)가 온 상태로 바뀌고, 포토 다이오드(D1)에 축적된 신호 전하가 리셋된다.
다음으로, 도 3은 앰프/노이즈 제거 회로(14)의 회로 구성예를 나타낸 도면이다.
도 3에서는 예로서, 1화소 분의 화소 회로(12a)와 함께, 이에 열 선택 신호선(L4)을 통하여 접속하는 1열 분의 앰프/노이즈 제거 회로(14)의 구성을 나타내고 있다. 이 앰프/노이즈 제거 회로(14)는 화상 신호 중의 고정 패턴 노이즈를 제거하기 위한 구성으로서 CDS 회로를 구비하고 있다.
도 3에 나타낸 바와 같이, 앰프/노이즈 제거 회로(14)에서는 열 선택 신호선(L4)로부터의 화상 신호의 입력을 제어하는 샘플 홀드용 스위치(14a)가 설치되어 있다. 이 샘플 홀드용 스위치(14a)와 열 선택 신호선(L4)과의 접속점에는 정전류 I를 출력하는 정전류원(14b)이 접속되어 있다. 또한, 샘플 홀드용 스위치(14a)의 출력측에는, 신호를 보관 유지하기 위한 샘플 홀드용 용량(C1)이 접속되어 있다. 샘플 홀드용 용량(C1)의 타단에는 기준 전압 VREF를 공급하는 기준 전압원(14c)이 접속되어 있다.
또한, 샘플 홀드용 스위치(14a)와 샘플 홀드용 용량(C1)과의 접속점은 앰프(14d)의 입력 단자에 접속되어 있다. 앰프(14d)의 출력 단자에는 CDS 용량(C2)이 접속되고, CDS 용량(C2)의 타단은 앰프(14e)의 입력 단자에 접속되어 있다.
또한, 샘플 홀드용 용량(C1)과 기준 전압원(14c)과의 접속점은, 클램프 스위치(14f)를 통하여 CDS 용량(C2)과 앰프(14e)와의 접속점과 접속되어 있다. 클램프 스위치(14f)의 개폐에 의해 CDS 용량(C2)의 앰프(14e)측의 단자의 전위를 기준 전압원(14c)에 의한 기준 전압 VREF로부터 따로 분리하거나, 또는 기준 전압 VREF에 고정할 수 있도록 되어 있다. 또한, 앰프(14e)의 출력 단자는 열 선택 트랜지스터(M1)를 통하여 출력 버스(15a)에 접속되어 있다.
그런데, 화소 회로(12a)에서는 리셋 트랜지스터(M2)에 대한 리셋 신호(RST)의 오프 시에 리셋 노이즈가 발생하지만, 리셋 트랜지스터(M2)가 가지는 문턱 전압 VT의 격차에 의해 발생하는 리셋 노이즈가 각 화소 회로(12a)에서 일정하지 않다. 앰프/노이즈 제거 회로(14)에 포함되는 CDS 회로는 이러한 리셋 노이즈를 출력 신호로부터 확실하게 제거하기 위해서 설치된 것이다. 이 CDS 회로는 우선 화소 회로(12a)로부터의 리셋 노이즈가 중첩된 화상 신호를 샘플링한 후, 리셋 시의 출력 전압을 다시 샘플링하고 그 차(差)신호를 얻음으로써 리셋 노이즈를 제거한다.
다음으로, 이 앰프/노이즈 제거 회로(14)의 동작을 화소 회로(12a)에서의 동작과 관련시켜 설명한다.
먼저, 화소 회로(12a)의 행 선택 트랜지스터(M4)의 게이트 전극에 행 선택 신호(SLCT)를 입력시키고, 이와 동시 혹은 그 후에, 행 선택 트랜지스터(M4)를 온 상태로 유지한 채로, 리셋 신호(RST)를 입력하여 리셋 트랜지스터(M2)를 온 상태로 한다. 이에 의해, 포토 다이오드(D1)를 리셋 전압 VR으로 리셋 하는 동시에, 리셋 전압 VR를 열 선택 신호선(L4)에 출력한다. 이상의 동작은 수평 블랭킹(blanking) 기간에서 행해진다.
다음으로, 리셋 전압 VR에 의한 리셋 시간의 종료 후에, 리셋 신호(RST)의 입력을 오프로 한다. 이에 의해, 포토 다이오드(D1)에 의한 적분이 개시된다. 이때, 포토 다이오드(D1)에 의해서 축적된 전하량에 따른 소스 팔로워 앰프(M3)의 전압 변동이 화상 신호의 전압으로서 열 선택 신호선(L4)에 출력된다.
그 후, 클램프 스위치(14f) 및 샘플 홀드용 스위치(14a)를 온 상태로 한다. 이에 의해, 샘플 홀드용 용량(C1)과 앰프(14d)와의 접속점에 화상 신호의 전압이 인가되어, 샘플 홀드용 용량(C1)과 CDS 용량(C2)의 쌍방에, 적분 시간에 따른 화상 신호가 전하로서 축적된다. 이 때 축적된 신호에는 리셋 노이즈가 중첩되어 있다. 일정시간의 경과 후에, 클램프 스위치(14f) 및 샘플 홀드용 스위치(14a)를 오프로 하여 샘플링한 화상 신호를 홀드시킨다.
다음으로, 리셋 노이즈만을 샘플 홀드용 용량(C1)에 축적하기 위해서, 재차 리셋 신호(RST)를 입력하여 리셋 트랜지스터(M2)를 온 상태로 한다. 이에 의해, 포토 다이오드(D1)는 리셋 전압 VR로 리셋되고, 열 선택 신호선(L4)에는 리셋 전압 VR이 출력된다. 이 때, 샘플 홀드용 스위치(14a)를 온으로 한 뒤, 리셋 신호(RST)를 오프로 하고, 또한 소정 시간 후에 샘플 홀드용 스위치(14a)도 오프로 한다.
이 동작에 의해, CDS 용량(C2)과 앰프(14e)와의 접속점에는 기준 전압 VREF와, 리셋 노이즈만이 제거된 화상 신호와의 차(差)전압이 나타난다. 따라서, 그 후에 수평 주사 시프트 레지스터(15)로부터의 열 선택 신호에 동기하여, 열 선택 트랜지스터(M1)를 온 상태로 하고, 클램프 스위치(14f)를 온으로 함으로써, 리셋 노이즈가 제거된 화상 신호가 출력 버스(15a)에 전송된다.
다음으로, 인접하는 앰프/노이즈 제거 회로(14)의 사이에서의 고정 전위 배선의 배치에 대하여 설명한다. 본 실시 형태예에서는, 고정 전위 배선을 회로 구성부의 광입사면측에 설치되는 차광용 알루미늄 배선에 접속시킴으로써 일정 전위로서 GND 전위를 얻는다.
도 4는 CMOS 이미지 센서(11)에서의 고정 전위 배선의 배치 위치를 나타낸 평면도이다.
도 4에서는 CMOS 이미지 센서(11)가 형성된 반도체칩의 전체를 광의 입사면측에서 보았을 때의 도면을 나타내고 있다. 이 도 4에서 사선 부분이 차광용 알루미늄 배선(21)이고, 반도체칩의 전체를 덮도록 형성되어 중앙부만이 개구되어 있다. 개구된 영역에는 화소 회로(12a)가 매트릭스 형상으로 배치된 화소부(12)가 형성되어 입사한 광을 검지하도록 되어 있다. 또한, 실제로는 차광용 알루미늄 배선(21) 상면에는 컬러 필터가 더 형성되어 있지만 도 4에서는 생략되어 있다. 컬러 필터는 화소부(12) 영역의 상면에서는, 각 화소 회로(12a)에 대응하여 RGB의 각 색을 투과하도록 되어 있고, 차광용 알루미늄 배선(21) 상면에서는, 예를 들면, 단색의 흑색, 혹은 RGB의 각 색의 합성에 의한 흑색으로 이루어져 광이 투과하지 않도록 되어 있다.
앰프/노이즈 제거 회로(14)가 형성된 셀(141)은 차광용 알루미늄 배선(21)에 의해서 차광된 영역에 형성되어 있다. 각 열의 앰프/노이즈 제거 회로(14)의 셀(141)은 모두 같은 구성을 가지고 있고, 화소 회로(12a)의 수평 방향의 배치에 따라 평행하게 배치되어 있다. 또한, 각 열의 앰프/노이즈 제거 회로(14)의 셀(141) 사이에는 알루미늄에 의해서 이루어지는 고정 전위 배선(16)이 배치되어 있다. 각 열의 고정 전위 배선(16)은 컨택트홀(16a)에 의해서 차광용 알루미늄 배선(21)과 접속되어 있다.
다음으로, 상기의 반도체칩의 단면을 보면서, 앰프/노이즈 제거 회로(14)의 내부에서 화상 신호를 전달하는 신호 전달 배선과, 이에 대한 고정 전위 배선(16)의 각 형성 위치의 예에 대하여 설명한다. 도 5는 고정 전위 배선(16)의 제 1 형성예를 나타낸 단면도이다.
도 5는 도 4에 나타낸 X-X 선을 따른 단면의 일부를 확대하여 나타내고 있다. 도 5와 마찬가지로, CMOS 이미지 센서(11)가 형성되는 반도체칩은 다층 구조를 가지고 있고, 전원 배선(22) 위층에 절연층(23)을 개재하여 신호 전달 배선(18)이 형성되고, 게다가 절연층(24)을 개재하여 차광용 알루미늄 배선(21)이 형성되어 있다. 또한, 차광용 알루미늄 배선(21)의 상부에는, 흑색 등의 컬러 필터(25)가 배치되어 있다. 전원 배선(22)에는 이 반도체칩 내의 회로에서 공통으로 사용되는 전원 전압 VDD가 인가되고 있다. 이 전원 배선(22)은 예를 들면 행방향(도면 중에서는 좌우 방향)으로 향하여 배치되어 있다. 또한, 차광용 알루미늄 배선(21)은 이들 회로 내의 GND 전위가 된다.
여기에서, 도면 중의 영역(17)은 각 열의 앰프/노이즈 제거 회로(14)가 형성된 영역이 된다. 즉, 도 5에 나타낸 영역에서는, 예로서, 화상 신호를 열 방향으로 전달하는 신호 전달 배선(18)이 각 열의 앰프/노이즈 제거 회로(14) 내에 1개씩 형성되어 있다.
또한, 도 5에서의 신호 전달 배선(18)은 도 3에 나타낸 앰프/노이즈 제거 회로(14)의 회로 구성 중, 행 선택 트랜지스터(M4)의 소스 전극과 샘플 홀드용 스위치(14a)를 접속하는 열 선택 신호선(L4)의 일부, 샘플 홀드용 스위치(14a)와 샘플 홀드용 용량(C1) 및 앰프(14d)를 각각 접속하는 배선, 샘플 홀드용 용량(C1)과 기준 전압원(14c)을 접속하는 배선, 앰프(14d)와 CDS 용량(C2)을 접속하는 배선, CDS 용량(C2)과 앰프(14e)를 접속하는 배선, 및, 앰프(14e)와 열 선택 트랜지스터(M1)를 접속하는 배선의 일부 중 어느 하나에 상당한다.
고정 전위 배선(16)은 각 열의 신호 전달 배선(18)의 사이에 동일한 배선층 내에 형성된다. 이 고정 전위 배선(16)은 인접하는 신호 전달 배선(18)과 평행하게 되도록 열방향을 향하여 배치된다. 또한, 각 고정 전위 배선(16)은 컨택트홀(16a)에 의해서 차광용 알루미늄 배선(21)과 접속되고, GND 전위로 보관 유지되어 있다.
이상의 구성에 의해, 인접하는 신호 전달 배선(18)은 고정 전위 배선(16)에 의해서 전기적으로 실드되기 때문에, 각 신호 전달 배선(18)을 전달되는 화상 신호가 서로 간섭하는 것이 방지된다. 따라서, CM0S 이미지 센서(11)의 소비 전력을 증대시키지 않고, 또한 CM0S 이미지 센서(11) 내의 예를 들면 용량 소자 등을 변경하지 않고 선명한 촬상 화상을 얻는 것이 가능해진다.
또한, 각 고정 전위 배선(16)을 일정 전위로 유지하기 위해서, GND 전위인 차광용 알루미늄 배선(21)을 이용하여, 고정 전위 배선(16)과 차광용 알루미늄 배선(21)을 컨택트홀(16a)에 의해서 접속함으로써, 반도체칩의 적층 구조를 바꾸지 않고, 고정 전위 배선(16)에 일정 전위를 부가하는 것이 가능해진다. 따라서, 고정 전위 배선(16)의 형성에 의한 제조 비용의 상승을 억제할 수 있는 동시에, 반도체칩의 용적의 증가를 최소한으로 막을 수 있다.
그런데, 각 열의 앰프/노이즈 제거 회로(14)에는 상술한 바와 같이 CDS 회로가 포함되지만, 각 열의 CDS 회로의 간격이 좁아진 경우에는, CDS 회로 내에 설치된 용량 소자의 주위의 배선에서, 화상 신호에 대한 간섭의 영향이 특히 커진다. 여기에서, 도 3에 나타낸 앰프/노이즈 제거 회로(14)의 회로 구성을 참조하면, 샘플 홀드용 용량(C1) 및 CDS 용량(C2)의 각 용량 소자의 양단에 접속되어 있는 배선이, 열방향을 향하여 형성되는 경우가 있을 수 있다. 따라서, 이러한 영역에서, 각 열의 배선 사이에 고정 전위 배선(16)을 형성하는 것이 바람직하고, 이 경우에 인접하는 화소 사이의 신호의 간섭을 방지하는 효과가 가장 크게 나타난다.
또한, 도 5의 예에서는, 각 열의 앰프/노이즈 제거 회로(14)의 영역(17) 내에서, 열방향으로 향하는 신호 전달 배선(18)이 1개씩 배치되어 있는 경우에 대하여 나타냈지만, 예를 들면, 각 영역(17) 내의 동일 배선층에 복수의 신호 전달 배선(18)이 병렬로 설치된 경우에도, 마찬가지로 각 영역(17)의 사이의 동일 배선층에 고정 전위 배선(16)을 형성하면 좋다. 또한, 이 경우에는 병렬로 설치된 각 신호 전달 배선(18)의 사이에도 고정 전위 배선(16)을 더 형성해도 좋다.
또한, 도 5의 예에서는, 고정 전위 배선(16)을 일정 전위로 하기 위해서, GND 전위로 되어 있는 차광용 알루미늄 배선(21)을 이용했지만, 도 5의 예와 같이 고정 전위 배선(16)과 근접한 위치에 전원 배선(22)이 형성되어 있는 경우에는, 고정 전위 배선(16)을 전원 배선(22)과 접속하여 일정 전위를 얻도록 해도 좋다.
도 6은 고정 전위 배선의 제 2 형성예를 나타낸 단면도이다.
도 6에서는 도 5와 마찬가지로 앰프/노이즈 제거 회로(14)가 형성된 영역(37)의 주위에서의 반도체칩의 단면의 일부를 나타내고 있다. 이 반도체칩의 적층 구조는 도 5의 경우와 마찬가지로 하층으로부터 전원 배선(42), 절연층(43 및 44), 차광용 알루미늄 배선(41)이 형성되어 있다. 또한, 상부에는 흑색의 컬러 필터(45)가 배치되어 있다.
각 열의 앰프/노이즈 제거 회로(14)의 영역(37)에서는 절연층(43 및 44)의 사이에 신호 전달 배선(38)이 형성되어 있다. 또한, 각 열의 영역(37) 내에서 동일 배선층에 신호 전달 배선(38)이 2개씩 평행하게 형성되어 있다.
이러한 신호 전달 배선(38)의 배치에 대하여, 고정 전위 배선(36)은 각 열의 앰프/노이즈 제거 회로(14)의 영역(37)의 사이뿐만 아니라, 각 영역(37) 내에서 병렬로 설치된 신호 전달 배선(38)의 사이에도 형성되어 있다. 이에 의해, 각 열 사이의 화상 신호의 간섭뿐만 아니라, 각 열의 앰프/노이즈 제거 회로(14) 내의 배선사이에서의 화상 신호의 간섭을 방지할 수 있고, 보다 고화질의 촬상 화상을 얻는 것이 가능해진다.
또한, 도 6에서는 각 고정 전위 배선(36)을 컨택트홀(36a)에 의해 전원 배선(42)에 접속하여, 일정 전위로서 전원 전압 VDD를 얻고 있다. 전원 전압 VDD는 이 반도체칩 내에서 공통으로 사용되는 전압이기 때문에, 앰프/노이즈 제거 회로(14)가 형성되는 영역(37)에 근접한 위치에도, 전원 배선(42)이 형성되어 있는 경우가 많다. 이러한 경우에는, 전원 배선(42)과 고정 전위 배선(36)을 컨택트홀(36a)을 이용하여 접속함으로써, 도 5의 예와 마찬가지로 반도체칩의 적층구조를 바꾸지 않고, 고정 전위 배선(36)에 일정 전위를 부가하는 것이 가능해진다.
또한, 이상의 도 5 및 도 6의 예에서는, 앰프/노이즈 제거 회로(14)의 형성 영역에서, 신호 전달 배선이 1개의 배선층만에 형성된 경우를 나타냈지만, 실제로는 복수의 배선층에 걸쳐서 형성된 영역이 존재하는 경우가 많다. 이 경우에는, 각 배선층에서의 신호 전달 배선의 형성 위치에 대응하도록 이 신호 전달 배선과 평행하게 고정 전위 배선을 형성한다.
또한, 상술한 도 5 및 도 6의 예에서, 고정 전위 배선(16 및 36)에 각각 접속한 차광용 알루미늄 배선(21)이나 전원 배선(42)은 반도체칩 내에 공통으로 사용되는 전압 공급 배선이기 때문에, 반도체칩 내의 상태에 따라 변동하는 경우가 있다. 이 경우, 이들의 배선에서의 전위의 변동에 수반하여, 고정 전위 배선(16 및 36)의 전위도 변동해 버리기 때문에, 그 전위의 변동이 인접하는 신호 전달 배선(18 및 38)에 영향을 주어, 전달되는 화상 신호에 노이즈가 발생하는 경우가 고려된다.
이러한 고정 전위 배선(16 및 36)의 전위 변동을 방지하기 위해서는, 예를 들면, 반도체칩에 설치된 배선 패드에서 분리된 독립한 전용 배선보다, 고정 전위 배선(16 및 36)에 일정 전압을 공급하게 하면 좋다. 또는, 반도체칩의 외부에 설치된 독립한 전압 공급원으로부터 고정 전위 배선(16 및 36)에 일정 전압을 공급하게 해도 좋다. 이 경우, 예를 들면 앰프/노이즈 제거 회로(14) 내에 공급되는 기준 전압 VREF를 고정 전위 배선(16 및 36)에도 공급하게 해도 좋다.
(부기 1) 매트릭스 형상으로 배치된 각 화소 영역에서 감지된 화상 신호를 X-Y 어드레스의 지정에 기초하여 순차로 출력함으로써 화상을 촬상하는 CM0S 이미지 센서에 있어서,
입사광을 광전 변환하는 광전 변환 소자를 구비하여 1화소 분의 상기 화상 신호를 각각 출력하는 매트릭스 형상으로 배치된 복수의 화소 회로와,
상기 화소 회로의 수평 방향으로의 배치 수만큼 병렬로 설치되고, 수직 방향으로 배치된 상기 화소 회로의 모두에 접속되고, 접속된 상기 각 화소 회로로부터의 상기 화상 신호에 대하여 소정의 신호 처리를 행하는 복수의 신호 처리 회로와,
상기 복수의 신호 처리 회로로부터의 상기 화상 신호를 순차로 전환하여 출력하는 수평 주사 회로와,
병렬로 설치된 상기 복수의 신호 처리 회로의 사이에 평행하게 설치된 고정 전위 배선을 갖는 것을 특징으로 하는 CM0S 이미지 센서.
(부기 2) 상기 고정 전위 배선은 상기 신호 처리 회로 내에서 상기 화상 신호가 전달되는 신호 전달 배선이 형성된 배선층과 항상 동일한 층에 형성되는 것을 특징으로 하는 부기 1에 기재된 CM0S 이미지 센서.
(부기 3) 상기 각 신호 처리 회로의 내부에서, 상기 신호 전달 배선이 동일한 상기 배선층에 평행하게 배치되어 있는 경우에는, 상기 신호 전달 배선의 사이에 상기 고정 전위 배선이 더 설치되는 것을 특징으로 하는 부기 1에 기재된 CM0S 이미지 센서.
(부기 4) 상기 고정 전위 배선은 GND 전위로 되는 것을 특징으로 하는 부기1에 기재된 CM0S 이미지 센서.
(부기 5) 상기 복수의 화소 회로의 배치 부분만 개구하고, 그 이외의 부분으로의 상기 입사광의 조사를 방지하는 차광용 배선이 더 설치되어 있는 경우, 상기 고정 전위 배선은 상기 차광용 배선에 접속되는 것을 특징으로 하는 부기 1에 기재된 CM0S 이미지 센서.
(부기 6) 상기 차광용 배선은 GND 전위로 되는 것을 특징으로 하는 부기 5에 기재된 CMOS 이미지 센서.
(부기 7) 상기 각 화소 회로 및 상기 수평 주사 회로에서 공통으로 사용되는 공통 전원 전압이 공급되고 있는 경우, 상기 고정 전위 배선은 상기 공통 전원 전압이 되는 것을 특징으로 하는 부기 1에 기재된 CM0S 이미지 센서.
(부기 8) 상기 고정 전위 배선은 형성된 반도체칩 내에 탑재된 배선 패드부에서 분리되는 독립한 전압 공급 배선에 의해 전압의 공급을 받는 것을 특징으로 하는 부기 1에 기재된 CM0S 이미지 센서.
(부기 9) 상기 고정 전위 배선은 형성된 반도체칩의 외부에 배치된 독립한 전압 공급원으로부터 전압의 공급을 받는 것을 특징으로 하는 부기 1에 기재된 CM0S 이미지 센서.
(부기 10) 상기 각 신호 처리 회로는 상관 이중 샘플링 회로를 포함하는 것을 특징으로 하는 부기 1에 기재된 CM0S 이미지 센서.
(부기 11) 상기 각 상관 이중 샘플링 회로가 상기 접속된 각 화소 회로로부터의 상기 화상 신호를 샘플링하기 위한 용량 소자를 구비하는 경우, 상기 고정 전위 배선은 상기 용량 소자의 양단에 접속된 상기 신호 전달 배선과 평행하게 설치되는 것을 특징으로 하는 부기 10에 기재된 CM0S 이미지 센서.
(부기 12) 상기 상관 이중 샘플링 회로가 전용의 기준 전압의 공급을 받고 있는 경우, 상기 고정 전위 배선은 상기 기준 전압이 되는 것을 특징으로 하는 부기 10에 기재된 CM0S 이미지 센서.
이상 설명한 바와 같이, 본 발명의 CM0S 이미지 센서에서는, 서로 병렬로 설치되는 신호 처리 회로의 사이에 고정 전위 배선이 평행하게 설치되기 때문에, 인접하는 신호 처리 회로의 사이가 고정 전위 배선에 의해서 전기적으로 실드된다. 이에 의해, 인접하는 신호 처리 회로에서 전달되는 화상 신호가 서로 간섭되는 것이 방지되어 소비 전력이 증가되지 않으며, 또한 회로 내의 소자를 변경하지 않고 선명한 화상을 촬상하는 것이 가능해진다.
Claims (10)
- 매트릭스 형상으로 배치된 각 화소 영역에서 감지된 화상 신호를 X-Y 어드레스의 지정에 기초하여 순차로 출력함으로써 화상을 촬상하는 CM0S 이미지 센서에 있어서,입사광을 광전 변환하는 광전 변환 소자를 구비하여 1화소 분의 상기 화상 신호를 각각 출력하는, 매트릭스 형상으로 배치된 복수의 화소 회로와,상기 화소 회로의 수평 방향으로의 배치 수만큼 병렬로 설치되고, 수직 방향으로 배치된 상기 화소 회로의 모두에 접속되고, 접속된 상기 각 화소 회로로부터의 상기 화상 신호에 대하여 소정의 신호 처리를 행하는 복수의 신호 처리 회로와,상기 복수의 신호 처리 회로로부터의 상기 화상 신호를 순차로 전환하여 출력하는 수평 주사 회로와,병렬로 설치된 상기 복수의 신호 처리 회로의 사이에 평행하게 설치된 고정 전위 배선을 가지는 것을 특징으로 하는 CM0S 이미지 센서.
- 제 1 항에 있어서,상기 고정 전위 배선은 상기 신호 처리 회로 내에서 상기 화상 신호가 전달되는 신호 전달 배선이 형성된 배선층과 항상 동일한 층에 형성되는 것을 특징으로 하는 CM0S 이미지 센서.
- 제 1 항에 있어서,상기 각 신호 처리 회로의 내부에서 상기 신호 전달 배선이 동일한 상기 배선층에 평행하게 배치되어 있는 경우에는, 상기 신호 전달 배선의 사이에 상기 고정 전위 배선이 더 설치되는 것을 특징으로 하는 CM0S 이미지 센서.
- 제 1 항에 있어서,상기 고정 전위 배선은 GND 전위로 되는 것을 특징으로 하는 CM0S 이미지 센서.
- 제 1 항에 있어서,상기 복수의 화소 회로의 배치 부분만 개구하고, 그 이외의 부분으로의 상기 입사광의 조사를 방지하는 차광용 배선이 더 설치되어 있는 경우, 상기 고정 전위 배선은 상기 차광용 배선에 접속되는 것을 특징으로 하는 CMOS 이미지 센서.
- 제 5 항에 있어서,상기 차광용 배선은 GND 전위로 되어 있는 것을 특징으로 하는 CMOS 이미지 센서.
- 제 1 항에 있어서,상기 각 화소 회로 및 상기 수평 주사 회로에서 공통으로 사용되는 공통 전원 전압이 공급되고 있는 경우, 상기 고정 전위 배선은 상기 공통 전원 전압이 되는 것을 특징으로 하는 CM0S 이미지 센서.
- 제 1 항에 있어서,상기 각 신호 처리 회로는 상관 이중 샘플링 회로를 포함하는 것을 특징으로 하는 CM0S 이미지 센서.
- 제 8 항에 있어서,상기 각 상관 이중 샘플링 회로가, 접속된 상기 각 화소 회로로부터의 상기 화상 신호를 샘플링하기 위한 용량 소자를 구비하는 경우, 상기 고정 전위 배선은 상기 용량 소자의 양단에 접속된 상기 신호 전달 배선과 평행하게 설치되는 것을 특징으로 하는 CMOS 이미지 센서.
- 제 8 항에 있어서,상기 상관 이중 샘플링 회로가 전용 기준 전압의 공급을 받고 있는 경우, 상기 고정 전위 배선은 상기 기준 전압이 되는 것을 특징으로 하는 CMOS 이미지 센서.
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