KR20030065345A - 저유전율을 갖는 층간 절연막 형성 방법 - Google Patents

저유전율을 갖는 층간 절연막 형성 방법 Download PDF

Info

Publication number
KR20030065345A
KR20030065345A KR10-2003-0004801A KR20030004801A KR20030065345A KR 20030065345 A KR20030065345 A KR 20030065345A KR 20030004801 A KR20030004801 A KR 20030004801A KR 20030065345 A KR20030065345 A KR 20030065345A
Authority
KR
South Korea
Prior art keywords
gas
flow rate
oxidizing gas
dielectric constant
film
Prior art date
Application number
KR10-2003-0004801A
Other languages
English (en)
Inventor
노부오 마츠키
요시노리 모리사다
아쯔키 후카자와
마나부 카토
Original Assignee
에이에스엠 저펜 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이에스엠 저펜 가부시기가이샤 filed Critical 에이에스엠 저펜 가부시기가이샤
Publication of KR20030065345A publication Critical patent/KR20030065345A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40Oxides
    • C23C16/401Oxides containing silicon

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본 발명은, 반도체 기판에 절연막을 형성하는 방법에 관한 것이다. 본 발명의 절연막 형성 방법은, 적어도 Si, C 및 H로 구성된 화합물을 포함하는 소스 가스를 쳄버에 인입하는 단계와; 상기 소스 가스와 함께 반응 가스를 형성하는 산화 가스를 펄스 형식으로 상기 쳄버에 인입하는 단계와; 상기 반응 가스에 의한 플라즈마 처리에 의해 반도체 기판에 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 플라즈마 처리는 플라즈마 CVD 공정일 수 있다.

Description

저유전율을 갖는 층간 절연막 형성 방법{Method for Forming Low Dielectric Constant Interlayer Insulation Film}
최근 반도체 장치의 고집적화에 대한 필요성이 증가하고 있기 때문에, 다층 배선 기술이 주목받고 있다. 그러나, 이러한 다층 구조에서는 각각의 배선들 사이의 커패시턴스가 고속 동작을 방해한다. 상기의 커패시턴스를 감소시키기 위해서는 절연막의 유전율(상대적 유전율)을 감소시키는 것이 필요하다. 그러므로, 상대적으로 낮은 유전율을 갖는 다양한 재료들이 절연막용으로 개발되어 왔다.
하기의 표에서 보는 바와 같이, 관련 장치에 사용되는 층간 절연막은 작은 장치 노드(device node)와 함께, 낮은 유전율 값(Low-k)을 필요로 한다.
적용 시간 장치 노드 k 값
2001 130㎚ 3.0~3.6
2003 100㎚ 3.0~3.6
2005 80㎚ 2.6~3.1
2007 65㎚ 2.3~2.7
대략 유전율 2.7을 갖는 Low-k막에 있어서, CVD 기법, 도장 방법 등과 같은 다양한 증착 방법이 제안되고 있기 때문에, 양질의 Low-k 증착이 최근 몇 년 사이에 가능하게 되었다. 그 결과, 0.10 ~ 0.13㎛의 장치 노드를 갖는 대량 생산된 장치에 막을 적용하는 것이 막 시작되었다. 차세대 고속 장치를 위해, 대략 k=2.5 이하의 더욱 더 낮은 유전율을 갖는 Low-k 막이 필요하게 될 것이다. 나아가, 장치 제조를 위해, Low-k 막의 위, 중간 또는 저면에 고유전율을 갖는 상대적으로 단단한 강질층(hard layer)을 결합시킴으로써 장치의 신뢰도 향상을 꾀하게 될 것이다. 이러한 방식으로 강질층이 결합된다면 유전율은 증가하게 되므로, 가능한 한 많은 종류의 저유전율을 갖는 Low-k 막이 필요하다.
본 발명은 플라즈마 CVD 기법에 의해 저유전율막을 형성하도록 해 준다. 차세대 고집적 반도체 요소의 절연막으로 이러한 저유전율막을 사용함으로써, 배선용량에 기인하는 지연(delay)은 감소시킬 수 있고, 반도체 요소의 수행 속도는 실질적으로 증가시킬 수 있다.
본 발명 및 종래 기술을 능가하는 장점을 요약하기 위해, 본 발명의 어떤 목적 및 장점을 상기에서 기술되었다. 물론, 이러한 목적 및 장점은 본 발명의 특정 실시예에 대응하여 달성되어야 하는 것이 아님을 이해하여야 한다. 그러므로, 예를 들어, 당업자는 여기서 지시 또는 암시된 다른 목적 및 장점을 달성하고자 할 필요없이 하나의 장점 및 다수의 장점을 달성하거나 최적화하는 어떠한 방법으로든 본 발명이 구체화되거나 수행될 수 있음을 인식할 것이다.
본 발명의 다른 측면, 양상 및 장점은 하기의 바람직한 실시예에 대한 상세한 설명으로 명백해질 것이다.
도 1은 절연막 형성에 사용되는 플라즈마 CVD 장치를 보여주는 개략도,
도 2는 비펄스화 산화 가스 유량과 절연막의 k 값 사이의 관계를 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호의 설명
1 : 상부 전극 2 : 하부 전극
3 : 기판 4 : 반응 쳄버
5 : 출구 포트 6 : 입구 포트
7 : 반응 지역
상기 목적은, 본 발명에 따라, 반도체 기판에 절연막을 형성하는 방법에 있어서, 적어도 Si, C 및 H로 구성된 화합물을 포함하는 소스 가스를 쳄버에 인입하는 단계와; 상기 소스 가스와 함께 반응 가스를 형성하게 되는 산화 가스를 펄스 형식으로 상기 쳄버에 인입하는 단계와; 상기 반응 가스에 의한 플라즈마 처리에 의해 반도체 기판에 절연막을 형성하는 단계를 포함하는 것에 의해 달성된다.
여기서, 상기 플라즈마 처리는 플라즈마 CVD 공정일 수 있다. 상기 플라즈마 CVD 공정은 플라즈마 강화 CVD(PECVD) 공정과, 반응 지역과 막형성 지역이 상이한 원거리 플라즈마 처리를 포함한다. 적절한 CVD 공정은 어느 것이나 채용될 수 있다.
산화 가스 유량의 증가는 반응 지역에서의 반응성 및 반응 지역에 형성되는 조각의 크기를 증가시키는데, 이것은 얻어진 막이 축적된 조각들 사이에 간극 또는 기공을 포함하게 되기 때문에, 유전율 값을 낮추게 된다. 이로부터, 산화 가스 유량이 증가되면, 반응 지역에서 형성되는 조각의 크기가 증가되고, 막의 간극율(vacancy rate) 또는 다공성(porosity)이 증가하며, 유전율은 감소한다는 것이 추론된다. 그러나, 산화 가스의 유량을 증가시키더라도 k 값은 대략 2.45까지 감소되면 한계에 이르게 된다. 산소량을 더 증가시키면, 반응 지역에서 먼지가 생성되어 양질의 막을 얻을 수 없게 되고, 이러한 막들은 알맞은 유전율을 가질 수 없게 된다. 나아가, 플라즈마는 불안정하게 되어, 안정된 반응은 유지될 수 없게 된다. 본 발명에서는, 놀랍게도, 펄스 형식으로 산화 가스를 인입함으로써, 상기의 문제점을 해소할 수 있다.
실시예에서, 상기 혼합물은 SixCyOzHa(a,x,y 및 z는 임의의 정수)인 유기 실리콘인 것이 바람직하다. 상기 소스 가스는 실리콘 함유 가스와, 예를 들어, 실리콘 함유 가스의 절반보다 적은 H 및 Ar 과 같은 광학적으로 불활성인 가스를 포함한다. 산화 가스는 막 형성 반응에 따라, 불활성 가스 또는 환원 가스를 더 포함하는 부가적인 가스에 포함될 수 있다.
막 형성 반응에 따라, 한 주기의 지속 시간이 1㎳ 내지 20s의 주기를 포함하여 상기보다 길거나 짧을 수도 있으나, 상기 산화 가스는 5㎳ 내지 10s의 주기로 쳄버에 인입될 수 있다. 펄스 주기는 막 형성 과정 중에 예를 들어, 10, 100,1,000번을 포함하여 2 ~ 10,000번 등 복수 번 반복된다. 실시예에서, 상기 산화 가스는 100㎳ 내지 5s의 주기로 쳄버에 인입된다. 상기 산화 가스는 O2, N2O 또는 CO2, H2O; 1,3,5-트리옥산(1,3,5-trioxan)과 같은 화학식 (CH2O)n을 갖는 고리모양 유기 화합물; 또는 에탄올(ethanol), 메탄올(methanol), n-프로파놀(n-propanol), i-프로파놀(i-propanol)과 같이 화학식 CxH2x+1OH(x는 임의의 정수)를 갖는 알카놀 화합물(alkanol compound);을 포함하여, 산화제로 작용할 수 있는 종류의 가스일 수 있다. 여기서, 알카놀 자체는 환원제로 취급되지만, 막 형성을 위해 유기 실리콘 가스와 혼합될 때에는, 소스 가스 산화 반응을 일으킨다. 그러므로, 알카놀은 산화제로 기능한다. 이용가능한 산화제는 상기에 한정되지 않으며, 이들 중 하나 또는 이들의 조합으로 사용될 수 있다.
실시예에서, 상기 펄스 형식으로 산화가스를 인입하는 단계는, (ⅰ) 기본 유량을 갖는 상기 소스 가스와 기본 유량의 50% 이상의 유량을 갖는 산화 가스를 포함하는 제 1 반응 가스와, (ⅱ) 기본 유량을 갖는 상기 소스 가스와 기본 유량의 50% 이하 또는 0%의 유량을 갖는 산화 가스를 포함하는 제 2 반응 가스를 교대로 인입함으로써 달성될 수 있다. 상기 산화 가스의 전체 유량이 상기 소스 가스의 유량보다 적을 수 있고, 또는 실시예에서는, 상기 소스 가스의 50%보다 적을 수 있다.
본 발명에서, 상기 산화 가스의 펄스와 유량은 상기 절연막의 유전율이 2.45 이하로 조정되도록 선택될 수 있다.
마이크로파 출력이 실시예에서는 사용될 수 있으나, 플라즈마는 RF 출력에 의해 형성될 수 있다. 나아가, RF 출력이 사용될 때, RF 출력의 강도는 상기 산화 가스의 펄스 유량에 동기화된 주기로 펄스화될 수 있는데, 이로써, 저유전율막을 효과적으로 형성시킬 수 있다. 실시예에서, RF 출력의 강도는 상기 산화 가스 유량이 클 때보다 작을 때에 주기가 더 높다. 실시예에서, 산화 가스 유량의 펄스에 무관하게, RF 출력의 강도는 1㎳ 이상의 주기로 펄스화될 수 있다.
또한, 상기 절연막의 형성은 상기 반응 가스가 통과하는 샤워판(shower plate)의 온도를 150℃ 이상으로 유지하면서 수행될 수 있다.
막의 종류나 용도에 한정되어서는 안되지만, 실시예에서, 상기 절연막은 10㎚ 이상의 두께를 갖는 덮개층(cap layer)일 수 있다.
이하, 첨부도면을 참조하여 본 발명을 상세하게 설명한다.
실시예에서, 본 발명은 산화 가스를 펄스 주기로 인입하는 것을 특징으로 한다.
이러한 특징은 산화 가스로 실리콘 가스를 이용하여 low-k막을 형성하는 어떠한 방법에도 적용가능하고 효과적이다.
본 발명이 적용되는 제조 공정은 한정적이지 않다. 예를 들어, 본 발명은 반응 가스의 체류 시간을 제어하여 low-k 폴리실록시안 폴리머 막(polysiloxian polymer film)을 형성하는 방법에도 적용가능하다. 이러한 방법의 한 예는 2001년 4월 6일에 출원된 U.S.특허출원 제 09/827,616호에 개시되어 있다. 이 출원에 개시된 것은 온전히 참조로서 여기에 결합된다.
본 발명에서, 이용가능한 소스 가스의 종류는 상기 U.S.특허출원에 개시된 것에 한정되지 않으며, 다양한 소스 가스 중에서 선택될 수 있다. 예를 들어, SixOx-1R2x-y+1(OCnH2n+1)y(여기서, x는 1-3인 정수, y는 0,1, 또는 2, n은 1-3인 정수, R은 Si에 결합된 C1-6의 탄화수소(hydrocarbon)) 및 SixOx-1R2x+1(여기서, x는 1-3인 정수, R은 Si에 결합된 C1-6의 탄화수소(hydrocarbon))과 같은 유기 실리콘 가스가 이용가능하다.
이용가능한 소스 가스는 Si(CH3)3-O-Si(CH3)3및 Si(CH3)3-O-Si(CH3)-O-Si(CH3)3를 포함할 수 있다.
이용가능한 소스 가스는 SiHn(CH3)4-n, Si(CH3)4, Si(CH3)3및 SiH4를 더 포함할 수 있다.
또한, 2002년 9월 24일에 등록발행된 U.S.특허 제 6,455,445호, 2002년 3월 5일에 등록발행된 U.S.특허 제 6,352,945호, 2002년 5월 7일에 등록발행된 U.S.특허 제 6,383,955호, 2002년 6월 25일에 등록발행된 U.S.특허 제 6,410,463호 및 2002년 8월 13일에 등록발행된 U.S.특허 제 6,432,846호는 본 발명에 이용가능한 소스 가스를 개시하고 있다. 이 출원들에 개시된 것은 온전히 참조로서 여기에 결합된다.
실시예에서 본 발명의 목적은 low-k 막을 형성하는 것이고, 유기 실리콘 가스뿐만 아니라 SiH4와 같은 실리콘 가스를 사용하여, 펄스 주기로 산화 가스를 인입시킴으로써, 다공성 구조를 가지는 막을 효과적으로 형성시킨다.
나아가, 본 발명에서는, 상부 전극과 하부 전극 사이에 중간 전극을 배치한 장치를 포함하여 적절한 CVD 장치 어느 것이라도 사용될 수 있다. 예를 들어, 본 발명은 2000년 11월 24일자로 출원된 U.S. 특허출원 제 09/851,809호에 개시된 장치 및 방법에 적용될 수 있다. 이 출원에 개시된 것은 온전히 참조로서 여기에 결합된다.
펄스 주기로 산화 가스를 인입시킴으로써, 인입된 산화 가스의 총량은 증가된다. 즉, 산화 가스 유량이 증가되면, 반응성 증가로 인해 플라즈마의 불안정을 야기시킬 수 있는 먼지(nano-particles)가 증가된다. 펄스 주기로 산화 가스를 인입시킴으로써, 먼지의 형성을 억제하거나 먼지를 일정 크기에서 성장을 중지시키는 한편, 산화 가스 유량을 증가시키는 것이 가능하다.
산화 가스의 주기적 인입은 인입된 산화 가스량에 무관하게, 나노 입자의 성장을 억제시키는 것에 의해 플라즈마를 안정화시키는 데 효과적이다. 펄스 주기로 산화 가스를 인입함으로써, 비록 산화 가스의 유량이 적을 때에도, low-k 막은 산화 가스의 일정량 인입 때에 비해 더 효과적이고 안정적으로 형성될 수 있다. 산화 가스의 저유량 단계에서 반응성은 감소되고, 반면 산화 가스의 고유량 단계에서는 나노 입자(먼지)의 성장은 억제되고 플라즈마는 안정화되므로 반응성은 증가하여, 양질의 low-k 막이 형성될 수 있다.
산화 가스는 다음을 포함하는 펄스 주기로 인입될 수 있다.
고유량 단계에서 산화 가스의 유량은 저유량 단계보다 어느 정도 유량이 많다.
예를 들어, 산화 가스 고유량 단계에서, 산화 가스 유량은 대략 실리콘 가스 유량의 50% 이상, 바람직하게는 50% ~ 300%(100% ~ 200%를 포함)이다. 실시예에서, 이것은 대략 산화 가스 50sccm ~ 500sccm(100sccm ~ 300sccm을 포함)일 수 있다.
산화 가스 저유량 단계에서, 산화 가스 유량은 대략 실리콘 가스 유량의 50% 이하, 바람직하게는 0% ~ 50%(10% ~ 30%를 포함)이다. 실시예에서, 이것은 대략 산화 가스 0sccm ~ 100sccm(10sccm ~ 50sccm을 포함)일 수 있다.
고유량 및 저유량의 한 주기는 대략 10㎳ ~ 10s로 설정되고, 바람직하게는 0.05s ~ 5s(0.1s ~ 1s)이다.
상기 주기는 온-오프 펄스(예를 들어, 디지털 펄스), 싸인파(예를 들어, 아날로그 펄스) 또는 다른 종류의 파일 수 있다.
산화 가스의 주기적 인입은 산화 가스가 인입되는 동안 계속해서 또는 산화 가스 유량이 플라즈마를 불안정하게 만들 수 있는 일정 수준(예를 들어, 실리콘 가스의 50% 이상)을 초과한 후에만 수행될 수 있다.
산화 가스는 O2, N20, 또는 플라즈마 반응에 의한 중합 반응 동안 산화 반응을 야기시킬 수 있는 다른 종류의 가스일 수 있다.
반응 가스는 실리콘 가스와 산화 가스를 포함할 수 있는데, 적절하기만 하다면, He, Ar 및 Kr과 같은 불활성 가스일 수 있다. 이러한 가스 유량은 가스 컨트롤러에 의해 개별적으로 제어될 수 있다.
플라즈마의 반응 조건 및 장치는 상기 언급된 U.S. 특허출원에 개시된 것 중 어느 하나일 수 있다.
본 발명의 실시예는 도면 및 예를 참조하여 설명할 것이다. 그러나, 본 발명은 이 실시예에 한정되어서는 안된다.
장치 구성
도 1은 본 발명에서 이용가능한 용량 커플링 시스템(capacity-coupling system)을 이용하는 평행평판 타입(parallel-flat-plate type)의 CVD를 보여주는 도면이다.
두 쌍의 전도성 평판 전극(1,2)을 반응 쳄버(4) 내에서 서로 대향하도록 평행하게 배치하고, 한 편에는 27㎒ RF 출력(7)을 적용하고 다른 편은 그라운드시킴으로써, 두 쌍의 전극(1,2) 사이에서 플라즈마를 활성화시킨다. 기판(3)은 하부 전극(2) 상부에 배치한다. 온도 조절기는 하단(lower stage 2)에 설치되고, 하단에서 대략 400℃(다른 실시예에서는 400℃ ~ 450℃)의 일정 온도를 유지하게 한다. DM-DMOS(Dimethydimethoxysilane, Si(CH3)2(OCH3)2), He, Ar 및 Kr과 같은 불활성 가스 및 O2및 N2O 와 같은 산화 가스는 혼합되어 반응 가스로서 사용된다. 이러한 가스의 유량은 유량 조절기(미도시)에 의해 미리 설정된 유량으로 각기 조절된다. 이 가스들은 혼합되어, 상부 전극(샤워판)(1)의 최상단에 반응 가스를 제공하는 입구 포트(6)로 인입된다. 산화 가스의 유량에 있어서, 2 개의 단계, 즉, 실리콘 가스유량의 절반에서 대략 3배 정도로 미리 설정된 상대적으로 큰 유량(대략 50sccm ~ 500sccm) 및 실리콘 가스 유량의 0에서 대략 반 정도로 미리 설정된 상대적으로 적은 유량(대략 0sccm ~ 100sccm)은 대략 10㎳에서 10s의 주기로 펄스 제어에 의해 반복된다. 상부 전극(1)에는, 지름 대략 0.5㎜를 갖는 500 ~ 10,000개의 미세 기공이 형성되고(실시예에서는 3,000개의 미세 기공), 반응 가스는 상기 미세 기공들을 지나 반응 지역(7)으로 인입된다. 또한, 상부 전극(1)은 120℃ ~ 350℃의 범위에서 일정 온도를 유지한다. 상기 반응 가스의 반응을 촉진시키기 위해, 더 높은 온도가 바람직하다. 반응 지역(7) 내의 공기는 진공펌프를 이용하여 출구 포트(5)로 배출되고, 반응 지역의 압력은 대략 130㎩ ~ 2,000㎩(다른 실시예에서는 400㎩ ~ 1,000㎩) 정도의 미리 설정된 일정 압력으로 유지된다.
증착 반응
소스 가스인 DM-DMOS 및 O2를 반응 가스에 첨가함으로써, 2002년 4월 6일자로 출원된 U.S.특허출원 제 09/827,616호에서 기술된 바와 같이 대략 k=2.45의 막이 형성되었다.
비교를 위해, 본 발명에 따른 기술에 의해 일정 수준으로 RF 출력이 유지되는 플라즈마 CVD 장치를 이용하여 DM-DMOS에 첨가되는 산소량을 변경하면서, 형성된 막의 유전율 값을 측정하였다. 압력 620㎩, 상부 전극(샤워 판)의 온도 240℃, 서셉터(susceptor) 온도 400℃를 유지하고, 상기 샤워판 및 서셉터인 두 전극 사이의 간극을 24mm로 설정한 조건 하에서, 막을 형성하였다. 반응 지역에서는,140sccm의 DM-DMOS 와 80sccm의 He가 혼합되었다. 혼합 가스에 첨가되는 산소 유량을 0sccm ~ 70sccm까지 변화시키면서, 각 조건에서 형성된 막의 유전율 값을 측정하였다. 여기서, 27㎒ RF 출력 1000W를 적용하였다. 첨가된 산소가 0sccm일 때 k 값은 2.75였다. 유전율은 첨가된 산소 유량을 증가시키면 감소하였다. 산소를 70sccm까지 증가시키면, 유전율은 k=2.46(도 2)까지 감소하였다.
그러나, 산소 유량이 70sccm 이상으로 증가되면, 반응 지역에서 먼지가 생성되어 막에 축적되므로, 양질의 막을 얻을 수 없었다. 또한, 생성된 입자들은 안정된 플라즈마 상태를 붕괴시키므로; 증착이 계속해서 수행되지 못했다. 이러한 이유로, 산소의 유량을 더 이상 증가시키는 것은 불가능했고, 유전율을 2.45 이하로 낮추는 것도 불가능했다.
산소 유량의 증가는 반응 지역에서의 반응성 및 반응 지역에서 형성된 조각의 크기를 증가시키는데, 이것은 형성된 막이 축적된 조각 사이에 간극 또는 기공을 포함하기 때문에 유전율 값을 낮추게 되는 것으로 간주된다. 산소 유량이 증가될 때, 반응 지역에서 형성되는 조각의 크기는 증가하고, 막의 간극율 또는 다공성도 증가하며, 유전율은 감소한다는 것이 추론된다. 그러나, 대략 2.45까지 k 값을 낮추는 것이 이 방법에 있어서의 한계이다. 산소량을 이보다 더 많이 증가시키면, 반응 지역에서 먼지가 생성되어 양질의 막을 얻을 수 없게 되고, 이러한 막의 유전율은 측정할 수 없게 된다. 또한, 플라즈마는 불안정하게 되어 안정적인 반응을 계속 유지할 수 없게 된다.
본 발명은 산소를 펄스 형식으로 인입함으로써, 저유전율막을 형성할 수 있다. 비교예에서와 동일한 조건(압력: 620㎩, RF 출력(27㎒): 1000W, 및 DM-DMOS: 140sccm, He: 30sccm)을 이용하여, 산소는 0.5초동안 200sccm을 제공하고, 그 후 0.5초동안 20sccm을 제공하는 반복 단계 펄스 제어에 의해 인입된다. 이러한 제어 하에서, 산소의 평균 유량 110sccm은 일정하게 흐르게 된다. 비교예의 기술에 있어서는, 산소를 75sccm 이상의 량으로 인입하면, 플라즈마는 불안정하게 되어 안정된 증착을 유지할 수 없게 된다. 펄스 제어로 산소를 인입함으로써, 산소의 평균 유량이 110sccm로 인입될지라도, 안정된 증착을 유지할 수 있게 되어 k=2.35인 저유전율막을 얻게 된다.
실험결과
<공통 조건>
○ 반응장치 설정
상부 전극(샤워 판) 온도 : 240℃
서셉터 온도 : 400℃
샤워 판과 서셉터 사이의 간극 : 24㎜
○ 공정 조건
DM-DMOS : 140sccm
He : 30sccm
RF 출력 27㎒ : 1000W
압력 : 620㎩
막 형성 공정 시간 : 하기의 표 참조.
<비교예의 조건>
산소가 일정량으로 인입되고, 증착은 Si 기판 상에서 일어날 때 유전율 값을 측정하였다.
첨가산소유량 유전율 공정 시간
0sccm 2.75 245s
20sccm 2.62 60s
60sccm 2.50 19s
70sccm 2.46 17s
75sccm 이상 불안정한 플라즈마로 인해 증착 불가능 -
<펄스화된 O2공정>
0.5초동안 산소 180sccm을 제공하고, 그 후 0.5초동안 산소 20sccm을 제공하는 반복 단계 펄스 제어에 의해 산소를 인입함으로써, 저유전율막이 Si 기판 상에 형성될 때 유전율 값을 측정하였다. 이러한 제어 하에서, 산소는 평균 유량 100 sccm으로 일정하게 흐른다. 산소를 펄스 제어로 인입함으로써, 플라즈마는 안정된 상태를 유지하여 k=2.35인 저유전율막을 얻을 수 있었다.
또한, 종국에 가서 산소의 유입을 중단하고, DM-MOS 및 He만을 이용하여 50㎚ 의 보호막을 형성하여 흡습을 방지하는 것도 가능하다.
본 발명에서, 산화 가스는 펄스 형식으로 쳄버 내로 인입되고, 또한, RF 출력의 강도도 산화 가스의 펄스화된 유량에 동기화된 주기로 펄스화시킬 수 있다. 상기의 측면은 다양한 방법으로 달성될 수 있다. 예를 들어, 막 형성 공정은 순차적으로 연속 수행되는 다단계로 구성될 수 있다. 다른 단계에서, 산화 가스의 유량 및/또는 RF 출력의 강도는 다른 주기로 펄스화될 수 있다. 다른 실시예에서, 산화 가스의 유량 및/또는 RF 출력의 강도는 다른 단계에서 변경될 수 있다. 나아가, 다른 단계들은 적어도 하나의 펄스 수행 단계와 적어도 하나의 비펄스 수행 단계로 구성될 수 있다. 예를 들어, 공정은, 펄스 수행 단계인 제1단계와, 비펄스 수행 단계인 제2단계로 구성된다.
또한, 본 발명에서, 산화 가스가 펄스 형식으로 인입되는 쳄버는 반응 쳄버 그 자체일 필요는 없다. 쳄버는 기능적으로 정의된 적절한 반응 공간이면 되고, 물리적 구조에 의해 정의될 필요는 없다. 예를 들어, 반응 쳄버가 온도, 압력 및/또는 가스 유량에 따라 몇 개의 지역으로 분리되어 있다면, 플라즈마 반응이 일어나는 지역이 반응 공간이 될 것이다.
본 발명은 하기의 실시예를 포함하나, 이에 한정되지 않는 다양한 실시예로 구현될 수 있다.
1) 1㎳ 이상의 주기의 펄스 제어에 의해, 산화 가스는 반응 지역으로 인입되고 CVD 기법에 의해 k<3.0인 저유전율막이 형성된다.
2) 펄스 형태로 산화가스와 함께 적어도 Si, C 및 H 화학 원소를 포함하는 반응 가스를 인입함으로써, CVD 기법에 의해 저유전율막이 형성된다.
3) 산화 가스로 산소 또는 N2O를 사용하여 저유전율막을 형성하는 방법은 항목 2에서 사용했다.
4) 항목 3에 기술된 방법에 있어서, 용량 커플링 시스템을 이용하는 플라즈마 CVD 기법에 의해, 저유전율막을 형성한다.
5) 항목 4에 기술된 방법에 있어서, 적어도 하나의 SixCyOzHa(a,x,y,z 중 적어도 하나는 임의의 정수) 유기 실리콘 가스를 포함하는 반응 가스를 이용하여 저유전율막을 형성한다.
6) 저유전율막을 형성하는 방법은, 상기 항목 5에 기술된 유기 실리콘 가스로서 SiαOα-1R2α-β+1(OCHnH2n+1)(α는 1-3인 임의의 정수, β는 0,1, 또는 2, n은 1-3인 임의의 정수, R은 Si에 결합된 C1-6 탄화수소)를 사용한다.
7) 저유전율막을 형성하는 방법은, 상기 항목 5에 기술된 유기 실리콘 가스로서 SiαOα-1R2α+1(OCHnH2n+1)(α는 1-3인 임의의 정수, R은 Si에 결합된 C1-6 탄화수소)를 사용한다.
8) 저유전율막을 형성하는 방법은, 상기 항목 5에 기술된 유기 실리콘 가스로서 Si4O4(CH3)8또는 Si4O4(CH3)4H4를 사용한다.
9) 저유전율막을 형성하는 방법은, 상기 항목 6에 기술된 유기 실리콘 가스로서 DM-DMOS (Dimethydimethoxysilane) 또는 디메톡시테트라메틸디실록세인 (Dimethoxytetramethyldisiloxane)을 사용한다.
10) 저유전율막을 형성하는 방법은, 5㎳ ~ 10s의 주기로 산소를 인입한다.
11) 저유전율막을 형성하는 방법은, 100㎳ ~ 5s의 주기로 산소를 인입한다.
12) 산소 유량이 소스 가스로 유입되는 유기 실리콘 가스 유량의 절반 이상인 고유량 단계와, 산소 유량이 유기 실리콘 가스 유량의 절반 이하(0을 포함)인 저유량 단계로 구성된 주기로 주기적으로 첨가될 산소를 인입하고, 이 혼합 가스를 반응 가스로 사용함으로써 저유전율막을 형성하는 방법.
13) 유전율 k<2.45를 갖는 저유전율막을 형성하는 방법.
14) 산화 가스의 유량 변화와 동일한 주기로 RF 출력이 하이 상태와 로우 상태로 제어되는 저유전율막을 형성하는 방법.
15) 반응 지역에서 산화 가스의 집중이 증가하는 때에 RF 출력이 높아지고, 산화 가스의 집중이 감소하는 때에 RF 출력이 낮아지는 저유전율막을 형성하는 방법.
16) 반응 지역에 적용되는 RF 출력이 1㎳ 이상의 주기로 고출력 상태와 저출력 상태로 제어되는 저유전율막을 형성하는 방법.
17) 샤워판의 온도가 150℃ 이상으로 유지되는 것에 의해 저유전율막이 형성된다.
18) 저유전율막을 형성하는 방법은, 저유량 단계에서 사용되는 산화 가스 유량 또는 막 형성 종료시에 0을 포함하는 저유량의 산화 가스 유량 하에서, 10㎚ 이상의 덮개층을 형성하는 것에 의해 최종보호막을 형성한다.
또한, 본 발명에 의해 형성되는 박막은 소망하는 막 특성을 달성하기 위한 부가적인 처리의 대상이 될 수 있다. 예를 들어, 막 형성 완성시, 두께 50-100㎚이고 상대적으로 고밀도, 고유전율을 갖는 얇은 덮개층은, 막 형성 후 외부 환경에 노출될 때 발생하는 흡습 현상을 방지하기 위해 막 표면에 형성될 수 있다. 막 표면에 친수성을 제공하기 위해, 막 표면을 산화 가스 플라즈마에 노출시킴으로써 표면처리할 수 있다. 나아가, 막 표면에 전자 광선 (electron rays) 또는 UV광(UV light)을 방출하거나, 또는 막 표면을 플라즈마에 노출시킴으로써, 막의 강도를 향상시킬 수 있다.
당업자는 본 발명의 개념에서 출발한 많은 다양한 변형이 만들어질 수 있음을 이해할 것이다. 그러므로, 본 발명의 형식은 단지 설명하기 위한 것이고, 본 발명의 범위를 한정하고자 하는 것이 아님이 명백히 이해되어야 한다.
본 발명은 CVD 기법을 이용하여 실리콘 가스를 포함하는 가스에 산화 가스의 펄스 제어 유량을 인입함으로써, k < 2.40인 저유전율막을 형성할 수 있게 한다. 나아가, 산소를 제어하는 기존의 방법과 본 발명이 다름에도 불구하고, 대략 k=2.7 증착용 CVD Low-k 증착 장치는 용이하게 변형하여 본 발명에 사용될 수 있기 때문에, 본 발명은 기존의 장치에 적용될 수 있고, 제조 비용에 대한 자본 투자를 감소시킬 수 있게 한다. 본 발명에서, 산화 가스는 펄스 형식으로 인입되고, 막을 형성하는 재료가 되는 실리콘 함유 소스 가스와 반응 지역에서 혼합되어 반응을 일으킨다. 플라즈마 CVD 공정에서 산화 가스의 유량을 펄스 형식으로 제어함으로써, 소스 가스와 산화 가스로 구성되어 있는 반응 가스의 반응성을 효과적으로 제어하여, 저유전율막을 형성할 수 있다. 반응 지역에서의 반응 가스의 체류 시간 또는 SiαOα-1R2α-β+1(OCHnH2n+1) 가스와 같은 실리콘 함유 가스의 종류는 본 발명의 수행에 있어서필수적인 요소는 아니다. 그러나, 2002년 4월 6일자로 출원된 U.S 특허출원 제 09/827,616호에 개시된 바와 같이, 이러한 요인들은 제어될 수 있다. 실시예에서는 DM-DMOS(Dimethydimethoxysilane, Si(CH3)2(OCH3)2)와, 산화제로서 산소를 사용하여, 저유전율막을 형성한다. 이 출원에 개시된 것은 온전히 참조로서 여기에 결합된다.

Claims (16)

  1. 반도체 기판에 절연막을 형성하는 방법에 있어서,
    적어도 Si, C 및 H로 구성된 화합물을 포함하는 소스 가스를 쳄버에 인입하는 단계와;
    상기 소스 가스와 함께 반응 가스를 형성하는 산화 가스를 펄스 형식으로 상기 쳄버에 인입하는 단계와;
    상기 반응 가스에 의한 플라즈마 처리에 의해 반도체 기판에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  2. 제1항에 있어서,
    상기 플라즈마 처리는 플라즈마 CVD 공정인 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  3. 제1항에 있어서,
    상기 화합물은 SixCyOzHa(a,x,y 및 z는 임의의 정수)인 유기 실리콘인 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  4. 제1항에 있어서,
    상기 산화 가스는 5㎳ 내지 10s의 주기로 쳄버에 인입되는 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  5. 제1항에 있어서,
    상기 산화 가스는 100㎳ 내지 5s의 주기로 쳄버에 인입되는 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  6. 제1항에 있어서,
    상기 산화 가스는 O2또는 N2O인 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  7. 제1항에 있어서,
    상기 펄스 형식으로 산화 가스를 인입하는 단계는, (ⅰ) 기본 유량을 갖는 상기 소스 가스와 기본 유량의 50% 이상의 유량을 갖는 산화 가스를 포함하는 제 1 반응 가스와, (ⅱ) 기본 유량을 갖는 상기 소스 가스와 기본 유량의 50% 이하 또는 0%의 유량을 갖는 산화 가스를 포함하는 제 2 반응 가스를 교대로 인입함으로써 수행되는 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  8. 제1항에 있어서,
    상기 산화 가스의 전체 유량이 상기 소스 가스의 유량보다 적은 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  9. 제1항에 있어서,
    상기 소스 가스는 불활성 가스를 더 포함하는 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  10. 제1항에 있어서,
    상기 산화 가스의 펄스와 유량은 상기 절연막의 유전율이 2.45 이하로 조정되도록 선택되는 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  11. 제1항에 있어서,
    플라즈마는 RF 출력에 의해 형성되는 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  12. 제11항에 있어서,
    상기 RF 출력의 강도는 상기 산화 가스의 펄스 유량에 동기화된 주기로 펄스화되는 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  13. 제12항에 있어서,
    상기 RF 출력의 강도는 상기 산화 가스 유량이 클 때보다 작을 때에 주기가 더 높은 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  14. 제11항에 있어서,
    RF 출력의 강도는 1㎳ 이상의 주기로 펄스화되는 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  15. 제1항에 있어서,
    상기 절연막의 형성은 상기 반응 가스가 통과하는 샤워판의 온도를 150℃ 이상으로 유지하면서 수행되는 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
  16. 제1항에 있어서,
    상기 절연막은 10㎚ 이상의 두께를 갖는 덮개층인 것을 특징으로 하는 반도체 기판에 절연막을 형성하는 방법.
KR10-2003-0004801A 2002-01-29 2003-01-24 저유전율을 갖는 층간 절연막 형성 방법 KR20030065345A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US35271802P 2002-01-29 2002-01-29
US60/352,718 2002-01-29

Publications (1)

Publication Number Publication Date
KR20030065345A true KR20030065345A (ko) 2003-08-06

Family

ID=27623209

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0004801A KR20030065345A (ko) 2002-01-29 2003-01-24 저유전율을 갖는 층간 절연막 형성 방법

Country Status (4)

Country Link
US (1) US6759344B2 (ko)
EP (1) EP1336668A1 (ko)
JP (1) JP4180393B2 (ko)
KR (1) KR20030065345A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6998014B2 (en) * 2002-01-26 2006-02-14 Applied Materials, Inc. Apparatus and method for plasma assisted deposition
US6911391B2 (en) 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
JP4011376B2 (ja) * 2002-03-20 2007-11-21 日本エー・エス・エム株式会社 層間絶縁膜の形成方法
US6669823B1 (en) 2002-06-17 2003-12-30 Nanophase Technologies Corporation Process for preparing nanostructured materials of controlled surface chemistry
KR100900587B1 (ko) * 2003-11-11 2009-06-02 도쿄엘렉트론가부시키가이샤 기판 처리 방법
KR100636022B1 (ko) * 2005-04-08 2006-10-18 삼성전자주식회사 반도체 장치의 박막 형성 방법 및 이를 이용한 불휘발성메모리 장치의 제조 방법.

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3856483T2 (de) * 1987-03-18 2002-04-18 Kabushiki Kaisha Toshiba, Kawasaki Verfahren zur Herstellung von Dünnschichten
US5316796A (en) * 1990-03-09 1994-05-31 Nippon Telegraph And Telephone Corporation Process for growing a thin metallic film
US6152071A (en) * 1996-12-11 2000-11-28 Canon Kabushiki Kaisha High-frequency introducing means, plasma treatment apparatus, and plasma treatment method
US6432846B1 (en) * 1999-02-02 2002-08-13 Asm Japan K.K. Silicone polymer insulation film on semiconductor substrate and method for forming the film
US6383955B1 (en) * 1998-02-05 2002-05-07 Asm Japan K.K. Silicone polymer insulation film on semiconductor substrate and method for forming the film
TW437017B (en) * 1998-02-05 2001-05-28 Asm Japan Kk Silicone polymer insulation film on semiconductor substrate and method for formation thereof
US6159871A (en) * 1998-05-29 2000-12-12 Dow Corning Corporation Method for producing hydrogenated silicon oxycarbide films having low dielectric constant
KR100308851B1 (ko) * 1998-11-04 2001-12-17 구본준, 론 위라하디락사 액정표시장치의 절연막 패턴 형성방법
JP3084367B1 (ja) * 1999-03-17 2000-09-04 キヤノン販売株式会社 層間絶縁膜の形成方法及び半導体装置
JP3236576B2 (ja) 1999-03-24 2001-12-10 キヤノン販売株式会社 層間絶縁膜の形成方法、化学的気相成長装置、及び半導体装置
US6225238B1 (en) * 1999-06-07 2001-05-01 Allied Signal Inc Low dielectric constant polyorganosilicon coatings generated from polycarbosilanes
AU2001245388A1 (en) * 2000-03-07 2001-09-17 Asm America, Inc. Graded thin films
KR100486333B1 (ko) * 2000-07-21 2005-04-29 가부시끼가이샤 한도따이 프로세스 켄큐쇼 반도체 장치 및 그 제조 방법
US6448186B1 (en) * 2000-10-06 2002-09-10 Novellus Systems, Inc. Method and apparatus for use of hydrogen and silanes in plasma
US6537923B1 (en) * 2000-10-31 2003-03-25 Lsi Logic Corporation Process for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
US6472333B2 (en) * 2001-03-28 2002-10-29 Applied Materials, Inc. Silicon carbide cap layers for low dielectric constant silicon oxide layers

Also Published As

Publication number Publication date
US6759344B2 (en) 2004-07-06
JP4180393B2 (ja) 2008-11-12
EP1336668A1 (en) 2003-08-20
US20030143867A1 (en) 2003-07-31
JP2003264189A (ja) 2003-09-19

Similar Documents

Publication Publication Date Title
US6514880B2 (en) Siloxan polymer film on semiconductor substrate and method for forming same
JP5268130B2 (ja) 酸素含有炭化ケイ素膜を形成するための方法
US6410463B1 (en) Method for forming film with low dielectric constant on semiconductor substrate
KR100443085B1 (ko) 헥사 클로로 디실란 및 암모니아를 사용한 원자층의적층을 이용하여 실리콘을 함유하는 박막을 형성하는 방법
US9478414B2 (en) Method for hydrophobization of surface of silicon-containing film by ALD
KR101037392B1 (ko) 낮은 유전율 및 높은 기계적 강도를 갖는 실리콘 함유절연막 형성 방법
KR100978704B1 (ko) 밀도 및 스텝 커버리지가 개선된 비정질 탄소막 증착 방법
EP1472387B1 (en) Corona-generated chemical vapor deposition on a substrate
US20050123690A1 (en) Atomic layer deposition method of depositing an oxide on a substrate
US20030162408A1 (en) Insulation film on semiconductor substrate and method for forming same
WO1999038202A1 (en) Deposition of a siloxane containing polymer
JP7297358B2 (ja) 金属酸化膜形成方法及びプラズマ強化化学気相蒸着装置
KR20050020629A (ko) 낮은 유전율과 낮은 막 스트레스를 가지는 실리콘계절연막을 형성하는 방법
KR20030065345A (ko) 저유전율을 갖는 층간 절연막 형성 방법
KR20040023557A (ko) 반도체 집적 회로의 다층 상호접속에 사용되는 층간절연막및 그 제조방법
KR100926722B1 (ko) 반도체 기판상의 실록산 중합체막 및 그 제조방법
JP2007141951A (ja) 多孔質膜の形成方法
JP4651076B2 (ja) 半導体基板上の絶縁膜の形成方法
JP3781730B2 (ja) 低誘電率及び高機械的強度を有するシリコン系絶縁膜の形成方法
JP3197008B2 (ja) 半導体基板上のシリコン重合体絶縁膜及びその膜を形成する方法
JP3197007B2 (ja) 半導体基板上のシリコン重合体絶縁膜及びその膜を形成する方法
JP2997743B2 (ja) 絶縁膜
WO2024206048A1 (en) Atomic layer deposition of silicon-carbon-and-nitrogen-containing materials
JP2003297821A (ja) 半導体基板上のシロキサン重合体膜及びその製造方法
JP2024516142A (ja) 炭素含有材料の触媒熱堆積

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid