KR100308851B1 - 액정표시장치의 절연막 패턴 형성방법 - Google Patents

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Abstract

본 발명은 액정표시장치의 절연막 패턴 형성방법에 관한 것으로, 절연기판 상에 전극을 형성하는 공정과, 절연기판 상에 전극을 덮도록 실리콘이 함유된 유기물질 박막을 형성하는 공정과, 박막을 산소가 포함된 가스분위기에 노출시키는 공정과, 소정 패턴이 형성된 마스크를 이용하여 박막 상에 자외선을 조사함으로써 다 수개의 산소 라디칼과 실리콘 라디칼을 생성시키는 공정과, 실리콘 라디칼과 산소 라디칼이 반응되어 절연막을 형성하는 공정과, 박막의 자외선이 조사되지 않은 부분을 제거하여 절연막 패턴을 형성하는 공정을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 별도의 절연막 증착을 위한 고가의 장비없이 대기분위기에서 저온공정으로 손쉽게 절연막 패턴을 형성할 수 있다.
그리고, 자외선 조사와 함께 열처리를 병행함에 따라, 절연막 형성속도가 향상된 잇점이 있다.

Description

액정표시장치의 절연막 패턴 형성방법
본 발명은 액정표시장치의 절연막 패턴 형성방법에 관한 것으로, 특히, 기판 상에 고가의 장비나 복잡한 공정 절차없이 저온에서도 형성가능한 액정표시장치의 절연막 패턴 형성방법에 관한 것이다.
액정표시장치의 박막 트랜지스터 제조에는 게이트전극과 활성층 사이에 개재되는 게이트절연막과, 층간절연막과, 소오스/드레인전극을 덮는 보호막으로 사용되는 패시베이션막(passivation layer) 등을 형성하는 공정이 수반되는 데, 상기 게이트절연막과 층간절연막과 패시베이션막 등으로는 산화실리콘 또는 질화실리콘 등의 절연막이 사용된다.
절연막으로 사용되는 산화실리콘 또는 질화실리콘을 형성하기 위한 종래기술로는 통상적으로 화학기상증착(Chemical Vapor Deposition :CVD) 방법 또는 열산화 (Thermal Oxide)방법이 이용되어 왔다.
화학기상증착(CVD)은 질소 또는 산소 등의 분위기에서 공정챔버(process chamber) 내로 실리콘가스를 공급한 후, 분해 및 화학반응을 거쳐 기판 상에 박막을 형성하는 기술로, 통상 진공상태를 유지하고 있는 공정챔버 내에서 진행된다.
열산화방법은 별도의 진공없이 대기압 상태에서 공정이 진행되는 개관반응으로, 실리콘을 1000 에서 1200 ℃ 범위의 고온에서 산소가스에 노출시키어 열적으로 절연막인 산화실리콘을 형성하는 기술로, 접합면에 있어서 이온불순물이나 결함이 없는 순수한 양질의 절연막을 얻을 수 있다.
상술한 바와 같이, 종래의 액정표시장치의 절연막 형성방법에서는 화학기상증착 방법이나 열산화 방법으로 절연막을 형성하나, 화학기상증착 방법은 반응챔버를 진공으로 유지시켜야 함에 따라 공정절차 및 고가의 장비가 필요하고, 열산화 방법은 절연막 형성공정이 고온에서 진행되고 성장속도가 다소 늦는 문제점이 있었다.
상기 문제점을 해결하고자, 본 발명의 목적은 고가의 장비없이 저온에서 형성가능한 액정표시장치의 절연막 형성방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명의 액정표시장치의 절연막 형성방법은 절연기판 상에 실리콘이 함유된 유기물질 박막을 형성하는 공정과, 박막을 산소가 포함된 가스분위기에 노출시키는 공정과, 박막 상에 소정 패턴이 형성된 마스크를 준비하는 공정과, 마스크를 이용하여 박막 상에 자외선을 조사함으로써 다 수개의 산소라디칼과 실리콘라디칼을 생성시키는 공정과, 실리콘 라디칼과 산소 라디칼이 반응되어 절연막을 형성하는 공정과, 박막의 자외선이 조사되지 않은 부분을 제거하여 절연막 패턴을 형성하는 공정을 구비한 것이 특징이다.
도 1a 내지 도 1c 는 본 발명에 따른 자외선 조사방법으로 절연막 패턴 형성을 보인 공정도이고,
도 2a 내지 도 2i 는 본 발명의 실리콘을 함유한 유기물질을 도시한 도면이고,
도 3은 본 발명의 실리콘을 함유한 유기물질 박막 구조에 있어서, 각각의 분자 결합에너지를 도시한 도면이고,
도 4a 내지 도 4g는 본 발명에 따른 절연막 패턴 형성을 액정표시장치의 트랜지스터에 적용한 것을 보인 공정도이다.
* 도면의 주요 부분에 대한 부호의 설명
100, 200 : 절연기판 102, 404 , 412, 420 : 유기물질 박막
104, 406, 414, 422 : 마스크 110 : 열처리
103, 405, 413, 421 : 절연막 패턴 402 : 활성층
106, 408, 414, 424 : 자외선 조사 416, 418 : 소오스/드레인전극
426 : 픽셀전극 h1, h2, h3 : 콘택홀
a,d : 광비투과영역 b, c : 광투과영역
도 1a 내지 도 1c 는 본 발명에 따른 자외선 조사방법으로 기판 상에 절연막 패턴 형성을 보인 공정도이고, 도 2a 내지 도 2i 는 본 발명의 실리콘을 함유한 유기물질을 도시한 도면이다.
그리고, 도 3은 실리콘을 함유한 유기물질 박막 구조에 있어서, 각각의 분자 결합에너지를 도시한 도면이고, 도 4a 내지 도 4g는 본 발명에 따른 절연막 패턴을 액정표시장치의 트랜지스터에 적용한 것을 보인 공정도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 절연막 패턴 형성방법을 상세히 설명하겠다.
도 1a 와 같이, 유리 등의 절연기판(100)상에 실리콘이 함유된 유기물질을 도포(coating) 방법 또는 저온 증착(Chemical Vapor Deposition) 방법을 이용함으로써 유기물질 박막(102)을 형성한다. 이 때, 유기물질 박막(102)은 대기 또는 산소 등의 가스분위기에 노출되어 있다.
실리콘이 함유된 유기물질로는 도 2a 내지 도 2i에 도시된 바와 같이,
polysiloxane cinnamate copolymer, polysiloxane cinnamate,
poly (dimethylsiloxane), phenyl silane, N-(trimethylsilyl)acetamide,
trimethylsilyl acetate, Trimethylsilyl acetate,
1-(trimethylsilyl-methyl)-urea, 1,4-bis(trimethylsilyl)-benzene,
1,4-bis(trimethylsilyl)-1,3-butadiyne 등을 예로 들 수 있다.
도 2a에 있어서, x 및 y 는 2 이상 50 이하의 자연수 범위를 갖고, n 은 2 이상 100 이하의 자연수 범위를 갖는다. 도 2a 및 도 2b 에 있어서, R 로는 CnH2m+1(m은 1 이상 12 이하의 자연수), -OClH21+1(l은 1이상 12 이하의 자연수), -Cl, -Br 또는 I 등을 들 수 있다. 도 2b에 있어서, n 은 자연수 범위를 갖는다.
실리콘이 함유된 유기물질 구조는 공통적으로 실리콘 원자와 결합되어 있으며, O-O, O=O, O-H, C-C, C-H, C-O, C=C, C=O, N-H, C-N 또는 Si-O 등의 원자와 원자가 단일의 또는 이중의 결합을 이루고 있다. 이러한 각각의 분자의 결합에너지가 도 3에 도시되어 있다.
도 1ba 과 같이, 유기물질 박막(102) 상에 소정패턴이 형성된 마스크(104)를 이용하여 대기분위기에서 30W 이상의 출력으로, 210nm 이하의 파장을 가진 자외선 (106)을 조사시킨다.
마스크(104)는 광이 투과되는 광투과영역(b)과 광이 투과되지 못하는 광비투과영역(d)으로 구분되어져 있다.
자외선(106)은 210 nm 이하의 파장과, 30W 이상의 출력으로 조사된다. 자외선 조사 시에 일정량의 에너지가 방출되는 데, 파장이 210nm 로 가정하면, 하기 (Ⅰ)식에 의해 방출되는 에너지는 695 KJ/mol 로 계산된다.
E=Nhν=NhC/λ ................(Ⅰ)
N=6.022×10E23/mol(N은 아보가드로수)
h=6.626×10E-34 Js (h 는 플랭크 상수)
C=2.998×10E8/ms(C 는 빛의 속도)
λ=210nm (λ는 빛의 파장)
이 때, 주의할 것은 자외선 조사 시 방출되는 에너지는 도 3에 도시된 유기물질 박막의 분자결합 에너지보다도 큰 값을 가져야 한다. 즉, 유기물질 박막(102)의 분자 결합에너지 보다 큰 에너지를 가해야만 상기에서 언급한 O-O , O=O, O-H, C-C , C-H , C-O, C=C, C=O, N-H, C-N 또는 Si-O 등의 결합들이 끊어져서 여러 종류의 라디칼 형태로 된다.
이 과정을 이하에서 상세히 설명하겠다.
자외선(106)이 조사되어 695 KJ/mol 에너지가 방출되면, 이 에너지에 의해, 가스분위기에서 산소 분자의 결합이 파괴되어 하기 식(Ⅱ)와 같이, 산소 라디칼이 생성된다.
또한, 유기물질 박막(102)의 광투과영역(c)에는 여러 형태의 분자결합이 파괴되어 하기식(Ⅲ)과 같이, 실리콘을 포함한 여러 종류의 라디칼이 생성된다. 이 때, 유기물질 박막(102)의 광비투과영역(d)은 광이 투과되지 못하기 때문에 아무런 변화가 없다.
O₂ ⇒ 2Oㆍ ...............(Ⅱ)
실리콘을 함유한 유기물질 박막 ⇒ Cㆍ+ Hㆍ+ Oㆍ+ Siㆍ+ Nㆍ ........(Ⅲ)
상기 (Ⅱ) 및 (Ⅲ) 식에서 생성된 Cㆍ, Hㆍ, Oㆍ, Nㆍ은 하기식 (Ⅳ)와 같이, 서로 반응하여 가스 상태의 CO₂, O₂, H₂O, N₂, NH₃로 되어 대기 중으로 날아가게 된다.
여기에서, Oㆍ과 Siㆍ은 하기식(Ⅴ)와 같이, 서로 반응함으로써 유기물질 박막(102)의 광투과영역(c)에 절연막인 산화실리콘(SiO₂)(silicon oxide)을 형성한다. 이 산화실리콘은 비휘발성질을 갖고 있으므로 절연기판(100) 상에 남게된다.
Cㆍ + 2Oㆍ ⇒ CO₂↑
Oㆍ + Oㆍ ⇒ O₂ ↑
2Hㆍ+ O ㆍ ⇒ H₂O ↑
Nㆍ + Nㆍ ⇒ N₂↑ 또는 Nㆍ +3Hㆍ ⇒ NH₃↑ ............(Ⅳ)
Siㆍ+ 2Oㆍ ⇒ SiO₂................(Ⅴ)
도 1bb 과 같이, 자외선(106) 조사 시에 열처리(110)를 병행시킴으로써, 유기물질 박막(102)에 있어서, 광투과영역(c)의 절연막 형성 속도를 향상시킬 수도 있다.
열처리(110)는 히팅플레이트(heating plate)에 의한 열전도 방식 또는 IR 램프에 의한 대기가열 방식으로 진행된다.
도 1c와 같이, 유기물질 박막(102)의 광비투과영역(d)을 제거시킴으로써 기판(100)상에 절연막 패턴(103)이 형성된다.
통상적인 액정표시장치에는 화소부와 이를 구동시키기 위한 구동회로부에 각각의 박막 트랜지스터가 형성된다. 이 박막 트랜지스터는 게이트절연막, 층간절연막, 패시베이션막 등 다 수층의 절연막이 형성 및 패턴식각된다. 도 4a 내지 도 4g 를 참조하여, 본 발명의 방법을 액정표시장치의 코플라나(coplanar)타입의 트랜지스터 제조에 적용함으로써 구체적으로 절연막 패턴이 형성되는 과정을 살펴본다.
도 4a 와 같이, 유리 등의 절연기판(400)상에 비정질실리콘 등을 증착하고 레이저빔 조사 등의 방법을 이용하여 결정화시킴으로써 활성층(402)을 형성한다.
그리고, 절연기판(400) 상에 활성층(402)을 덮도록 실리콘이 함유된 유기물질을 도포 또는 저온 증착 등의 방법을 이용하여 제 1유기물질 박막(404)을 형성한다.
도 4b 와 같이, 광투과영역(b)과 광투과영역(a)을 갖는 게이트절연막 형성용 제 1마스크(mask)(406)를 준비한다.
그리고, 준비된 제 1마스크(406)를 이용하여 제 1유기물질 박막(404) 상에 자외선을 조사시킨다. 상기 자외선 조사(408)는 산소가스 또는 대기압 상태에서 210nm 이하의 파장과, 30W 이상의 출력으로 진행된다.
이 때, 자외선은 제 1마스크(406)의 광투과부(b)를 통해 제 1유기물질 박막 (404)의 광투과영역인(c)에 조사된다.
자외선 조사 시 발생되는 에너지에 의해, 가스분위기에서 산소 분자의 결합이 파괴되어 산소 라디칼이 발생되고, 유기물질 박막(404)에 있어서는 광투과영역 (c)의 분자결합들이 파괴되는 데, 이 과정에서 실리콘라디칼이 생성된다.
따라서, 제 1 유기물질 박막(404)의 광투과영역(c)에서는 산소 라디칼과 실리콘 라디칼이 서로 반응되어 산화실리콘인 제 1절연막이 형성된다. 이 제 1절연막은 이 후에 게이트절연막으로 이용된다.
여기에서, 자외선(408)조사 시에 열처리(미도시)를 병행시키면 제 1 절연막 형성속도가 빠르게 진행된다.
도 4c 와 같이, 제 1유기물질 박막에 있어서, 광비투과영역(d)을 제거하여 게이트절연막(405)을 형성한다. 그리고, 절연기판(400)상에 게이트절연막(305)에 잔류되도록 게이트전극(410)을 형성한다. 상기 구조 전면에 제 2유기물질 박 막 (412)을 형성한다.
도 4d 와 같이, 광투과영역(c)과 광비투과영역(d)을 갖는 제 2마스크(414)를 준비한다. 제 2마스크(414)는 소오스/드레인전극용 콘택홀을 형성하기 위한 패턴이 형성되어져 있다.
제 2유기물질 박막(412) 상에 준비된 제 2마스크(414)를 이용하여 자외선을 조사시킨다.
상기 자외선 조사(414)는 제 1유기물질 박막 형성 시에 언급한 바와 마찬가지로, 산소가스 또는 대기압 상태에서 210nm 이하의 파장과, 30W 이상의 출력으로 진행된다.
자외선 조사(414)과정에서, 제 2유기물질 박막(412)의 광투과영역(c)에는 산소 라디칼과 실리콘 라디칼이 서로 반응되어 산화실리콘인 제 2절연막이 형성된다. 이 때, 자외선 조사와 열처리(미도시)를 병행시키면 제 2절연막 형성 속도가 빠르게 진행된다.
도 4e 와 같이, 제 2유기물질 박막(412)의 광비투과영역(d)을 제거함으써 활성층(302)을 노출시키는 각각의 제 1, 제 2콘택홀(h1)(h2)을 형성한다. 제 2유기물질 박막(412)의 광투과영역(c)에 형성된 제 2절연막은 층간절연막(413)으로 이용된다.
상기 구조를 덮도록 금속층을 형성한 후에 각각의 제 1, 제 2콘택홀(h1)(h2)을 채워 활성층(402)과 연결되도록 패턴식각함으로써 소오스/드레인전극(416)(418)을 형성한다.
그리고, 층간절연막(413) 상에 소오스/드레인전극(416)(418)을 덮도록 제 3유기물질 박막(420)을 형성한다.
도 4f 와 같이, 제 3유기물질 박막(420) 상에 제 3마스크(422)를 이용하여 자외선을 조사시키면서 열처리(미도시)를 진행시킨다.
제 3마스크(422)는 제 1, 제 2마스크와 마찬가지로 광투과영역(c)과 광비투과영역(d)을 갖으며, 층간절연막(413)에 드레인전극(418)과 연결되는 콘택홀을 형성하기 위한 것이다.
자외선 조사(424)시에 발생된 에너지에 의해서, 제 3유기물질 박막(420)의 광투과영역(c)에는 산소 라디칼과 실리콘 라디칼이 반응되어 산화실리콘인 제 3절연막이 형성된다.
도 3g 와 같이, 제 3유기물질 박막(420)의 광비투과영역(d)을 제거함으로써 제 3콘택홀(h3)을 형성한다. 이 때, 잔류된 광투과영역(c)에 형성된 제 3절연막은 보호막(421)으로 사용된다.
이 후, 보호막(421)상에 제 3콘택홀(h3)을 채워 픽셀전극(426)을 형성한다.
상술한 바와 같이, 본 발명에서는 별도의 절연막 증착을 위한 고가의 장비없이 대기분위기에서 저온공정으로 손쉽게 절연막 패턴을 형성할 수 있다.
그리고, 기판 상에 자외선 조사와 함께 열처리를 진행함에 따라, 절연막 형성속도가 향상된 잇점이 있다.

Claims (16)

  1. 절연기판 상에 실리콘이 함유된 유기물질 박막을 형성하는 공정과,
    상기 박막을 산소가 포함된 가스분위기에 노출시키는 공정과,
    소정 패턴이 형성된 마스크를 이용하여 상기 박막 상에 박막의 분자결합에너지보다 큰 에너지를 갖는 자외선을 조사함으로써 다 수개의 산소라디칼과 실리콘라디칼을 생성시키는 공정과,
    상기 실리콘 라디칼과 상기 산소 라디칼이 반응되어 절연막을 형성하는 공정과, 상기 박막의 자외선이 조사되지 않은 부분을 제거하여 절연막 패턴을 형성하는 공정을 구비한 절연막 패턴 형성방법.
  2. 청구항 1에 있어서,
    상기 박막은 polysiloxane cinnamate copolymer, polysiloxane cinnamate,
    poly(dimethylsiloxane), phenyl silane, N-(trimethylsilyl)-benzene,
    trimethylsilyl acetate, Trimethylsilyl acetate,
    1-(trimethylsilyl-methyl)-urea, 1,4-bis(trimethylsilyl)-benzene,
    1,4-bis(trimethylsilyl)-1,3-butadiyne 중 어느 하나인 것이 특징인 절연막 패턴 형성방법.
  3. 청구항 1에 있어서,
    상기 박막은 코팅(coating) 또는 저온 증착(deposition)방법으로 형성하는 것이 특징인 절연막 패턴 형성방법.
  4. 청구항 1에 있어서,
    상기 자외선은 210 nm 이하의 파장과 30W 이상의 출력으로 조사된 것이 특징인 절연막 패턴 형성방법.
  5. 청구항 1에 있어서,
    상기 자외선 조사 시에 열처리를 병행시킨 것이 특징인 절연막 패턴 형성방법.
  6. 청구항 5에 있어서,
    상기 열처리는 히팅플레이트에 의해 열전도 방식으로 진행된 것이 특징인 절연막 패턴 형성방법.
  7. 청구항 5에 있어서,
    상기 열처리는 IR 램프에 의해 대기가열 방식으로 진행된 것이 특징인 절연막 패턴 형성방법.
  8. 절연기판 상에 전극을 형성하는 공정과,
    상기 절연기판 상에 상기 전극을 덮도록 실리콘이 함유된 유기물질 박막을 형성하는 공정과,
    상기 박막을 산소가 포함된 가스분위기에 노출시키는 공정과,
    소정 패턴이 형성된 마스크를 이용하여 상기 박막 상에 상기 박막 상에 박막의 분자결합 에너지보다 큰 에너지를 갖는 자외선을 조사함으로써 다 수개의 산소 라디칼과 실리콘 라디칼을 생성시키는 공정과,
    상기 실리콘 라디칼과 상기 산소 라디칼이 반응되어 절연막을 형성하는 공정과,
    상기 박막의 자외선이 조사되지 않은 부분을 제거하여 절연막 패턴을 형성하는 공정을 구비한 액정표시장치의 절연막 패턴 형성방법.
  9. 청구항 8에 있어서,
    상기 박막은 polysiloxane cinnamate copolymer, polysiloxane cinnamate,
    poly(dimethylsiloxane), phenyl silane, N-(trimethylsilyl)-benzene,
    trimethylsilyl acetate, Trimethylsilyl acetate,
    1-(trimethylsilyl-methyl)-urea, 1,4-bis(trimethylsilyl)-benzene,
    1,4-bis(trimethylsilyl)-1,3-butadiyne 중 어느 하나인 것이 특징인
    액정표시장치의 절연막 패턴 형성방법.
  10. 청구항 8에 있어서,
    상기 전극은 게이트전극인 것이 특징인 액정표시장치의 절연막 패턴 형성방법.
  11. 청구항 8에 있어서,
    상기 절연막 패턴은 게이트절연막인 것이 특징인 액정표시장치의 절연막 패턴 형성방법.
  12. 청구항 8에 있어서,
    상기 박막은 코팅 또는 저온 증착 방법으로 형성된 것이 특징인 액정표시장치의 절연막 패턴 형성방법.
  13. 청구항 8에 있어서,
    상기 자외선은 210 nm 이하의 파장과 30W 이상의 출력으로 조사된 것이 특징인 액정표시장치의 절연막 패턴 형성방법.
  14. 청구항 8에 있어서,
    상기 자외선 조사 시에 열처리를 병행시킨 것이 특징인 액정표시장치의 절연막 패턴 형성방법.
  15. 청구항 14에 있어서,
    상기 열처리는 히팅플레이트에 의해 열전도 방식으로 진행된 것이 특징인 액정표시장치의 절연막 패턴 형성방법.
  16. 청구항 14에 있어서,
    상기 열처리는 IR 램프에 의해 대기가열 방식으로 진행된 것이 특징인 액정표시장치의 절연막 패턴 형성방법.
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* Cited by examiner, † Cited by third party
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JP2002361773A (ja) * 2001-06-06 2002-12-18 Minolta Co Ltd 絶縁膜付き基板及び該基板を備えた表示素子の製造方法
US6759344B2 (en) * 2002-01-29 2004-07-06 Asm Japan K.K. Method for forming low dielectric constant interlayer insulation film
US6872588B2 (en) * 2002-11-22 2005-03-29 Palo Alto Research Center Inc. Method of fabrication of electronic devices using microfluidic channels
KR100669328B1 (ko) * 2004-11-19 2007-01-15 삼성에스디아이 주식회사 유기 박막 트랜지스터, 그 제조방법 및 유기 박막트랜지스터를 구비한 평판 표시 장치
KR102439133B1 (ko) * 2017-09-05 2022-09-02 삼성디스플레이 주식회사 박막트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890005918A (ko) * 1987-09-24 1989-05-17 최근선 비정질 실리콘 태양전지 제조방법

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* Cited by examiner, † Cited by third party
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890005918A (ko) * 1987-09-24 1989-05-17 최근선 비정질 실리콘 태양전지 제조방법

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