KR20030064044A - 동적 반도체 메모리 장치들을 구비한 시스템 및 이시스템의 리플레쉬 방법 - Google Patents

동적 반도체 메모리 장치들을 구비한 시스템 및 이시스템의 리플레쉬 방법 Download PDF

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Abstract

본 발명은 동적 반도체 메모리 장치들을 구비한 시스템 및 이 시스템의 리플레쉬 방법을 공개한다. 이 시스템은 복수개의 동적 반도체 메모리 장치들, 및 복수개의 동적 반도체 메모리 장치들의 동작을 제어하는 제어회로를 구비하고, 복수개의 동적 반도체 메모리 장치들 각각이 초기화시에 제어회로로부터 인가되는 리플레쉬 순서 지정번호를 저장하는 저장회로, 제어회로로부터 인가되는 리플레쉬 제어 명령에 응답하여 리플레쉬 인에이블 신호를 발생하는 리플레쉬 인에이블 신호 발생회로, 및 리플레쉬 순서 지정번호에 대응하는 지연 시간만큼 리플레쉬 인에이블 신호를 지연하는 리플레쉬 인에이블 신호 지연회로로 구성되어 있다. 따라서, 동적 반도체 메모리 장치 외부에 별도의 구성을 가지지 않으면서 리플레쉬 동작시에 소모되는 피크 전류를 줄일 수 있다.

Description

동적 반도체 메모리 장치들을 구비한 시스템 및 이 시스템의 리플레쉬 방법{System comprising dynamic random access memory devices and refresh method thereof}
본 발명은 동적 반도체 메모리 장치에 관한 것으로, 특히 복수개의 동적 반도체 메모리 장치들을 구비한 시스템 및 이 시스템의 리플레쉬 방법에 관한 것이다.
종래의 복수개의 동적 반도체 메모리 장치들을 구비한 시스템은 제어장치가 복수개의 동적 반도체 메모리 장치들을 동시에 리플레쉬하였기 때문에 리플레쉬 동작 수행시에 피크(peak) 전류 소모가 크다는 문제가 있다.
이와같은 문제를 해결하기 위한 기술이 종래의 일본 특허공개 평11-134857호에 공개되어 있다.
이 기술에 공개된 기억장치는 복수개의 동적 반도체 메모리 장치 및 각 동적 반도체 메모리 장치에 대응하는 제어신호를 발생하는 어드레스 디코더를 구비하는 디코더 칩을 구비한 기억장치에 있어서, 디코더 칩이 입력된 제어신호에 기초해서 리플레쉬 모드를 판정하는 리플레쉬 모드 제어회로와, 해당 리플레쉬 모드 제어회로가 각 동적 반도체 메모리 장치를 셀프 리플레쉬 동작으로 이행되는 모드를 판정한 경우에, 어드레스 디코더의 출력에 대해서 복수개의 동적 반도체 메모리 장치에 대응해서 공급된 제어신호를 시간적으로 지연하여 발생하는 신호 절환회로로 구성되어 있다.
즉, 이 기술은 복수개의 동적 반도체 메모리 장치들을 구비한 기억장치에서셀프 리플레쉬 동작 수행시에 로우 어드레스 스트로우브 신호(RASB)와 컬럼 어드레스 스트로우브 신호(CASB)에 응답하여 리플레쉬 모드를 판정하고, 리플레쉬 모드가 판정되면 어드레스 신호를 디코딩한 신호에 응답하여 복수개의 동적 반도체 메모리 장치들 각각에 해당하는 로우 어드레스 스트로우브 신호를 발생한다. 따라서, 리플레쉬 동작시에 복수개의 동적 반도체 메모리 장치들이 소정 시간 간격을 가지고 순차적으로 리플레쉬된다.
그런데, 상술한 종래의 기술은 복수개의 동적 반도체 메모리 장치들의 외부에 별도의 디코더 칩을 구비하여 리플레쉬 동작을 제어하도록 구성되어 있기 때문에 그 구성이 복잡하다.
본 발명의 목적은 동적 반도체 메모리 장치 외부에 별도의 구성을 하지 않고 리플레쉬 동작동안 발생되는 피크 전류 소모를 줄일 수 있는 동적 반도체 메모리 장치들을 구비한 시스템을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 동적 반도체 메모리 장치들을 구비한 시스템의 리플레쉬 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 동적 반도체 메모리 장치들을 구비한 시스템은 복수개의 동적 반도체 메모리 장치들, 및 상기 복수개의 동적 반도체 메모리 장치들의 동작을 제어하는 제어수단을 구비하고, 상기 복수개의 동적 반도체 메모리 장치들 각각이 초기화시에 상기 제어수단으로부터 인가되는 리플레쉬 순서 지정번호를 저장하는 저장수단, 상기 제어수단으로부터 인가되는 리플레쉬 제어 명령에 응답하여 리플레쉬 인에이블 신호를 발생하는 리플레쉬 인에이블 신호 발생수단, 및 상기 리플레쉬 순서 지정번호에 대응하는 지연 시간만큼 상기 리플레쉬 인에이블 신호를 지연하는 리플레쉬 인에이블 신호 지연수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 동적 반도체 메모리 장치들을 구비한 시스템의 실시예는 복수개의 동적 반도체 메모리 장치들, 및 상기 복수개의 동적 반도체 메모리 장치들의 동작을 제어하는 제어수단을 구비하고, 상기 복수개의 동적 반도체 메모리 장치들 각각이 초기화시에 상기 제어수단으로부터 인가되는 리플레쉬 순서 지정번호를 저장하는 저장수단, 상기 리플레쉬 순서 지정번호를 디코딩하여 소정 개수의 디코딩 출력신호들을 발생하는 디코딩 수단, 상기 제어수단으로부터 인가되는 리플레쉬 제어 명령에 응답하여 리플레쉬 인에이블 신호를 발생하는 리플레쉬 인에이블 신호 발생수단, 상기 리플레쉬 인에이블 신호를 소정 시간만큼 지연하여 소정 개수의 지연 출력신호들을 발생하는 지연수단, 상기 소정 개수의 디코딩 출력신호들 각각에 응답하여 상기 소정 개수의 지연 출력신호들 각각을 출력하는 스위칭 수단, 및 상기 스위칭 수단의 출력신호에 응답하여 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 동적 반도체 메모리 장치들을 구비한 시스템의 리플레쉬 방법은 복수개의 동적 반도체 메모리 장치들, 및 상기 복수개의 동적 반도체 메모리 장치들의 동작을 제어하는 제어수단을 구비한 시스템의 리플레쉬 방법에 있어서, 상기 시스템의 초기화시에 상기 복수개의 동적 반도체 메모리 장치들로 리플레쉬 순서 지정번호를 인가함으로써 상기 복수개의 동적 반도체 메모리 장치들에 상기 리플레쉬 순서 지정번호를 저장하는 단계, 및 리플레쉬 동작 수행시에 상기 제어수단으로부터 리플레쉬 제어 명령이 인가되면 상기 복수개의 동적 반도체 메모리 장치들에 저장된 리플레쉬 순서 지정번호에 따라 상기 복수개의 동적 반도체 메모리 장치들이 순차적으로 리플레쉬 동작을 수행하는 단계를 구비하는 것을 특징으로 한다.
도1은 일반적인 복수개의 동적 반도체 메모리 장치들을 구비한 시스템의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 시스템의 4개의 슬롯들에 4개의 메모리 모듈들이 꽂혔을 경우의 신호 연결 관계를 개략적으로 나타내는 것이다.
도3은 도2에 나타낸 동적 반도체 메모리 장치의 리플레쉬 동작을 수행하기 위하여 필요한 내부 회로의 블록도이다.
도4는 본 발명의 시스템의 슬롯들에 메모리 모듈들이 꽂혔을 경우의 신호 연결 관계를 개략적으로 나타내는 일실시예의 블록도이다.
도5는 본 발명의 시스템의 슬롯들에 메모리 모듈들이 꽂혔을 경우의 신호 연결 관계를 개략적으로 나타내는 다른 실시예의 블록도이다.
도6은 본 발명의 동적 반도체 메모리 장치의 리플레쉬 동작을 수행하기 위하여 필요한 내부 회로의 블록도이다.
도7은 도6에 나타낸 디코더, 스위칭 회로, 및 지연회로의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 동적 반도체 메모리 장치들을 구비한 시스템 및 이 시스템의 리플레쉬 방법을 설명하기 전에 일반적인 동적 반도체 메모리 장치들을 구비한 시스템을 설명하면 다음과 같다.
도1은 일반적인 동적 반도체 메모리 장치들을 구비한 시스템의 구성을 나타내는 블록도로서, 제어 장치(10), 및 4개의 슬롯들(M1, M2, M3, M4)로 구성되어 있다.
도1에 나타낸 4개의 슬롯들(M1, M2, M3, M4) 각각은 메모리 모듈들을 꽂기 위하여 시스템에 장착되어 있다.
도1에서, 반전 칩 선택신호들(CSB1, CSB2, CSB3, CSB4) 각각은 4개의 슬롯들(M1, M2, M3, M4) 각각으로 인가되고, 반전 컬럼 어드레스 스트로우브 신호(CASB), 반전 로우 어드레스 스트로우브 신호(RASB), 및 데이터(DQ)는 4개의 슬롯들(M1, M2, M3, M4)로 공통적으로 인가되도록 구성되어 있다.
도2는 도1에 나타낸 시스템의 4개의 슬롯들에 4개의 메모리 모듈들이 꽂혔을경우의 신호 연결 관계를 개략적으로 나타내는 것으로, 4개의 메모리 모듈들(MM1, MM2, MM3, MM4) 각각에 4개의 동적 반도체 메모리 장치들(m1, m2, m3, m4)이 탑재되어 있다.
도2에서, 메모리 모듈(MM1)에 탑재된 4개의 동적 반도체 메모리 장치들(m1, m2, m3, m4)은 반전 칩 선택신호(CSB1)에 공통 연결되고, 반전 컬럼 어드레스 스트로우브 신호(CASB) 및 반전 로우 어드레스 스트로우브 신호(RASB)에 공통 연결되어 구성되어 있다. 그리고, 데이터(DQ1, DQ2, DQ3, DQ4) 각각은 4개의 동적 반도체 메모리 장치들(m1, m2, m3, m4) 각각으로 인가되어 구성되어 있다.
즉, 도2에 나타낸 메모리 모듈들(MM1, MM2, MM3, MM4) 각각의 4개의 동적 반도체 메모리 장치들(m1, m2, m3, m4)은 제어장치(10)로부터 인가되는 반전 칩 선택신호들(CSB1, CSB2, CSB3, CSB4) 각각에 응답하여 인에이블되어, 제어장치(10)와 4개의 동적 반도체 메모리 장치들(m1, m2, m3, m4)사이에 입출력 데이터(DQ1, DQ2, DQ3, DQ4)가 전송된다.
도2에 나타낸 메모리 모듈들의 동적 반도체 메모리 장치들의 리플레쉬 동작을 설명하면 다음과 같다.
일반적으로, 정상 동작시에는 액티브 명령인 반전 로우 어드레스 스트로우브 신호(RASB)가 리드/라이트 명령인 반전 컬럼 어드레스 스트로우브 신호(CASB)보다 먼저 인가된다.
그러나, 리플레쉬 동작시에는 리드/라이트 명령인 반전 컬럼 어드레스 스트로우브 신호(CASB)가 반전 로우 어드레스 스트로우브 신호(RASB)보다 먼저 인가되고, 이에 따라 4개의 모듈들(MM1 ~ MM4) 각각의 4개의 동적 반도체 메모리 장치들(m1 ~ m4)이 모두 리플레쉬 동작을 수행하게 된다.
즉, 16개의 동적 반도체 메모리 장치들이 모두 동시에 리플레쉬 동작을 수행하게 되고, 이에 따라, 피크 전류 소모가 증가하게 된다는 문제가 있다.
도3은 도2에 나타낸 동적 반도체 메모리 장치의 리플레쉬 동작을 수행하기 위하여 필요한 내부 회로의 블록도로서, 메모리 셀 어레이(20), 리플레쉬 인에이블 신호 발생회로(22), 리플레쉬 카운터(24), 및 로우 어드레스 디코더(26)로 구성되어 있다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
리플레쉬 인에이블 신호 발생회로(22)는 반전 컬럼 어드레스 스트로우브 신호(CASB)가 반전 로우 어드레스 스트로우브 신호(RASB)보다 먼저 인가되는 것을 검출하여 리플레쉬 인에이블 신호(CBR)를 발생한다. 리플레쉬 카운터(24)는 리플레쉬 인에이블 신호(CBR)에 응답하여 리플레쉬 어드레스(REFA)를 발생한다. 로우 어드레스 디코더(26)는 리플레쉬 어드레스(REFA)를 디코딩하여 워드 라인 선택신호들(WL1 ~ WLk)을 발생한다. 메모리 셀 어레이(20)는 워드 라인 선택신호들(WL1 ~ WLk)에 응답하여 리플레쉬 동작을 수행한다. 즉, 워드 라인 선택신호(WL1)부터 워드 라인 선택신호(WLk)까지를 순서대로 선택하여 리플레쉬 동작을 수행한다.
도4는 본 발명의 시스템의 슬롯들에 메모리 모듈들이 꽂혔을 경우의 신호 연결 관계를 개략적으로 나타내는 일실시예의 블록도로서, 신호 연결 관계는 도2에 나타낸 종래의 시스템의 신호 연결 관계와 동일하며, 단지, 제어장치(10)에 의해서메모리 모듈들(MM1, MM2, MM3, MM4) 각각의 동적 반도체 메모리 장치들(m1, m2, m3, m4)이 동일한 리플레쉬 순서 지정번호를 가지게 된다.
도4에서, 괄호내에 표기된 숫자는 동적 반도체 메모리 장치들(m1, m2, m3, m4) 내부에 저장된 리플레쉬 순서 지정번호를 나타낸다.
도4에 나타낸 바와 같이, 제어장치(10)에 의해서 메모리 모듈(MM1)의 동적 반도체 메모리 장치들(m1, m2, m3, m4)로 "0"의 리플레쉬 순서 지정번호가 저장되어 있고, 메모리 모듈(MM2)의 동적 반도체 메모리 장치들(m1, m2, m3, m4)로 "1"의 리플레쉬 순서 지정번호가 저장되어 있고, 메모리 모듈(MM3)의 동적 반도체 메모리 장치들(m1, m2, m3, m4)로 "2"의 리플레쉬 순서 지정번호가 저장되어 있고, 메모리 모듈(MM4)의 동적 반도체 메모리 장치들(m1, m2, m3, m4)로 "3"의 리플레쉬 순서 지정번호가 저장되어 있다.
도4에 나타낸 메모리 모듈들 각각의 동적 반도체 메모리 장치들로 리플레쉬 순서 지정번호를 저장하는 방법을 설명하면 다음과 같다.
시스템 초기화시에 제어장치(10)가 "로우"레벨의 반전 칩 선택신호(CSB1)와 함께 "0"의 리플레쉬 순서 지정번호를 데이터(DQ1, DQ2, DQ3, DQ4)로 각각 인가함으로써 메모리 모듈(MM1)의 동적 반도체 메모리 장치들(m1, m2, m3, m4)로 "0"의 리플레쉬 순서 지정번호가 저장된다. 마찬가지 방법으로, 제어장치(10)가 "로우"레벨의 반전 칩 선택신호(CSB2)와 함께 "1"의 리플레쉬 순서 지정번호를 데이터(DQ1, DQ2, DQ3, DQ4)로 각각 인가함으로써 메모리 모듈(MM2)의 동적 반도체 메모리 장치들(m1, m2, m3, m4)로 "1"의 리플레쉬 순서 지정번호가 저장된다. 이와같은 방법으로 동작을 수행함에 의해서 메모리 모듈(MM3)의 동적 반도체 메모리 장치들(m1, m2, m3, m4)로 "2"의 리플레쉬 순서 지정번호가 저장되고, 메모리 모듈(MM4)의 동적 반도체 메모리 장치들(m1, m2, m3, m4)로 "3"의 리플레쉬 순서 지정번호가 저장된다.
도5는 본 발명의 시스템의 슬롯들에 메모리 모듈들이 꽂혔을 경우의 신호 연결 관계를 개략적으로 나타내는 다른 실시예의 블록도로서, 신호 연결 관계는 도2에 나타낸 종래의 시스템의 신호 연결 관계와 동일하며, 단지 제어장치(10)에 의해서 메모리 모듈들(MM1, MM2, MM3, MM4) 각각의 동적 반도체 메모리 장치들(m1, m2, m3, m4)이 서로 다른 리플레쉬 순서 지정번호를 가지게 된다.
도5에서, 괄호내에 표기된 숫자는 동적 반도체 메모리 장치들(m1, m2, m3, m4) 내부에 저장된 리플레쉬 순서 지정번호를 나타낸다.
도5에 나타낸 바와 같이, 제어장치(10)에 의해서 메모리 모듈들(MM1, MM2, MM3, MM4) 각각의 동적 반도체 메모리 장치들(m1, m2, m3, m4)로 "0", "1", "2", "3"의 리플레쉬 순서 지정번호가 저장된다.
도5에 나타낸 메모리 모듈들 각각의 동적 반도체 메모리 장치들로 리플레쉬 순서 지정번호를 저장하는 방법은 도4의 설명에서와 같은 방법으로 저장한다.
즉, 시스템 초기화시에 제어장치(10)가 "로우"레벨의 반전 칩 선택신호(CSB1)와 함께 "0", "1", "2", "3"의 리플레쉬 순서 지정번호를 데이터(DQ1, DQ2, DQ3, DQ4)로 인가함으로써 메모리 모듈(MM1)의 동적 반도체 메모리 장치들(m1, m2, m3, m4)로 "0", "1", "2", "3"의 리플레쉬 순서 지정번호가 저장된다.
마찬가지 방법으로, 제어장치(10)가 "로우"레벨의 반전 칩 선택신호(CSB2)와 함께 "0", "1", "2", "3"의 리플레쉬 순서 지정번호를 데이터(DQ1, DQ2, DQ3, DQ4)로 인가함으로써 메모리 모듈(MM2)의 동적 반도체 메모리 장치들(m1, m2, m3, m4)로 "0", "1", "2", "3"의 리플레쉬 순서 지정번호가 저장된다. 이와같은 방법으로 동작을 수행함에 의해서 메모리 모듈들(MM3, MM4) 각각의 동적 반도체 메모리 장치들(m1, m2, m3, m4)로 "0", "1", "2", "3"의 리플레쉬 순서 지정번호가 저장된다.
도4 및 도5의 실시예의 설명으로부터 알 수 있듯이, 시스템 초기화시에 메모리 모듈들(MM1, MM2, MM3, MM4) 각각의 동적 반도체 메모리 장치들(m1, m2, m3, m4)로 다양한 리플레쉬 순서 지정번호를 입력하는 것이 가능하다.
도6은 본 발명의 동적 반도체 메모리 장치의 리플레쉬 동작을 수행하기 위하여 필요한 내부 회로의 블록도로서, 메모리 셀 어레이(50), 리플레쉬 인에이블 신호 발생회로(52), 레지스터(54), 디코더(56), 스위칭 회로(58), 지연회로(60), 리플레쉬 카운터(62), 및 로우 어드레스 디코더(64)로 구성되어 있다.
도6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
리플레쉬 인에이블 신호 발생회로(52)는 반전 컬럼 어드레스 스트로우브 신호(CASB)가 반전 로우 어드레스 스트로우브 신호(RASB)보다 먼저 인가되는 것을 검출하여 리플레쉬 인에이블 신호(CBR)를 발생한다. 레지스터(54)는 반전 칩 선택신호(CSB)에 응답하여 인에이블되고 데이터(DQ)로 리플레쉬 지정 번호를 입력한다. 디코더(56)는 레지스터(54)로부터 출력되는 리플레쉬 순서 지정번호를 디코딩하여디코딩 출력신호들(co, c1, c2, c3)을 발생한다. 지연회로(60)는 리플레쉬 인에이블 신호(CBR)를 지연하여 다양한 지연 출력신호들(d0, d1, d2, d3)을 발생한다. 스위칭 회로(58)는 디코딩 출력신호들(co, c1, c2, c3) 각각에 응답하여 지연 출력신호들(do, d1, d2, d3)을 출력한다. 리플레쉬 카운터(62)는 스위칭 회로(58)의 출력신호에 응답하여 인에이블되어 리플레쉬 어드레스(REFA)를 발생한다. 로우 어드레스 디코더(64)는 리플레쉬 어드레스(REFA)를 디코딩하여 워드 라인 선택신호들(WL1 ~ WLk)을 발생한다.
도7은 도6에 나타낸 디코더, 스위칭 회로, 및 지연회로의 실시예의 회로도로서, 디코더(56)는 인버터들(I1, I2, I3, I4)과 NOR게이트들(NOR1, NOR2, NOR3, NOR4)로 구성되고, 스위칭 회로(58)는 4개의 스위치들(SW1, SW2, SW3, SW4)로 구성되고, 지연회로(60)는 3개의 지연기들(D1, D2, D3)로 구성되어 있다.
도7에 나타낸 회로는 리플레쉬 순서 지정번호 저장 레지스터(54)에 2비트의 리플레쉬 순서 지정번호가 저장된 경우의 실시예의 회로 구성을 나타내는 것이다.
만일 "00"의 리플레쉬 순서 지정번호가 저장된 경우에 NOR게이트(NOR1)가 "하이"레벨의 디코딩 출력신호(c0)를 발생한다. 그러면, 스위치(SW1)가 온되어 리플레쉬 인에이블 신호(CBR)를 전송한다. 즉, 지연 출력신호(d0)가 출력된다.
그리고, 만일 "01"의 리플레쉬 순서 지정번호가 저장된 경우에는 NOR게이트(NOR2)가 "하이"레벨의 디코딩 출력신호(c1)를 발생한다. 그러면, 스위치(SW2)가 온되어 지연기(D1)에 의해서 지연된 지연 출력신호(d1)를 전송한다. 즉, 리플레쉬 인에이블 신호(CBR)가 지연기(D1)에 의해서 지연되어 출력된다.
만일 "11"의 리플레쉬 순서 지정번호가 저장된 경우에는 NOR게이트(NOR4)가 "하이"레벨의 디코딩 출력신호(c3)를 발생한다. 그러면, 스위치(SW4)가 온되어 지연기(D3)에 의해서 지연된 지연 출력신호(d3)를 전송한다. 즉, 리플레쉬 인에이블 신호(CBR)가 지연기(D1, D2, D3)에 의해서 지연되어 출력된다.
따라서, "00"의 리플레쉬 순서 지정번호가 저장된 동적 반도체 메모리 장치의 리플레쉬 동작이 "01"의 리플레쉬 순서 지정번호가 저장된 동적 반도체 메모리 장치의 리플레쉬 동작보다 먼저 수행된다. 마찬가지로, "10"의 리플레쉬 순서 지정번호가 저장된 동적 반도체 메모리 장치의 리플레쉬 동작이 "11"의 리플레쉬 순서 지정번호가 저장된 동적 반도체 메모리 장치의 리플레쉬 동작보다 먼저 수행된다.
즉, 제어장치로부터 반전 컬럼 어드레스 스트로우브 신호가 반전 로우 어드레스 스트로우브 신호보다 먼저 인가되면 복수개의 동적 반도체 메모리 장치들의 리플레쉬 동작이 동시에 수행되지 않고 저장된 리플레쉬 순서 지정번호에 따라 소정의 지연 시간을 가지고 순차적으로 수행된다.
상술한 실시예에서는 4개의 슬롯들을 구비하고, 메모리 모듈들 각각이 4개의 동적 반도체 메모리 장치들을 구비하는 시스템을 예로 들어 설명하였으나, 4개이상의 슬롯들을 구비하고, 메모리 모듈들 각각이 4개이상의 동적 반도체 메모리 장치들을 구비하는 경우에도 적용 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 동적 반도체 메모리 장치들을 구비한 시스템 및 이 시스템의 리플레쉬 방법은 동적 반도체 메모리 장치 외부에 별도의 회로 구성을 가지지 않으면서 리플레쉬 동작시에 소모되는 피크 전류를 줄일 수 있다.

Claims (9)

  1. 복수개의 동적 반도체 메모리 장치들; 및
    상기 복수개의 동적 반도체 메모리 장치들의 동작을 제어하는 제어수단을 구비하고,
    상기 복수개의 동적 반도체 메모리 장치들 각각이
    초기화시에 상기 제어수단으로부터 인가되는 리플레쉬 순서 지정번호를 저장하는 저장수단;
    상기 제어수단으로부터 인가되는 리플레쉬 제어 명령에 응답하여 리플레쉬 인에이블 신호를 발생하는 리플레쉬 인에이블 신호 발생수단; 및
    상기 리플레쉬 순서 지정번호에 대응하는 지연 시간만큼 상기 리플레쉬 인에이블 신호를 지연하는 리플레쉬 인에이블 신호 지연수단을 구비하는 것을 특징으로 하는 시스템.
  2. 제1항에 있어서, 상기 리플레쉬 인에이블 신호 지연수단은
    상기 리플레쉬 순서 지정번호를 디코딩하여 소정 개수의 디코딩 출력신호들을 발생하는 디코딩 수단;
    상기 리플레쉬 인에이블 신호를 소정 시간만큼 지연하여 소정 개수의 지연 출력신호들을 발생하는 지연수단; 및
    상기 소정 개수의 디코딩 출력신호들 각각에 응답하여 상기 리플레쉬 인에이블 신호 및 상기 소정 개수의 지연 출력신호들 각각을 출력하는 스위칭 수단을 구비하는 것을 특징으로 하는 시스템.
  3. 제2항에 있어서, 상기 지연수단은
    상기 리플레쉬 인에이블 신호를 입력하여 상기 소정 개수의 지연 출력신호들을 발생하는 소정 개수의 직렬 연결된 지연기들을 구비하는 것을 특징으로 하는 시스템.
  4. 제1항에 있어서, 상기 제어수단은
    상기 리플레쉬 순서 지정번호를 상기 복수개의 동적 반도체 메모리 장치들 각각의 데이터 입출력 신호 라인을 통하여 인가하는 것을 특징으로 하는 시스템.
  5. 복수개의 동적 반도체 메모리 장치들; 및
    상기 복수개의 동적 반도체 메모리 장치들의 동작을 제어하는 제어수단을 구비하고,
    상기 복수개의 동적 반도체 메모리 장치들 각각이
    초기화시에 상기 제어수단으로부터 인가되는 리플레쉬 순서 지정번호를 저장하는 저장수단;
    상기 리플레쉬 순서 지정번호를 디코딩하여 소정 개수의 디코딩 출력신호들을 발생하는 디코딩 수단;
    상기 제어수단으로부터 인가되는 리플레쉬 제어 명령에 응답하여 리플레쉬 인에이블 신호를 발생하는 리플레쉬 인에이블 신호 발생수단;
    상기 리플레쉬 인에이블 신호를 소정 시간만큼 지연하여 소정 개수의 지연 출력신호들을 발생하는 지연수단;
    상기 소정 개수의 디코딩 출력신호들 각각에 응답하여 상기 소정 개수의 지연 출력신호들 각각을 출력하는 스위칭 수단; 및
    상기 스위칭 수단의 출력신호에 응답하여 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생수단을 구비하는 것을 특징으로 하는 시스템.
  6. 제5항에 있어서, 상기 지연수단은
    상기 리플레쉬 인에이블 신호를 입력하여 상기 소정 개수의 지연 출력신호들을 발생하는 소정 개수의 직렬 연결된 지연기들을 구비하는 것을 특징으로 하는 시스템.
  7. 제5항에 있어서, 상기 제어수단은
    상기 리플레쉬 순서 지정번호를 상기 복수개의 동적 반도체 메모리 장치들 각각의 데이터 입출력 신호 라인을 통하여 인가하는 것을 특징으로 하는 시스템.
  8. 복수개의 동적 반도체 메모리 장치들; 및
    상기 복수개의 동적 반도체 메모리 장치들의 동작을 제어하는 제어수단을 구비한 시스템의 리플레쉬 방법에 있어서,
    상기 시스템의 초기화시에 상기 복수개의 동적 반도체 메모리 장치들로 리플레쉬 순서 지정번호를 인가함으로써 상기 복수개의 동적 반도체 메모리 장치들에 상기 리플레쉬 순서 지정번호를 저장하는 단계; 및
    리플레쉬 동작 수행시에 상기 제어수단으로부터 리플레쉬 제어 명령이 인가되면 상기 복수개의 동적 반도체 메모리 장치들에 저장된 리플레쉬 순서 지정번호에 따라 상기 복수개의 동적 반도체 메모리 장치들이 순차적으로 리플레쉬 동작을 수행하는 단계를 구비하는 것을 특징으로 하는 시스템의 리플레쉬 방법.
  9. 제8항에 있어서, 상기 리플레쉬 동작을 수행하는 단계는
    상기 리플레쉬 순서 지정번호를 디코딩하여 소정 개수의 디코딩 출력신호들을 발생하는 단계;
    상기 리플레쉬 제어 명령을 소정 시간만큼 지연하여 소정 개수의 지연 출력신호들을 발생하는 단계; 및
    상기 소정 개수의 디코딩 출력신호들 각각에 응답하여 상기 소정 개수의 지연 출력신호들 각각을 출력하는 단계를 구비하는 것을 특징으로 하는 시스템의 리플레쉬 방법.
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