KR20030058600A - 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 SEG(Selective Epitaxial Growth) 공정을 사용하여 게이트 전극과 노출된 활성 영역의 반도체 기판에 난 살리사이드(Non-salicide)용 박막의 선택 식각 공정 시 식각되는 두께만큼 에피택셜(Epitaxial)층을 형성한 후 상기 난 살리사이드용 박막의 선택 식각 공정을 진행하므로. 상기 난 살리사이드용 박막의 선택 식각 공정 시 게이트 전극과 노출된 활성 영역의 반도체 기판이 식각되거나 손상되어 발생된 누설 전류를 방지하므로 소자의 수율 및 신뢰성을 증가시키는 특징이 있다.

Description

트랜지스터의 제조 방법{Method for manufacturing a transistor}
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 난 살리사이드(Non-salicide)용 박막의 선택 식각 공정 시 식각되는 두께만큼 게이트 전극과 반도체기판에 에피택셜(Epitaxial)층을 형성한 후 상기 난 살리사이드용 박막의 선택 식각 공정을 진행하여 소자의 수율 및 신뢰성을 증가시키는 트랜지스터의 제조 방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도로서,“A”는 살리사이드 형성 영역인 제 1 영역을 도시한 것이고,“B”는 난 살리사이드 영역인 제 2 영역을 도시한 것이다.
도 1a를 참조하면, 소자분리 영역에 소자분리막(13)이 형성된 n형의 반도체 기판(11)상에 산화막, 다결정 실리콘층 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 다결정 실리콘층과 산화막을 식각하여 게이트 산화막(15)과 게이트 전극(17)을 형성한 후, 상기 감광막을 제거한다.
이어, 상기 게이트 전극(17)을 마스크로 전면에 저농도의 붕소(B) 이온을 주입하고 드라이브- 인(Drive-in) 공정을 실시하여 제 1 불순물 영역(19)을 형성한다.
그리고, 전면에 산화막(21)과 질화막을 형성하고, 상기 산화막(21)과 질화막을 에치백(Etch back)하여 상기 게이트 전극(17) 양측에 질화막 스페이서(23)를 형성한다.
그 후, 상기 게이트 전극(17), 산화막(21) 및 질화막 스페이서(23)를 마스크로 전면에 고농도 p형 불순물 이온을 주입 및 드라이브-인 하여 제 2 불순물영역(25)을 형성한다. 이때, 상기 제 1, 제 2 불순물 영역(19, 25)의 형성으로 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성한다.
도 1b를 참조하면, 상기 질화막 스페이서(23)를 포함한 전면에 난 살리사이드용 박막(27)을 형성한다.
도 1c를 참조하면, 상기 제 1 영역(A)의 난 살리사이드용 박막(27)을 식각한다. 이때, 상기 난 살리사이드용 박막(27)의 식각 공정 시 상기 게이트 전극(17)과 노출된 상기 제 1 영역(A)의 반도체 기판(11)도 식각되거나 손상(F)된다.
도 1d를 참조하면, 상기 게이트 전극(17)을 포함한 전면에 코발트(Cobalt)와 티타늄(Titanium)과 같은 금속층을 형성하고, 전면을 열처리하면 상기 금속층과 실리콘이 반응을 일으켜 상기 제 1 영역(A)의 게이트 전극(17)과 소오스/드레인 불순물 영역의 표면에 살리사이드층(29)을 발생시킨 후, 상기 금속층을 제거한다.
그러나, 종래의 트랜지스터의 제조 방법은 살리사이드 형성 영역과 난 살리사이드 영역을 구분하기 위한 난 살리사이드용 박막의 선택 식각 공정 시 게이트 전극과 노출된 활성 영역의 반도체 기판도 식각되거나 손상되기 때문에 살라사이드의 계면이 소오스/드레인 불순물 영역에 가까워져 누설 전류가 증가하므로 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 SEG(Selective Epitaxial Growth) 공정을 사용하여 게이트 전극과 노출된 활성 영역의 반도체 기판에 난 살리사이드용 박막의 선택 식각 공정 시 식각되는 두께만큼 에피택셜층을형성한 후 상기 난 살리사이드용 박막의 선택 식각 공정을 진행하므로. 상기 난 살리사이드용 박막의 선택 식각 공정 시 게이트 전극과 노출된 활성 영역의 반도체 기판이 식각되거나 손상되어 발생된 누설 전류를 방지하는 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,41: 반도체 기판13,43: 소자분리 산화막
15,45: 게이트 산화막17,47: 게이트 전극
19,49: 제 1 불순물 영역21,51: 산화막
23,53: 질화막 스페이서25,55: 제 2 불순물 영역
27,57: 난 살리사이드용 박막29,59: 살리사이드층
56: 에피택셜층
이상의 목적을 달성하기 위한 본 발명은 살리사이드 형성 영역과 난 살리사이드 영역이 각각 정의된 반도체 기판 상에 게이트 절연막을 개재하며 양측에 절연막 스페이서를 구비한 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 반도체 기판 표면 내에 LDD 구조의 소오스/드레인 불순물 영역을 형성하는 단계, 상기 게이트 전극과 노출된 반도체 기판 상에 에피택셜층을 성장시키는 단계, 전면에 절연막을 형성하는 단계, 상기 살리사이드 형성 영역의 절연막을 식각하되, 상기 살리사이드 형성 영역의 에피택셜층도 식각되어 제거되는 단계 및 상기 살리사이드 형성 영역의 게이트 전극과 소오스/드레인 불순물 영역의 표면에 살리사이드층을 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 제공하는 것과,
상기 에피택셜층을 SEG 공정으로 형성하는 것을 특징으로 한다.
본 발명의 원리는 SEG 공정을 사용하여 게이트 전극과 노출된 활성 영역의 반도체 기판에 난 살리사이드용 박막의 선택 식각 공정 시 식각되는 두께만큼 에피택셜층을 형성한 후 난 상기 살리사이드용 박막의 선택 식각 공정을 진행하므로. 상기 난 살리사이드용 박막의 선택 식각 공정 시 게이트 전극과 노출된 활성 영역의 반도체 기판이 식각되거나 손상되기 때문에 살라사이드의 계면이 소오스/드레인불순물 영역에 가까워져 발생된 누설 전류를 방지하는 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도로서,“A”는 살리사이드 형성 영역인 제 1 영역을 도시한 것이고,“B”는 난 살리사이드 영역인 제 2 영역을 도시한 것이다.
도 2a를 참조하면, 소자분리 영역에 소자분리막(43)이 형성된 n형의 반도체 기판(41)상에 산화막, 다결정 실리콘층 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 다결정 실리콘층과 산화막을 식각하여 게이트 산화막(45)과 게이트 전극(47)을 형성한 후, 상기 감광막을 제거한다.
이어, 상기 게이트 전극(47)을 마스크로 전면에 저농도의 붕소(B) 이온을 주입하고 드라이브- 인 공정을 실시하여 제 1 불순물 영역(49)을 형성한다.
그리고, 전면에 산화막(51)과 질화막을 형성하고, 상기 산화막(51)과 질화막을 에치백하여 상기 게이트 전극(47) 양측에 질화막 스페이서(53)를 형성한다.
그 후, 상기 게이트 전극(47), 산화막(51) 및 질화막 스페이서(53)를 마스크로 전면에 고농도 p형 불순물 이온을 주입 및 드라이브-인 하여 제 2 불순물 영역(55)을 형성한다. 이때, 상기 제 1, 제 2 불순물 영역(49, 25)의 형성으로 LDO 구조의 소오스/드레인 영역을 형성한다. 그리고, 상기 산화막(51)은 상기 게이트 전극(47)과 질화막 스페이서(53) 사이의 버퍼(Buffer) 역할을 한다.
그리고, SEG 공정으로 상기 게이트 전극(47)과 노출된 반도체 기판(41) 상에 에피택셜층(56)을 성장시킨다. 이때, 상기 에피택셜층(56)을 후속 공정인 난 살리사이드용 박막의 선택 식각 공정 시 상기 게이트 전극(47)과 노출된 반도체 기판(41)이 식각되는 두께만큼 성장시킨다.
도 2b를 참조하면, 상기 에피택셜층(56)을 포함한 전면에 난 살리사이드용 박막(57)을 형성한다.
도 2c를 참조하면, 상기 제 1 영역(A)의 난 살리사이드용 박막(57)을 식각한다. 이때, 상기 난 살리사이드용 박막(57)의 식각 공정 시 상기 게이트 전극(47)과 노출된 상기 제 1 영역(A)의 반도체 기판(41) 상에 형성된 에피택셜층(56)이 식각되어 제거된다.
도 2d를 참조하면, 상기 게이트 전극(47)을 포함한 전면에 코발트와 티타늄과 같은 금속층을 형성하고, 전면을 열처리하면 상기 금속층과 실리콘이 반응을 일으켜 상기 제 1 영역(A)의 게이트 전극(47)과 소오스/드레인 불순물 영역의 표면에 살리사이드층(59)을 발생시킨 후, 상기 금속층을 제거한다.
본 발명의 트랜지스터의 제조 방법은 SEG 공정을 사용하여 게이트 전극과 노출된 활성 영역의 반도체 기판에 난 살리사이드용 박막의 선택 식각 공정 시 식각되는 두께만큼 에피택셜층을 형성한 후 상기 난 살리사이드용 박막의 선택 식각 공정을 진행하므로. 상기 난 살리사이드용 박막의 선택 식각 공정 시 게이트 전극과 노출된 활성 영역의 반도체 기판이 식각되어 발생된 누설 전류를 방지하므로 소자의 수율 및 신뢰성을 증가시키는 효과가 있다.

Claims (2)

  1. 살리사이드 형성 영역과 난 살리사이드 영역이 각각 정의된 반도체 기판 상에 게이트 절연막을 개재하며 양측에 절연막 스페이서를 구비한 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 반도체 기판 표면 내에 LDD 구조의 소오스/드레인 불순물 영역을 형성하는 단계;
    상기 게이트 전극과 노출된 반도체 기판 상에 에피택셜층을 성장시키는 단계;
    전면에 절연막을 형성하는 단계;
    상기 살리사이드 형성 영역의 절연막을 식각하되, 상기 살리사이드 형성 영역의 에피택셜층도 식각되어 제거되는 단계;
    상기 살리사이드 형성 영역의 게이트 전극과 소오스/드레인 불순물 영역의 표면에 살리사이드층을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 에피택셜층을 SEG 공정으로 형성함을 특징으로 하는 트랜지스터의 제조 방법.
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