KR20030039972A - 온 글라스 싱글칩 액정표시장치 - Google Patents

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Abstract

불량율이 감소되고, 전체적인 사이즈가 줄어든 액정표시장치가 개시된다. 영상을 표시하는 액정표시패널 내에는 로우 방향으로 연장하여 형성된 게이트 라인들을 구동하는 게이트 구동회로 및 칼럼 방향으로 연장하여 형성된 데이터 라인을 블록 방식으로 구동하기 위한 라인블록 선택회로가 형성된다. 또한, 상기 액정표시패널 상에는 컨트롤부, 메모리부, 레벨 쉬프트부, 소오스 구동부, 공통전압 발생부 및 DC/DC 컨버터부를 포함하는 하나의 통합 구동 칩이 장착된다. 상기 통합 구동 칩은 상기 게이트 구동회로 및 라이블록 선택회로를 구동시킬 뿐만 아니라, 상기 액정표시패널의 전반적인 구동을 제어하여 영상을 디스플레이시킨다. 따라서, 상기 액정표시장치의 불량율을 감소시킬 수 있고, 상기 액정표시장치의 전체적인 사이즈를 줄일 수 있다.

Description

온 글라스 싱글칩 액정표시장치{ON-GLASS SINGLE CHIP LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정표시장치에 관한 것으로, 더욱 상세하게는 불량율을 감소시키고, 더불어 전체적인 사이즈까지 줄일 수 있는 온 글라스 싱글칩을 갖는 액정표시장치에 관한 것이다.
최근 들어 정보 처리 기기는 다양한 형태, 다양한 기능, 더욱 빨라진 정보 처리 속도를 갖도록 급속하게 발전되고 있다. 이러한 정보 처리 장치에서 처리된 정보는 전기적인 신호 형태를 갖는다. 따라서, 사용자가 정보 처리 장치에서 처리된 정보를 육안으로 확인하기 위해서는 인터페이스 역할을 하는 디스플레이 장치를 필요로 한다.
최근에는 액정표시장치가 CRT방식의 디스플레이 장치에 비하여, 경량, 소형이면서, 고해상도, 저전력 및 친환경적인 이점을 가지며 풀-컬러화가 가능하여 차세대 디스플레이 장치로 부각되고 있다.
이러한 액정표시장치 중에서도 두 장의 기판에 각각 전극이 형성되고, 각 전극에 인가되는 전압을 스위칭하기 위한 박막 트랜지스터를 구비하는 장치가 주로 사용된다. 이와 같이 박막 트랜지스터를 이용하는 액정표시장치는 비결정형과 다결정형으로 구분된다.
다결정형 액정표시장치는 소자 동작을 고속화할 수 있고 소자의 저전력 구동이 가능한 장점이 있는 반면, 박막 트랜지스터 제조 공정이 복잡한 단점이 있다. 따라서, 다결정형 액정표시장치는 소형 디스플레이 장치에 주로 적용되고, 비결정형 액정표시장치는 주로 노트북 PC, LCD 모니터, HDTV 등의 대화면 디스플레이 장치에 적용된다.
도 1은 종래의 비정질형 액정표시장치를 나타낸 평면도이다.
도 1을 참조하면, 비결정형 액정표시장치(50)는 픽셀 어레이가 형성된 액정표시패널(10), 상기 액정표시패널(10)에 구동 신호를 제공하기 위한 구동 인쇄회로기판(36, 42) 및 상기 액정표시패널(10)과 상기 구동 인쇄회로기판(36, 42)을 전기적으로 연결하기 위한 테이프 캐리어 패키지(Tape Carrier Package; 이하, TCP, 32, 38)를 구비한다.
상기 구동 인쇄회로기판(36, 42)은 상기 액정표시패널(10)에 형성된 복수의 데이터 라인을 구동하기 위한 데이터 인쇄회로기판(36)과 상기 액정표시패널(10)에 형성된 복수의 게이트 라인을 구동하기 위한 게이트 인쇄회로기판(42)을 포함한다. 한편, 상기 데이터 인쇄회로기판(36)은 데이터측 TCP(32)에 의해 상기 복수의 데이터 라인 단자부와 연결되고, 상기 게이트 인쇄회로기판(42)은 게이트측 TCP(38)에의해 상기 복수의 게이트 라인 단자부와 연결된다.
이때, 데이터측 TCP(32) 상에 칩 온 필름(CHIP ON FILM; 이하, COF) 방식으로 데이터 구동 칩(34)이 형성되고, 게이트측 연성회로기판(38) 상에 COF 방식으로 게이트 구동 칩(40)이 형성된다.
최근에는 비결정형 액정표시장치에서도 다결정형 액정표시장치와 같이 액정표시패널의 유리 기판 상에 데이터 구동회로 및 게이트 구동회로를 형성함으로써 조립공정의 수를 감소하고자 하는 기술 개발에 힘쓰고 있다.
도 2는 게이트 및 데이터 구동 회로가 패널내에 내장된 비결정형 액정표시장치를 나타낸 평면도이다.
도 2를 참조하면, 비결정형 액정표시장치(90)는 픽셀 어레이가 형성된 표시영역 및 상기 표시영역의 주변영역을 갖는 유리기판(60)을 구비한다. 상기 주변영역에는 다수의 데이터 구동 칩(61) 및 게이트 구동 칩(62)이 형성된다. 이때, 상기 다수의 데이터 구동 칩(61)의 출력 단자들은 복수의 데이터 라인에 연결되고, 다수의 게이트 구동 칩(62)의 출력 단자들은 복수의 게이트 라인에 연결된다. 상기 데이터 구동 칩(61) 및 게이트 구동 칩(62)의 입력 단자들은 연성인쇄회로기판(70)을 통해 통합 인쇄회로기판(미도시)과 연결된다.
한편, 상기 연성회로기판(70)에는 상기 데이터 구동 칩(61) 및 게이트 구동 칩(62)에 타이밍 신호 및 영상 데이터 신호를 제공하기 위한 컨트롤 구동 칩(71) 및 공통 전압을 발생하는 공통전압 발생칩(72)이 장착된다.
이와 같이, 상기 유리기판(60) 내에 상기 데이터 구동 칩(61) 및 게이트 구동 칩(62)을 장착하는 구조는 제조 원가를 절감시키고 구동 회로의 일체화로 전력 손실을 최소화할 수 있다.
그러나, 여러 개의 구동 칩을 상기 유리 기판(60) 위에 장착하게 되면, 다음과 같은 문제점이 발생된다.
첫 번째, 상기 유리 기판에 여러 개의 칩을 장착하면, 불량율도 칩의 개수만큼 증가된다. 즉, 칩 하나에만 불량이 발생되어도 액정표시모듈 전체가 불량 처리되기 때문에 수율이 떨어지고, 또한, 불량율이 상승하면, 그만큼 공정 시간도 길어지기 때문에 생산성이 저하된다.
두 번째, 기구적인 측면에서 상기 유리 기판에 여러 개의 칩을 장착하면, 액정표시패널의 크기가 전체적으로 증가된다. 즉, 칩의 개수가 증가하면, 상기 유리 기판에 형성되는 패턴의 수가 증가되고, 상기 패턴의 형성 공간을 확보하기 위해서는 상기 액정표시패널의 크기가 커질 수밖에 없다. 이로 인해, 사이즈가 한정된 액정표시패널에서 고해상도를 구현하기가 불가하다.
세 번째, 상기 칩들은 상기 액정표시패널의 일부 영역에만 장착되기 때문에 상기 액정표시패널의 구조가 좌우 대칭형을 이루지 못하여 일측으로 치우치게 된다. 따라서, 상기 액정표시장치의 크기가 더욱 커지게 된다.
네 번째, 화면 특성에서 보면, 상기 유리 기판에 장착되는 칩의 접촉 저항에 의해 화질의 균일성이 떨어진다.
이에 본 발명의 기술과 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 제1 목적은 표시 영역의 주변 영역에 액정표시패널을 구동하는 하나의 통합 구동 칩을 장착함으로써 칩을 장착하는데 소요되는 공정시간 및 불량율을 감소시킬 수 있고, 더불어 전체적인 사이즈를 줄일 수 있는 온 글라스 싱글칩 액정표시장치를 제공하는 것이다.
또한, 본 발명의 제2 목적은 표시 영역의 주변 영역에 데이터 라인이 연장된 표시영역의 주변영역에 라인블록 선택회로를 표시영역의 박막 트랜지스터와 동일 공정에 의해 형성하고, 1 라인분의 픽셀 데이터를 라인블록 선택회로를 통해 시분할하여 구동함으로써 상기 통합 구동 칩의 채널 단자와 상기 데이터 라인들과의 호환성을 확보할 수 있는 온 글라스 싱글칩 액정표시장치를 제공하는 것이다.
또한, 본 발명의 제3 목적은 상기 통합 구동 칩에 의해 구동되고, 게이트 라인이 연장된 표시영역의 좌우 주변영역에 게이트 라인 구동회로를 표시영역의 박막 트랜지스터와 동일 공정에 의해 지그재그로 배치되도록 형성함으로써, 표시영역의 좌우 대칭적 배치가 가능하고, 기판 상에서 게이트 구동회로의 충분한 형성공간을 확보할 수 있으므로 높은 수직 해상도를 가진 장치에도 적용이 가능한 온 글라스 싱글칩 액정표시장치를 제공하는 것이다.
또한, 본 발명의 제4 목적은 액정표시패널 상에 복수의 게이트 라인들을 구동하기 위한 게이트 구동부 및 복수의 데이터 라인들을 구동하기 위한 소오스 구동부를 내장하는 통합 구동 칩을 장착함으로써, 액정표시장치가 좌우 대칭형을 이룰 수 있고, 유효 디스플레이 면적을 증가시킬 수 있는 온 글라스 싱글칩 액정표시장치를 제공하는 것이다.
도 1은 종래의 비결정형 액정표시장치의 액정표시패널을 도시한 평면도이다.
도 2는 종래의 비결정형 액정표시패널 상에 데이터 및 게이트 구동 칩이 장착된 구조를 나타낸 평면도이다.
도 3은 본 발명의 바람직한 일 실시예에 따른 액정표시장치를 나타낸 분해 사시도이다.
도 4는 도 3에 도시된 박막 트랜지스터 기판의 일 실시예를 나타낸 평면도이다.
도 5는 도 3에 도시된 박막 트랜지스터 기판의 다른 실시예를 나타낸 평면도이다.
도 6은 도 5에 도시된 통합 구동 칩의 내부 구성을 나타낸 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 통합 구동 칩의 내부 구성을 나타낸 블록도이다.
도 8은 복수개의 데이터 라인들을 두 개의 블록으로 구분하여 선택적으로 구동하는 제1 라인블록 선택회로를 구체적으로 도시한 평면도이다.
도 9는 도 8에 도시된 제1 데이터 라인 선택회로의 출력 파형도이다.
도 10은 복수개의 데이터 라인들을 세 개의 블록으로 구분하여 선택적으로 구동하는 제2 라인블록 선택회로를 구체적으로 나타낸 평면도이다.
도 11은 도 10에 도시된 제2 데이터 라인 선택회로의 출력 파형도이다.
도 12는 복수개의 데이터 라인들을 네 개의 블록으로 구분하여 선택적으로 구동하는 제3 라인블록 선택회로를 구체적으로 나타낸 평면도이다.
도 13은 도 12에 도시된 제3 라인블록 선택회로의 출력 파형도이다.
도 14는 도 5에 도시된 게이트 구동회로를 구성하는 본 발명의 제1 실시예에 따른 제1 쉬프트 레지스터의 구성도이다.
도 15는 도 14에 도시된 쉬프트 레지스터의 회로도이다.
도 16은 도 14에 도시된 쉬프트 레지스터의 출력 파형도이다.
도 17은 도 5에 도시된 게이트 구동회로를 구성하는 본 발명의 제2 실시예에 따른 제2 쉬프트 레지스터의 구성도이다.
도 18은 도 5에 도시된 게이트 구동회로를 구성하는 본 발명의 제3 실시예에 따른 제3 쉬프트 레지스터의 구성도이다.
도 19는 도 18에 도시된 제3 쉬프트 레지스터를 구체적으로 나타낸 회로도이다.
도 20은 도 3에 도시된 연성 인쇄회로기판의 구조를 구체적으로 나타낸 사시도이다.
도 21은 본 발명의 다른 실시예에 따른 액정표시패널을 나타낸 평면도이다.
도 22는 도 21에 도시된 제1 및 제2 게이트 구동회로를 구성하는 제4 및 제5쉬프트 레지스터의 구성도이다.
도 23은 도 22에 도시된 제4 및 제5 쉬프트 레지스터의 출력 파형도이다.
도 24는 본 발명의 또 다른 실시예에 따른 액정표시패널을 나타낸 평면도이다.
도 25는 도 24에 도시된 통합 구동 칩의 내부 구성을 구체적으로 나타낸 블록도이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명에 따른 온 글라스 싱글칩 액정표시장치는, 표시영역 및 상기 표시 영역의 주변영역을 포함하는 제1 기판, 상기 제1 기판과 대면하는 제2 기판 및 상기 제1 기판과 제2 기판과의 사이에 봉입된 액정을 포함한다.
이때, 상기 제1 기판은, 상기 표시영역에 매트릭스 형상으로 제공되는 복수의 스위칭 소자들; 상기 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 스위칭 소자들 중 대응하는 스위칭 소자의 제1 전류전극에 연결되는 복수의 픽셀전극들; 상기 복수의 스위칭 소자들 중 각 로우 방향의 스위칭 소자들의 제어전극에 공통으로 연결되는 복수의 게이트 라인들; 상기 복수의 스위칭 소자들 중 각 칼럼 방향의 스위칭 소자들의 제2 전류전극에 공통으로 연결되는 복수의 데이터 라인들; 상기 복수의 게이트 라인들의 일단이 연장된 상기 주변영역의 제1 영역에 집적되고, 상기 복수의 게이트 라인들을 순차적으로 스캔하기 위한 게이트 구동회로; 및 상기 복수의 데이터 라인들이 연장된 상기 주변영역의 제2 영역에 부착되고, 외부 영상 데이터 및 외부 제어 신호들을 입력하여 상기 게이트 구동회로에 구동제어신호들을 출력하고, 상기 복수의 데이터 라인들 각각에 아날로그 구동신호를 출력하는 통합 구동 칩을 구비한다.
또한, 상술한 본 발명의 제2 목적을 달성하기 위한 본 발명에 따른 온 글라스 싱글칩 액정표시장치는, 표시영역 및 상기 표시 영역의 주변영역을 포함하는 제1 기판, 상기 제1 기판과 대면하는 제2 기판 및 상기 제1 기판과 제2 기판과의사이에 봉입된 액정을 포함한다.
이때, 상기 제1 기판은, 상기 표시영역에 매트릭스 형상으로 제공되는 복수의 스위칭 소자들; 상기 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 스위칭 소자들 중 대응하는 스위칭 소자의 제1 전류전극에 연결되는 복수의 픽셀전극들; 상기 복수의 스위칭 소자들 중 각 로우 방향의 스위칭 소자들의 제어전극에 공통으로 연결되는 복수의 게이트 라인들; 상기 복수의 스위칭 소자들 중 각 칼럼 방향의 스위칭 소자들의 제2 전류전극에 공통으로 연결되는 복수의 데이터 라인들; 상기 복수의 게이트 라인들의 일단이 연장된 상기 주변영역의 제1 영역에 집적되고, 상기 복수의 게이트 라인들을 순차적으로 스캔하기 위한 게이트 구동회로; 상기 복수의 데이터 라인들이 연장된 상기 주변영역의 제2 영역에 집적되고, 블록단위의 아날로그 구동신호들을 입력하고, 상기 복수의 데이터 라인들의 각 라인 블록들을 선택하고, 선택된 라인블럭의 데이터 라인들에 상기 블록단위의 아날로그 구동신호들을 스위칭하기 위한 라인블록 선택회로; 및 상기 제2 영역에 부착되고, 외부 영상 데이터 및 외부 제어신호들을 입력하여 상기 게이트 구동회로에 구동제어신호들을 출력하고, 상기 라인블록 선택회로에 라인블록선택신호들 및 블록단위의 아날로그 구동신호들을 출력하는 통합 구동 칩을 구비한다.
상기 통합 구동 칩은, 상기 외부 영상 데이터 및 외부 제어신호의 입력을 인터페이싱하기 위한 인터페이스부; 상기 외부 영상 데이터를 저장하기 위한 메모리부; 상기 메모리로부터 독출된 블록단위의 영상 데이터를 입력하여 블록단위의 아날로그 구동신호들을 출력하기 위한 소오스 구동부; 상기 구동제어신호들 및 라인블록선택신호들을 레벨쉬프팅하여 출력하기 위한 레벨 쉬프트부; 및 상기 인터페이스부를 통하여 입력을 제어하고, 상기 외부 제어신호들에 응답하여, 상기 영상 데이터를 상기 메모리부에 저장하고, 상기 구동제어신호들 및 라인블록선택신호를 생성하여 상기 레벨 쉬프트부에 제공하고, 상기 메모리부에 저장된 영상 데이터를 블록단위로 독출하여 상기 소오스 구동부에 제공하는 컨트롤부를 구비한다.
상기 통합 구동 칩은, 공통전압을 발생하여 상기 액정표시패널 상에 형성된 공통전극라인에 제공하기 위한 공통 전압 발생부 및 외부로부터 전원을 공급받아 상기 전원의 레벨을 업 또는 다운시켜 상기 타이밍 컨트롤부, 레벨 쉬프트부, 소오스 구동부 및 공통 전압 발생부로 제공하기 위한 DC/DC 컨버터를 더 포함한다.
상기 외부 제어신호들은 메인 클럭신호, 수평동기신호, 수직동기신호, 데이터 인에이블신호를 포함한다. 이때, 상기 외부 제어신호들은 모드선택신호를 더 포함하고, 상기 컨트롤부는 상기 모드선택신호에 응답하여 상기 라인블록선택신호들을 생성한다.
상기 블록단위가 수평 해상도의 1/2인 경우에 제1 라인블록은 홀수번째 데이터 라인들을 포함하고, 제2 라인블록은 짝수번째 데이터 라인들을 포함한다.
이때, 상기 라인블록선택회로는, 제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 홀수번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 대응하는 하나의 선택신호에 연결된 복수의 제1 선택 트랜지스터들; 및 제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 짝수번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 대응하는 다른 하나의 선택신호에 연결된 복수의 제2 선택 트랜지스터들을 포함한다.
상기 블록단위가 수평 해상도의 1/3인 경우에 제1 라인블록은 3n-2(n은 자연수)번째 데이터 라인들을 포함하고, 제2 라인블록은 3n-1번째 데이터 라인들을 포함하고, 제3 라인블록은 3n번째 데이터 라인들을 포함한다.
이때, 상기 라인블록선택회로는, 제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 3n-2번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제1 선택신호에 연결된 복수의 제1 선택 트랜지스터들; 제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 3n-1번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제2 선택신호에 연결된 복수의 제 2 선택 트랜지스터들; 및 제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 3n번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제3 선택신호에 연결된 복수의 제2 선택 트랜지스터들을 포함한다.
또한, 상술한 본 발명의 제3 목적을 달성하기 위한 본 발명에 따른 온 글라스 싱글칩 액정표시장치는, 표시영역 및 상기 표시 영역의 주변영역을 포함하는 제1 기판, 상기 제1 기판과 대면하는 제2 기판 및 상기 제1 기판과 제2 기판과의 사이에 봉입된 액정을 포함한다.
이때, 상기 제1 기판은, 상기 표시영역에 매트릭스 형상으로 제공되는 복수의 스위칭 소자들; 상기 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 스위칭 소자들 중 대응하는 스위칭 소자의 제1 전류전극에 연결되는 복수의 픽셀전극들; 상기 복수의 스위칭 소자들 중 각 로우 방향의 스위칭 소자들의 제어전극에 공통으로 연결되는 복수의 게이트 라인들; 상기 복수의 스위칭 소자들 중 각 칼럼 방향의 스위칭 소자들의 제2 전류전극에 공통으로 연결되는 복수의 데이터 라인들; 상기 복수의 게이트 라인들의 일단이 연장된 상기 주변영역의 제1 영역에 집적되고, 상기 복수의 게이트 라인들 중 홀수번째 게이트 라인들을 구동하기 위한 제1 게이트 구동회로; 상기 복수의 게이트 라인들의 타단이 연장된 상기 주변영역의 제2 영역에 집적되고, 상기 복수의 게이트 라인들 중 짝수번째 게이트 라인들을 구동하고, 상기 전체 게이트 라인들이 순차적으로 스캔되도록 상기 제1 게이트 구동회로와 복수의 게이트 라인들을 통하여 연결된 제2 게이트 구동회로; 상기 복수의 데이터 라인들이 연장된 상기 주변영역의 제3 영역에 집적되고, 블록단위의 아날로그 구동신호들을 입력하고, 상기 복수의 데이터 라인들의 각 라인블럭들을 선택하고, 선택된 라인블럭의 데이터 라인들에 상기 블록단위의 아날로그 영상신호들을 스위칭하기 위한 라인블록 선택회로; 및 상기 제3 영역에 부착되고, 외부 영상 데이터 및 외부 제어신호들을 입력하여 상기 게이트 구동회로에 구동제어신호들을 출력하고, 상기 라인블록 선택회로에 라인블록선택신호들 및 블록단위의 아날로그 구동신호들을 출력하는 통합 구동 칩을 구비한다.
또한, 상술한 본 발명의 제4 목적을 달성하기 위한 본 발명에 따른 온 글라스 싱글칩 액정표시장치는, 표시영역 및 상기 표시 영역의 주변영역을 포함하는 제1 기판, 상기 제1 기판과 대면하는 제2 기판 및 상기 제1 및 제2 기판 사이에 봉입된 액정을 포함한다.
이때, 상기 제1 기판은, 상기 표시영역에 매트릭스 형상으로 제공되는 복수의 스위칭 소자들; 상기 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 스위칭 소자들 중 대응하는 스위칭 소자의 제1 전류전극에 연결되는 복수의 픽셀전극들; 상기 복수의 스위칭 소자들 중 각 로우 방향의 스위칭 소자들의 제어전극에 공통으로 연결되는 복수의 게이트 라인들; 상기 복수의 스위칭 소자들 중 각 칼럼 방향의 스위칭 소자들의 제2 전류전극에 공통으로 연결되는 복수의 데이터 라인들; 상기 복수의 데이터 라인들의 일단이 연장된 주변영역에 집적되고, 블록단위의 아날로그 구동신호들을 입력하고, 상기 복수의 데이터 라인들의 각 라인블럭들을 선택하고, 선택된 라인블럭의 데이터 라인들에 상기 블록단위의 아날로그 영상신호들을 스위칭하기 위한 라인블록 선택회로; 및 상기 라인블록 선택회로가 형성된 주변영역에 부착되고, 외부 영상데이터 및 외부 제어신호들을 입력하여 상기 복수의 게이트 라인들 중 홀수번째 라인들에 제1 게이트구동신호들을 제공하고 상기 복수의 게이트 라인들 중 짝수번째 라인들에 제2 게이트구동신호들을 제공하고, 상기 라인블록 선택회로에 라인블록 선택신호들 및 블록단위의 아날로그 구동신호들을 출력하기 위한 통합 구동 칩을 구비한다.
이때, 상기 통합 구동 칩은, 상기 외부 영상 데이터 및 외부 제어신호의 입력을 인터페이싱하기 위한 인터페이스부; 상기 외부 영상 데이터를 저장하기 위한 메모리부; 상기 메모리로부터 독출된 블록단위의 영상 데이터를 입력하여 블록단위의 아날로그 구동신호들을 출력하기 위한 소오스 구동부; 제1 구동제어신호, 제2 구동제어신호 및 라인블록선택신호들의 레벨을 쉬프팅하여 출력하기 위한 레벨 쉬프트부; 상기 제1 구동제어신호에 의해 상기 복수의 게이트 라인들 중 홀수번째 게이트 라인에 제1 게이트 구동신호를 제공하기 위한 제1 게이트 구동부; 상기 제2 구동제어신호에 의해 상기 복수의 게이트 라인들 중 짝수번째 게이트 라인에 제2 게이트 구동신호를 제공하기 위한 제2 게이트 구동부; 및 상기 인터페이스부를 통하여 입력을 제어하고, 상기 외부 제어신호들에 응답하여, 상기 영상 데이터를 상기 메모리부에 저장하고, 상기 제1, 제2 구동제어신호들 및 라인블록선택신호를 생성하여 상기 레벨 쉬프트부에 제공하고, 상기 메모리부에 저장된 영상 데이터를 블록단위로 독출하여 상기 소오스 구동부에 제공하는 컨트롤부를 구비한다.
상술한 온 글라스 싱글칩 액정표시장치에 따르면, 액정표시패널 상에 장착되어 상기 액정표시패널의 전반적인 구동을 제어함으로써 영상을 디스플레이시키기 위한 통합 구동 칩이 장착된다. 따라서, 상기 액정표시장치의 불량율을 최소화할 수 있고, 전체적인 사이즈를 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 바람직한 일 실시예에 따른 액정표시장치의 분해 사시도이다.
도 3을 참조하면, 액정표시장치(500)는 크게 액정표시패널 어셈블리(100), 백라이트 어셈블리(200), 샤시(300) 및 커버(400)를 포함한다.
상기 액정표시패널 어셈블리(100)는 액정표시패널(110), 연성인쇄회로기판(Flexible Printed Circuit; 190, 이하, FPC) 및 통합 구동 칩(180)을 포함한다.
상기 액정표시패널(110)은 하부 기판인 박막 트랜지스터 기판(120), 상부 기판인 컬러필터기판(130) 및 그 사이에 제공되는 액정층(미도시)을 포함한다. 상기 박막 트랜지스터 기판(120)에는 a-Si 박막 공정에 의해 표시셀 어레이 회로 및 게이트 구동회로가 형성된다. 또한, 상기 박막 트랜지스터 기판(120) 상에는 통합 구동 칩(180)이 부착된다. 상기 통합 구동 칩(180)은 상기 FPC(190)에 의해 외부 회로기판(미도시)과 전기적으로 연결된다.
한편, 상기 컬러필터기판(130)에는 RGB 화소 및 투명공통전극들이 형성된다.
상기 백라이트 어셈블리(200)는 램프 어셈블리(220), 도광판(240), 광학시트들(260), 반사판(280), 몰드 프레임(290)을 포함한다.
도 4는 도 3에 도시된 박막 트랜지스터 기판의 일 실시예를 나타낸 평면도이다.
도 4를 참조하면, 상기 박막 트랜지스터 기판(120)은 상기 컬러 필터 기판(130)과 대응하는 제1 영역 및 대응하지 않는 제2 영역으로 구분된다. 또한, 상기 제1 영역은 표시영역과 주변영역을 포함하고, 상기 표시영역에는 로우 방향으로 연장된 복수의 데이터 라인(DL)이 형성되고, 칼럼 방향으로 연장된 복수의 게이트 라인(GL)이 형성된다. 한편, 상기 표시영역의 좌측 주변영역에는 상기 복수의 게이트 라인(GL)과 연결된 게이트 구동회로(140)가 집적된다.
상기 박막 트랜지스터 기판(120)의 제2 영역에는 상기 액정표시패널(110)의 전반적인 구동을 제어하기 위한 통합 구동 칩(180)이 장착된다. 상기 통합 구동 칩(180)에는 상기 액정표시패널(110)의 외부에 배치된 회로기판으로부터 외부 영상데이터 신호(181a) 및 외부 제어신호(181b)가 입력된다. 그리고, 상기 통합 구동 칩(180)은 상기 게이트 구동 회로(140)에 구동제어신호(GC)를 출력하고, 상기 복수의 데이터 라인(DL)들에 아날로그 픽셀 데이터를 제공한다.
이때, 상기 통합 구동 칩(180)의 외부 연결 단자(181a, 182b)들은 상기 회로기판과 상기 통합 구동 칩(180)을 전기적으로 연결하기 위한 상기 FPC(190)와 연결된다.
상기 통합 구동 칩(180)의 복수의 출력 단자들 중 구동제어신호 출력 단자들(GC)은 상기 게이트 구동 회로(140)의 입력 단자들과 연결되고, 복수의 채널 단자(CH)들은 상기 복수의 데이터 라인(DL)들에 각각 연결된다. 구체적으로, 상기 구동제어신호 출력 단자(GC)들은 개시신호 출력단자, 제1 클럭신호 출력단자, 제2 클럭신호 출력단자, 제1 전원전압단자 및 제2 전원전압단자의 5개의 단자들을 포함한다.
도 5는 도 3에 도시된 박막 트랜지스터 기판의 다른 실시예를 나타낸 평면도이다.
도 5를 참조하면, 박막 트랜지스터 기판(120)은 컬러 필터 기판(130)과 대응하는 제1 영역 및 대응하지 않는 제2 영역으로 구분된다. 또한, 상기 제1 영역은 표시영역과 주변영역을 포함하고, 상기 표시영역에는 로우 방향으로 연장하여 복수의 데이터 라인(DL)이 형성되고, 칼럼 방향으로 연장하여 복수의 게이트 라인(GL)이 형성된다. 한편, 상기 표시영역의 좌측 주변영역에는 상기 복수의 게이트 라인(GL)들과 연결된 게이트 구동회로(140)가 집적되고, 상기 표시영역의 상측 주변영역에는 상기 복수의 데이터 라인(DL)과 연결된 라인블록 선택 회로(150)가 집적된다.
이때, 상기 박막 트랜지스터 기판(120)의 제2 영역에는 상기 액정표시패널(110)의 전반적인 구동을 제어하기 위한 통합 구동 칩(180)이 장착된다. 상기 통합 구동 칩(180)에는 상기 액정표시패널(110)의 외부에 배치된 회로기판으로부터 외부 영상데이터 신호(181a) 및 외부 제어신호(181b)가 입력된다. 그리고, 상기 통합 구동 칩(180)은 상기 게이트 구동 회로(140)에 구동제어신호(GC)를 출력하고, 상기 복수의 데이터 라인(DL)들에 아날로그 픽셀 데이터를 제공한다.
이때, 상기 통합 구동 칩(180)의 외부 연결단자(181a, 182b)들은 상기 회로기판과 상기 통합 구동 칩(180)을 전기적으로 연결하기 위한 상기 FPC(190)와 연결된다.
상기 통합 구동 칩(180)의 복수의 출력 단자들 중 구동제어신호 출력 단자들(GC)은 상기 게이트 구동 회로(140)의 입력 단자들과 연결되고, 라인블록 선택신호 출력단자(TG)는 상기 라인블록 선택회로(150)의 제어 단자들과 연결된다.한편, 상기 복수의 채널 단자(CH)들은 상기 라인블록 선택회로(150)의 입력 단자들과 연결된다. 상기 라인블록 선택회로(150)의 출력 단자들은 각각 상기 복수의 데이터 라인(DL)들에 연결된다. 이때, 상기 복수의 데이터 라인(DL)의 개수는 상기 통합 구동 칩의 채널 단자(CH)의 개수의 양의 정수배이다.
도 6은 도 4 및 도 5에 도시된 통합 구동 칩의 내부 구성을 나타낸 블록도이다.
도 6을 참조하면, 상기 통합 구동 칩(180)은 인터페이스부(181), 메모리부(183), 소오스 구동부(184), 레벨 쉬프트부(185), 공통전압(Vcom) 발생부(186) 및 컨트롤부(182)를 포함한다.
상기 인터페이스부(181)는 외부로부터 외부 영상데이터 신호(181a) 및 외부 제어신호(181b)를 입력받아 상기 컨트롤부(182)와 외부 장치와의 인터페이싱을 수행한다. 상기 인터페이스부(181)는 CPU 인터페이스, 비디오 그래픽 보드(VGD) 인터페이스 및 미디어-큐(Media-Q) 인터페이스에 대해 호환성을 갖는다.
상기 컨트롤부(182)는 상기 인터페이스부(181)로부터 상기 외부 영상데이터 신호(181a) 및 외부 제어신호(181b)를 입력받아 상기 외부 영상데이터 신호(181a)를 상기 메모리부(183)에 저장한다. 한편, 상기 외부 제어신호(181b)는 수평 및 수직 동기 신호, 메인 클럭신호, 데이터 인에이블 신호 및 모드 선택신호를 포함한다. 이때, 상기 컨트롤부(182)는 상기 모드 선택신호에 응답하여 상기 라인블록 선택신호(TG)를 생성한다.
또한, 상기 컨트롤부(182)는 상기 레벨 쉬프트부(185)에 구동 제어신호(GC)및 라인블록 선택신호(TG)를 제공한다. 이때, 상기 구동 제어신호(GC)는 개시신호(ST), 제1 클럭신호(CK), 제2 클럭신호(CKB), 제1 전원전압(VSS) 및 제2 전원전압(VDD)을 포함한다.
또한, 상기 컨트롤부(182)는 상기 소오스 구동부(184)에 디지털 영상데이터 신호를 제공한다. 즉, 상기 컨트롤부(182)는 상기 메모리부(183)에 저장된 상기 외부 영상데이터 신호(181a)를 블록 단위로 출력하여 상기 소오스 구동부(184)에 제공한다.
상기 메모리부(183)는 상기 컨트롤부(182)로부터 제공된 상기 외부 영상데이터 신호(181a)를 일시적으로 저장한다. 이때, 상기 메모리부(183)는 상기 외부 영상데이터 신호(181a)를 프레임(frame) 또는 라인(line) 단위로 저장한다. 만약 라인 메모리를 사용할 경우 출력이 360 채널이라면 2 라인에 해당하는 360 ×3 ×6 ×2 = 12,960 bit의 메모리가 내장된다.
상기 소오스 구동부(185)는 상기 메모리부(183)로부터 독출된 블록 단위의 디지털 영상데이터를 입력받아 블록 단위 아날로그 픽셀 데이터를 출력한다. 이때, 상기 소오스 구동부(185)의 출력단자, 즉 채널 단자(CH)들은 복수의 데이터 라인들(DL)과 연결된다.
상기 레벨 쉬프트부(184)는 상기 컨트롤부(182)로부터 상기 구동제어신호(GC) 및 라인블록 선택신호(TG)들을 레벨쉬프팅하여 출력한다. 이때, 상기 레벨 쉬프팅된 구동제어신호(GC)는 레벨이 쉬프팅된 개시신호(ST), 제1 클럭신호(CK), 제2 클럭신호(CKB), 제1 전원전압(VSS) 및 제2 전원전압(VDD) 등을 포함한다.
또한, 상기 공통전압 발생부(186)는 상기 액정층의 전압 유지율을 높이기 위해서 액정층과 병렬로 형성된 공통 전극 라인에 공통 전압(Vcom)을 인가한다.
도 7은 본 발명의 다른 실시예에 따른 통합 구동 칩의 내부 구성을 나타낸 블록도이다. 단, 도 7을 설명하는데 있어서, 도 6과 동일한 구성요소에 대해서는 동일한 참조번호를 병기하고, 그 구성요소에 대한 설명은 생략한다.
도 7을 참조하면, 상기 통합 구동 칩(180)은 인터페이스부(181), 메모리부(183), 소오스 구동부(184), 레벨 쉬프트부(185), 공통전압 발생부(186), DC/DC 컨버터(187) 및 컨트롤부(182)를 포함한다.
상기 DC/DC 컨버터(187)는 외부로부터 제공되는 제1 DC 전원(187a)을 공급받아 상기 제1 DC 전원(187a)으로부터 레벨이 업 또는 다운된 제2 DC 전원(AVDD, VSS, VDD, VCC)을 상기 통합 구동 칩(180)의 각 부에 제공한다. 일반적으로, 상기 DC/DC 컨버터(187)는 7 내지 12V의 제1 DC 전원(187a)을 제공받아 5V의 제2 DC 전원(AVDD, VSS, VDD, VCC)으로 레벨을 업 또는 다운시킨다.
상기 DC/DC 컨버터(187)에 의해 다운된 제2 DC 전원(AVDD, VSS, VDD, VCC)은 상기 소오스 구동부(184), 레벨 쉬프트부(185), 공통전압 발생부(186) 및 컨트롤부(182)에 제공된다. 구체적으로, DC/DC 컨버터(187)는 상기 제2 DC 전원(AVDD, VSS, VDD, VCC) 중 아날로그 구동전원(AVDD)을 상기 소오스 구동부(184) 및 공통전압 발생부(186)로 제공하고, 화상 구동용 전원(VSS, VDD)을 상기 레벨 쉬프트부(185)로 제공한다. 또한, 디지털 구동전원(VCC)을 상기 컨트롤부(182)로 제공한다.
이하, 도면을 참조하여 상기 통합 구동 칩(180)으로부터의 채널 단자(CH)와 상기 데이터 라인(DL) 사이에 연결되어 상기 통합 구동 칩(180)으로부터의 픽셀 데이터를 상기 복수의 데이터 라인(DL)에 선택적으로 인가하기 위한 라인블록 선택회로(150)를 구체적으로 설명하기로 한다.
도 8은 복수의 데이터 라인들을 두 개의 블록으로 구분하여 선택적으로 구동하기 위한 제1 라인블록 선택회로를 구체적으로 도시한 평면도이고, 도 9는 제1 라인블록 선택회로의 파형도이다.
도 8을 참조하면, 상기 제1 라인블록 선택회로(151)는 상기 박막 트랜지스터 기판(120)의 상측 주변영역에 형성되어, 상기 통합 구동 칩(180)으로부터 제공되는 블록 단위의 아날로그 픽셀 데이터를 상기 복수의 데이터 라인(DL1~DL2m)들에 시간차를 두고서 인가한다.
구체적으로, 상기 제1 라인블록 선택 회로(151)는 상기 2m개의 데이터 라인들(DL1~DL2m)을 2분할하여 각각 m개의 데이터 라인들을 포함하는 제1 및 제2 블록(BL1, BL2)으로 이루어진다. 구체적으로, 상기 제1 블록(BL1)은 m개의 홀수번째 데이터 라인들(DL1~DL2m-1)을 포함하고, 상기 제2 블록(BL2)은 m개의 짝수번째 데이터 라인들(DL2~DL2m)을 포함한다.
이때, 상기 통합 구동 칩(180)의 채널 단자들(CH1~CHm)은 각각 두 개의 데이터 라인에 공통적으로 연결된다. 즉, 상기 통합 구동 칩(180)의 제1 채널 단자(CH)는 제1 및 제2 데이터 라인(DL1, DL2)에 공통적으로 연결된다.
상기 제1 라인블록 선택회로(151)의 제1 블록(BL1)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 홀수번째 데이터 라인(DL1~DL2m-1)에 연결되어 상기 통합 구동 칩(180)으로부터의 제1 라인블록 선택신호(이하, TG1)에 의해 구동되는 제1 선택 트랜지스터(SW1)를 포함한다. 또한, 제2 블록(BL2)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 짝수번째 데이터 라인(DL2~DL2m)에 연결되어 상기 통합 구동 칩(180)으로부터의 제2 라인블록 선택신호(이하, TG2)에 의해 구동되는 제2 선택 트랜지스터(SW2)를 포함한다. 이때, 상기 TG1 신호 및 상기 TG2 신호는 서로 교호적으로 하이 구간을 갖는다.
구체적으로, 상기 TG1 신호에 하이(high) 신호가 인가되면, 상기 TG1 신호에 의해 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 채널 단자(CH)로부터의 아날로그 픽셀 데이터가 상기 홀수번째 데이터 라인(DL1~DL2m-1)에 인가된다. 한편, 상기 TG2 신호에 하이 신호가 인가되면, 상기 TG2 신호에 의해 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 채널 단자(CH)로부터의 아날로그 픽셀 데이터가 상기 짝수번째 데이터 라인(DL2~DL2m)에 인가된다.
도 9에 도시된 바와 같이, 상기 게이트 라인 구동회로(140)에 의해 상기 복수의 게이트 라인들(GL1~GLn)이 순차적으로 구동되면, 상기 복수의 게이트 라인(GL1~GLn)의 액티브 구간에서 상기 TG1 및 TG2 신호가 교호적으로 하이레벨구간을 갖는다.
즉, 상기 TG1 신호는 상기 복수의 게이트 라인들(GL1~GLn)의 액티브 구간의 1/2 구간만큼 하이레벨을 유지하고, 상기 TG2 신호는 상기 복수의 게이트라인(GL1~GLn) 액티브 구간의 나머지 1/2 구간만큼 하이레벨을 유지한다.
따라서, 제1 게이트 라인(GL1) 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 제1 블록(BL1)의 데이터 라인(DL2m-1)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이레벨로 되면, 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 제2 블록(BL2)의 데이터 라인(DL2m)에 상기 아날로그 구동신호가 인가된다.
또한, 제2 게이트 라인(GL2) 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 제1 블록(BL1)의 데이터 라인(DL2m-1)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이 레벨로 되면, 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 제2 블록(BL2)의 데이터 라인(DL2m)에 상기 아날로그 픽셀 데이터가 인가된다.
도 10은 복수의 데이터 라인들을 세 개의 블록으로 구분하여 선택적으로 구동하기 위한 제2 라인블록 선택회로를 구체적으로 나타낸 평면도이고, 도 11은 도 10에 도시된 제2 라인블록 선택회로의 파형도이다.
도 10을 참조하면, 상기 제2 라인블록 선택회로(152)는 상기 박막 트랜지스터 기판(120)의 상측 주변영역에 형성되고, 상기 통합 구동 칩(180)으로부터 제공되는 블록 단위의 아날로그 픽셀 데이터를 상기 복수의 데이터 라인(DL1~DL3m)으로 이루어진 블록들에 시간차를 두고서 인가한다.
구체적으로, 상기 제2 라인블록 선택회로(152)는 상기 3m개의 데이터 라인들(DL1~DL3m)을 3분할하여 m개의 데이터 라인들을 포함하는 3개의 블록 즉,제1, 제2 및 제3 블록(BL1, BL2, BL3)으로 이루어진다. 이때, 상기 제1 블록(BL1)은 m개의 1, 4, 7... 번째 데이터 라인들(DL3m-2)을 포함하고, 상기 제2 블록(BL2)은 m개의 2, 5, 8... 번째 데이터 라인들(DL3m-1)을 포함하고, 상기 제3 블록(BL3)은 m개의 3, 6, 9... 번째 데이터 라인들(DL3m)을 포함한다.
상기 통합 구동 칩(180)의 채널 단자(CH)들은 각각 세 개의 데이터 라인에 공통적으로 연결된다. 즉, 상기 통합 구동 칩(180)의 제1 채널 단자(CH1)는 제1, 제2 및 제3 데이터 라인(DL1, DL2, DL3)에 공통적으로 연결된다.
이때, 상기 제2 데이터 라인 선택회로(152)의 상기 제1 블록(BL1)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 1, 4, 7... 번째 데이터 라인(DL3m-2)에 연결되어 상기 통합 구동 칩(180)으로부터의 제1 라인블록 선택신호(이하, TG1)에 의해 구동되는 제1 선택 트랜지스터(SW1)를 포함한다. 또한, 상기 제2 블록(BL2)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 2, 5, 8...번째 데이터 라인(DL3m-1)에 연결되어 상기 통합 구동 칩(180)으로부터의 제2 라인블록 선택신호(이하, TG2)에 의해 구동되는 제2 선택 트랜지스터(SW2)를 포함한다. 또한, 상기 제3 블록(BL3)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 3, 6, 9...번째 데이터 라인(DL3m)에 연결되어 상기 통합 구동 칩(180)으로부터의 제3 라인블록 선택신호(이하, TG3)에 의해 구동되는 제3 선택 트랜지스터(SW3)를 포함한다. 이때, 상기 TG1 , TG2, TG3 신호는 서로 교호적으로 하이 구간을 갖는다.
구체적으로, 상기 TG1 신호에 하이신호가 인가되면, 상기 TG1 신호에 의해 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 채널 단자(CH)로부터의 아날로그픽셀 데이터가 상기 1, 4, 7...번째 데이터 라인(DL3m-2)에 인가된다. 한편, 상기 TG2 신호에 하이신호가 인가되면, 상기 TG2 신호에 의해 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 채널 단자(CH)로부터의 아날로그 픽셀 데이터가 상기2, 5, 8...번째 데이터 라인(DL3m-1)에 인가된다. 또한, 상기 TG3 신호에 하이신호가 인가되면, 상기 TG3 신호에 의해 상기 제3 선택 트랜지스터(SW3)가 구동되어 상기 채널단자(CH)로부터의 아날로그 픽셀 데이터가 상기 3, 6, 9...번째 데이터 라인(DL3m)에 인가된다.
도 11에서 보는 바와 같이, 상기 게이트 라인 구동회로(140)에 의해 상기 복수의 게이트 라인들(GL1~GLn)이 순차적으로 구동되면, 상기 복수의 게이트 라인들(GL1~GLn)의 액티브 구간에서 상기 TG1, TG2 및 TG3 신호가 교호적으로 하이레벨구간을 갖는다. 즉, 상기 TG1, TG2 및 TG3 신호는 상기 복수의 게이트 라인(GL1~GLn)들의 액티브 구간을 1/3으로 분할하여 분할된 구간만큼 하이레벨을 유지한다.
따라서, 제1 게이트 라인(GL1)의 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 제1 블록(BL1)의 데이터 라인(DL3m-2)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이레벨로 되면, 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 제2 블록(BL2)의 데이터 라인(DL3m-1)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG3 신호가 하이레벨로 되면, 상기 제3 선택 트랜지스터(SW3)가 구동되어 상기 제3 블록(BL3)의 데이터 라인(DL3m)에 상기 아날로그 픽셀 데이터가 인가된다.
제2 게이트 라인(GL2)의 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 제1 블록(BL1)의 데이터 라인(DL3m-2)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이레벨로 되면, 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 제2 블록(BL2)의 데이터 라인(DL3m-1)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG3 신호가 하이레벨로 되면, 상기 제3 선택 트랜지스터(SW3)가 구동되어 상기 제3 블록(BL3)의 데이터 라인(DL3m)에 상기 아날로그 픽셀 데이터가 인가된다.
도 12는 복수의 데이터 라인들을 네 개의 블록으로 구분하여 선택적으로 구동하기 위한 제2 라인블록 선택회로를 구체적으로 나타낸 평면도이고, 도 13은 도 12에 도시된 제3 라인블록 선택회로의 파형도이다.
도 12를 참조하면, 상기 제3 라인블록 선택회로(153)는 상기 박막 트랜지스터 기판(120)의 상측 주변영역에 형성되고, 상기 통합 구동 칩(180)으로부터 제공되는 블록 단위의 아날로그 픽셀 데이터를 상기 복수의 데이터 라인(DL1~DL4m)으로 이루어진 블록들에 시간차를 두고서 인가한다.
구체적으로, 상기 제3 라인블록 선택회로(153)는 상기 4m개의 데이터 라인들(DL1~DL4m)을 4분할하여 m개의 데이터 라인들을 포함하는 4개의 블록 즉, 제1, 제2, 제3 및 제4 블록(BL1, BL2, BL3, BL4)을 갖는다. 이때, 상기 제1 블록(BL1)은 m개의 1, 5, 9... 번째 데이터 라인들(DL4m-3)을 포함하고, 상기 제2 블록(BL2)은 m개의 2, 6, 10... 번째 데이터 라인들(DL4m-2)을 포함하고, 상기 제3 블록(BL3)은 m개의 3, 7, 11... 번째 데이터 라인들(DL4m-3)을 포함하고, 상기 제4블록(BL3)은 m개의 4, 8, 12... 번째 데이터 라인들(DL4m)을 포함한다.
상기 통합 구동 칩(180)의 채널 단자(CH)들은 각각 네 개의 데이터 라인에 공통적으로 연결된다. 즉, 상기 통합 구동 칩(180)의 제1 채널 단자(CH1)는 제1, 제2, 제3 및 제4 데이터 라인(DL1, DL2, DL3, DL4)에 공통적으로 연결된다.
이때, 상기 제3 데이터 라인 선택회로(153)의 상기 제1 블록(BL1)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 1, 5, 9... 번째 데이터 라인(DL4m-3)에 연결되어 상기 통합 구동 칩(180)으로부터의 제1 라인블록 선택신호(이하, TG1)에 의해 구동되는 제1 선택 트랜지스터(SW1)를 포함한다. 또한, 상기 제2 블록(BL2)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 2, 6, 10...번째 데이터 라인(DL4m-2)에 연결되어 상기 통합 구동 칩(180)으로부터의 제2 라인블록 선택신호(이하, TG2)에 의해 구동되는 제2 선택 트랜지스터(SW2)를 포함한다. 또한, 상기 제3 블록(BL3)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 3, 7, 11...번째 데이터 라인(DL4m-1)에 연결되어 상기 통합 구동 칩(180)으로부터의 제3 라인블록 선택신호(이하, TG3)에 의해 구동되는 제3 선택 트랜지스터(SW3)를 포함한다. 또한, 상기 제4 블록(BL4)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 4, 8, 12... 번째 데이터 라인(DL4m)에 연결되어 상기 통합 구동 칩(180)으로부터의 제4 라인블록 선택신호(이하, TG4)에 의해 구동되는 제4 선택 트랜지스터(SW4)를 포함한다. 이때, 상기 TG1 , TG2, TG3 및 TG4 신호는 서로 교호적으로 하이 구간을 갖는다.
구체적으로, 상기 TG1 신호에 하이신호가 인가되면, 상기 TG1 신호에 의해상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 채널 단자(CH)로부터의 아날로그 픽셀 데이터가 상기 1, 5, 9...번째 데이터 라인(DL4m-3)에 인가된다. 한편, 상기 TG2 신호에 하이신호가 인가되면, 상기 TG2 신호에 의해 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 채널 단자(CH)로부터의 아날로그 픽셀 데이터가 상기 2, 6, 10...번째 데이터 라인(DL4m-2)에 인가된다. 또한, 상기 TG3 신호에 하이신호가 인가되면, 상기 TG3 신호에 의해 상기 제3 선택 트랜지스터(SW3)가 구동되어 상기 채널단자(CH)로부터의 아날로그 픽셀 데이터가 상기 3, 7, 11...번째 데이터 라인(DL4m-1)에 인가된다. 또한, 상기 TG4 신호에 하이신호가 인가되면, 상기 TG4 신호에 의해 상기 제4 선택 트랜지스터(SW4)가 구동되어 상기 채널단자(CH)로부터의 아날로그 픽셀 데이터가 상기 4, 8, 12... 번째 데이터 라인(4m)에 인가된다.
도 13에서 보는 바와 같이, 상기 게이트 라인 구동회로(140)에 의해 상기 복수의 게이트 라인들(GL1~GLn)이 순차적으로 구동되면, 상기 복수의 게이트 라인들(GL1~GLn)의 액티브 구간에서 상기 TG1, TG2, TG3 및 TG4 신호가 교호적으로 하이레벨구간을 갖는다. 즉, 상기 TG1, TG2, TG3 및 TG4 신호는 상기 복수의 게이트 라인(GL1~GLn)들의 액티브 구간을 1/4로 분할하여 분할된 구간만큼 하이레벨을 유지한다.
따라서, 제1 게이트 라인(GL1)의 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 제1 블록(BL1)의 데이터 라인(DL4m-3)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이레벨로 되면, 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 제2 블록(BL2)의 데이터 라인(DL4m-2)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG3 신호가 하이레벨로 되면, 상기 제3 선택 트랜지스터(SW3)가 구동되어 상기 제3 블록(BL3)의 데이터 라인(DL4m-1)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG4 신호가 하이레벨로 되면, 상기 제4 선택 트랜지스터(SW4)가 구동되어 상기 제4 블록(BL4)의 데이터 라인(DL4m)에 상기 아날로그 픽셀 데이터가 인가된다.
제2 게이트 라인(GL2)의 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 제1 블록(BL1)의 데이터 라인(DL4m-3)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이레벨로 되면, 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 제2 블록(BL2)의 데이터 라인(DL4m-2)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG3 신호가 하이레벨로 되면, 상기 제3 선택 트랜지스터(SW3)가 구동되어 상기 제3 블록(BL3)의 데이터 라인(DL4m-1)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG4 신호가 하이레벨로 되면, 상기 제4 선택 트랜지스터(SW4)가 구동되어 상기 제4 블록(BL4)의 데이터 라인(DL4m)에 상기 아날로그 픽셀 데이터가 인가된다.
도 8 내지 도 13에 도시된 바와 같이, 상기 통합 구동 칩(180)의 채널 단자(CH)의 개수가 m개로 고정되었더라도, 상기 각각의 채널 단자(CH)에 공통적으로 연결되는 데이터 라인의 수를 2, 3, 4...로 증가시켜, 상기 복수의 데이터 라인에 선택적으로 픽셀 데이터를 인가함으로써 상기 액정표시장치(500)의 해상도를 다양하게 구현할 수 있다.
단, 상기 액정표시장치(500)의 해상도를 높이기 위하여 상기 메인 클럭을 2, 3, 4...로 분할하게되면, 상기 액정표시장치(500)의 픽셀 데이터가 챠징(charging)되는 시간이 그만큼 감소된다. 따라서, 상기 픽셀 데이터의 챠징 시간을 고려하여 상기 액정표시장치(500)의 해상도를 증가시키는 것이 바람직하다.
이하, 상기 액정표시패널의 좌측 주변영역에 형성된 게이트 구동회로를 도면을 참조하여 구체적 설명하기로 한다.
도 14는 도 5에 도시된 게이트 구동회로를 구성하는 본 발명의 제1 실시예에 따른 제1 쉬프트 레지스터의 구성도이다. 또한, 도 15는 도 14에 도시된 제1 쉬프트 레지스터의 각 스테이지의 구체적인 회로도이고, 도 16은 도 15의 출력 파형도이다.
여기서, 도 14 내지 도 16은 상기 액정표시패널의 좌측 주변 영역에 집적된 게이트 구동회로를 나타낸다.
도 14를 참조하면, 상기 게이트 구동회로(140)는 복수의 스테이지들(SRC1~SRCn)이 종속 연결된 하나의 제1 쉬프트 레지스터(141)로 구성된다. 즉, 각 스테이지의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결됨으로써, 상기 각 스테이지가 종속적으로 연결된다. 상기 제1 쉬프트 레지스터(141)는 게이트 라인들(GL1~GLn)에 대응하는 n개의 스테이지들(SRC1~SRCn)과 하나의 더미 스테이지(SRCn+1)로 구성된다. 각 스테이지는 입력단자(IN), 출력단자(OUT), 제어단자(CT), 클럭신호 입력단자(CK), 제1 전원전압단자(VSS) 및 제2 전원전압단자(VDD)를 갖는다.
첫 번째 스테이지의 입력단자(IN)에는 개시신호(ST)가 입력된다. 여기서, 상기 개시신호(ST)는 도 5에 도시된 상기 컨트롤부(181)로부터의 상기 수직동기신호(VSYN)에 동기된 펄스신호이다.
각 스테이지의 출력신호(OUT1~OUTn)는 대응되는 각 게이트 라인(GL1~GLn)에 연결된다. 홀수번째 스테이지들(SRC1, SRC3)에는 제1 클럭신호(CK)가 제공되고, 짝수번째 스테이지들(SRC2, SRC4)에는 제2 클럭신호(CKB)가 제공된다. 이때, 제1 클럭신호(CK)와 제2 클럭신호(CKB)는 서로 반대되는 위상을 갖는다.
각 스테이지(SRC1, SRC2, SRC3)의 각 제어단자(CT)에는 다음 스테이지(SRC2, SRC3, SRC4)의 출력신호(OUT2, OUT3, OUT4)가 제어신호로 입력된다. 즉, 제어단자(CT)에 입력되는 제어신호는 이전 스테이지의 출력신호를 로우 레벨로 다운시키기 위해 사용된다.
따라서, 각 스테이지의 출력신호들이 순차적으로 액티브 구간(하이상태)을 가짐으로써, 각 출력신호의 액티브 구간에서 대응되는 게이트 라인이 순차적으로 선택된다.
도 15를 참조하면, 상기 제1 쉬프트 레지스터(141)의 각 스테이지는 풀업부(142), 풀다운부(144), 풀업구동부(146) 및 풀다운구동부(148)를 포함한다.
상기 풀업부(142)는 클럭신호 입력단자(CK)에 드레인이 연결되고, 제3 노드(N3)에 게이트가 연결되고, 출력단자(OUT)에 소오스가 연결된 제1 NMOS 트랜지스터(NT1)로 구성된다.
상기 풀다운부(144)는 출력단자(OUT)에 드레인이 연결되고, 제4 노드(N4)에게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 연결된 제2 NMOS 트랜지스터(NT2)로 구성된다.
상기 풀업구동부(146)는 캐패시터(C), 제3 내지 제5 NMOS 트랜지스터(NT3~NT5)로 구성된다. 상기 캐패시터(C)는 제3 노드(N3)와 출력단자(OUT) 사이에 연결된다. 상기 제3 NMOS 트랜지스터(NT3)는 제2 전원 전압(VDD)에 드레인이 연결되고, 입력단자(IN)에 게이트가 연결되고, 제3 노드(N3)에 소오스가 연결된다. 상기 제4 NMOS 트랜지스터(NT4)는 제3 노드(N3)에 드레인이 연결되고, 제어단자(CT)에 게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 연결된다. 상기 제5 NMOS 트랜지스터(NT5)는 제3 노드(N3)에 드레인이 연결되고, 제4 노드(N4)에 게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 연결된다.
이때, 상기 제3 NMOS 트랜지스터(NT3)의 사이즈는 상기 제5 NMOS 트랜지스터(NT5)의 사이즈보다 약 2배 정도 크게 형성된다.
상기 풀다운구동부(148)는 제6 및 제7 NMOS 트랜지스터들(NT6, NT7)로 구성된다. 상기 제6 NMOS 트랜지스터(NT6)는 제2 전원전압(VDD)에 드레인과 게이트가 공통으로 연결되고, 제4 노드(N4)에 소오스가 연결된다. 상기 제7 NMOS 트랜지스터(NT7)는 제4 노드(N4)에 드레인이 연결되고, 제3 노드(N3)에 게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 연결된다.
이때, 상기 제6 NMOS 트랜지스터(NT6)의 사이즈는 상기 제7 NMOS 트랜지스터(NT7)의 사이즈보다 약 16배 정도 크게 형성된다.
도 16에 도시한 바와 같이, 제1 및 제2 클럭신호(CK, CKB)와 개시신호(ST)가상기 쉬프트 레지스터(141)에 공급되면, 첫 번째 스테이지(SRC1)에서는 상기 개시신호(ST)의 선단에 응답하여 상기 제1 클럭신호(CK)의 하이레벨구간이 출력단자(OUT)에 제1 출력신호(OUT1)로 발생된다. 이후, 두 번째 스테이지(SRC2)에서는 상기 첫 번째 스테이지(SRC1)의 제1 출력신호(OUT2)에 응답하여 상기 제2 클럭신호(CKB)의 하이레벨구간이 출력단자(OUT)에 제2 출력신호(OUT2)로 발생된다. 이와 같이, 각 스테이지의 출력단자(OUT)에는 제1 내지 제n 출력신호(OUT1~OUTn)가 순차적으로 발생된다.
도 17은 도 5에 도시된 게이트 구동회로를 구성하는 본 발명의 제2 실시예에 따른 제2 쉬프트 레지스터의 구성도이다.
도 17을 참조하면, 상기 게이트 구동회로(140)는 복수의 스테이지들(SRC1 ~ SRCn)이 종속 연결된 하나의 제2 쉬프트 레지스터(142)로 구성된다. 즉, 각 스테이지들의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결되고, 또한, 이전 스테이지의 제어단자(CT)에 연결됨으로써, 상기 각 스테이지가 종속적으로 연결된다.
상기 제2 쉬프트 레지스터(142)는 상기 게이트 라인들(GL1~GLn)에 대응하는 n개의 스테이지들(SRC1~SRCn)과 하나의 더미 스테이지(SRCn+1)로 구성된다. 즉, 한 프레임(frame)동안 상기 각 스테이지들이 순차적으로 구동됨으로써 상기 n개의 게이트 라인들(GL)을 순차적으로 스캔한다.
여기서, 상기 더미 스테이지(SRCn+1)는 상기 N 번째 스테이지(SRCn)의 제어단자(CT)에 제어신호를 제공하기 위해 마련된 스테이지이다. 그러나, 상기 더미 스테이지(SRCn+1)는 쉬프트 레지스터의 마지막 스테이지로서, 다음 스테이지가 존재하지 않기 때문에 상기 더미 스테이지(SRCn+1)의 제어단자(CT)는 플로팅 상태로 되어 상기 더미 스테이지(SRCn+1)가 불안정하게 동작할 가능성이 있다.
이러한 더미 스테이지(SRCn+1)의 불안정 동작을 해소하기 위해 도 17에 도시된 바와 같이, 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에는 첫 번째 스테이지(SRC1)에 개시신호를 제공하기 위한 개시신호 입력단자(ST)가 연결된다. 즉, 상기 더미 스테이지(SRCn+1)의 제어단자(CT)는 상기 개시신호를 제어신호로써 공급받는다.
동작시, 한 프레임이 끝나고 다음 프레임을 위해 상기 첫 번째 스테이지(SRC1)의 개시신호 입력단자(ST)에 하이레벨구간을 갖는 개시신호가 입력되면, 이전 프레임에서 구동된 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에는 상기 개시신호의 하이레벨구간이 제어신호로서 제공된다.
이처럼, 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에 개시신호가 입력되는 상기 첫번째 스테이지(SRC1)의 입력단자(IN)와 연결시키므로써, 상기 더미 스테이지(SRCn+1)의 불안정 동작을 방지할 수 있다.
물론, 상기 더미 스테이지(SRCn+1)의 불안정 동작을 해소하기 위해 도 18과 같이 바로 이전 스테이지로부터 제어신호를 받을 수도 있을 것이다.
도 18은 도 5에 도시된 게이트 구동회로를 구성하는 본 발명의 제3 실시예에 따른 제3 쉬프트 레지스터의 구성도이고, 도 19는 도 18에 도시된 제3 쉬프트 레지스터를 구체적으로 나타낸 회로도이다.
도 18을 참조하면, 상기 게이트 구동회로(140)는 복수의스테이지들(SRC1~SRCn)이 종속 연결된 하나의 제3 쉬프트 레지스터(143)로 구성된다. 즉, 각 스테이지들의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결되고, 또한, 이전 스테이지의 제어단자(CT)에 연결됨으로써, 상기 각 스테이지가 종속적으로 연결된다.
상기 제3 쉬프트 레지스터(143)는 상기 게이트 라인들(GL1~GLn)에 대응하는 n개의 스테이지들(SRC1~SRCn)과 하나의 더미 스테이지(SRCn+1)로 구성된다. 여기서, 상기 더미 스테이지(SRCn+1)는 상기 N 번째 스테이지(SRCn)의 제어단자(CT)에 제어신호를 제공하기 위해 마련된 스테이지이다. 그러나, 상기 더미 스테이지(SRCn+1)는 마지막 스테이지로서, 다음 스테이지가 존재하지 않기 때문에 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에는 다음 스테이지의 출력단자가 연결되지 않는다.
따라서, 상기 더미 스테이지(SRCn+1)의 제어단자(CT)는 상기 N 번째 스테이지(SRCn)의 제4 노드(N4)와 연결된다.
그러면, 첨부하는 도 19를 참조하여 상기 제4 노드(N4)의 전위에 대해서 간략하게 설명한다.
먼저, 상기 N 번째 스테이지(SRCn)에서 이전 스테이지의 출력신호가 입력단자(IN)에 제공되어 제7 NMOS 트랜지스터(NT7)를 턴온시킨다. 따라서, 상기 제4 노드(N4)의 전위가 제1 전원전압(VSS)으로 다운된다.
이후 상기 제7 NMOS 트랜지스터(N7)가 턴온되더라도, 제6 NMOS 트랜지스터(N6)의 사이즈가 상기 제7 NMOS 트랜지스터(N7)의 사이즈 보다 약 16배정도 크기 때문에 제4 노드(N4)는 제1 전원전압(VSS) 상태로 계속 유지된다. 이때, N 번째 스테이지(SRCn)의 제어단자(CT)에 제공되는 상기 더미 스테이지(SRCn+1)의 출력신호가 턴온전압으로 상승하게 되면, 상기 제7 NMOS 트랜지스터(NT7)가 턴오프되므로 상기 제6 NMOS 트랜지스터(NT6)를 통하여 상기 제4 노드(N4)에 제2 전원전압(VDD)만 공급되는 상태가 된다. 따라서, 상기 제4 노드(N4)의 전위는 제1 전원전압(VSS)에서 제2 전원전압(VDD)으로 상승되기 시작한다.
이어, 상기 제어단자(CT)에 인가되는 더미 스테이지(SRCn+1)의 출력신호가 로우 레벨로 하강되어 제4 NMOS 트랜지스터(NT4)가 턴오프되더라도 상기 제4 노드(N4)는 상기 제6 NMOS 트랜지스터(NT6)를 통하여 제2 전원전압(VDD)으로 바이어스된 상태를 유지한다.
여기서, 상기 제4 노드(N4)는 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에 연결되기 때문에 상기 제4 노드(N4)의 전위에 의해 상기 더미 스테이지(SRCn+1)의 제4 NMOS 트랜지스터(N4)가 턴온됨으로써 상기 더미 스테이지(SRCn+1)의 출력단자(OUT)의 출력신호를 턴오프 전압 상태로 천이시킨다. 이로써, 상기 더미 스테이지(SRCn+1)는 안정 동작을 수행할 수 있다.
이처럼, 상기 더미 스테이지(SRCn+1)의 제어단자(CT)를 N 번째 스테이지(SRCn)의 제4 노드(N4)에 연결시킴으로써, 도 17에 도시된 본 발명의 제2 실시예에 따른 상기 제2 쉬프트 레지스터(142)에서와 같이 상기 첫 번째 스테이지(SRC1)의 입력단자(IN)와 상기 더미 스테이지(SRCn+1)의 제어단자(CT)를 연결하기 위한 별도의 배선을 필요로 하지 않는다.
도 20은 도 3에 도시된 단일 패턴층으로 이루어진 연성인쇄회로기판(FPC)을 도시한 사시도이다.
도 20을 참조하면, 상기 FPC(190)은 상기 액정표시패널(110)의 외부에 배치되는 회로기판 및 상기 액정표시패널(110)을 전기적으로 연결시키기 위한 다수의 패턴(191a)을 구비한다. 즉, 상기 FPC(190)은 상기 회로기판으로부터 발생된 신호를 상기 통합 구동 칩(180)에 제공하는 역할을 수행한다.
이때, 상기 통합 구동 칩(180)에는 외부 영상데이터 신호(181a) 및 외부 제어신호(181b)가 입력된다. 구체적으로, 상기 외부 제어신호(181b)는 수직 및 수평 동기신호(VSYNC, HSYNC), 메인 클럭신호(MCLK)를 포함한다.
즉, 상기 통합 구동 칩(180)을 상기 액정표시패널(100) 내에 장착함으로써 상기 FPC(190)을 통해 상기 액정표시패널(100)로 제공되는 신호의 수가 감소함으로써, 상기 FPC(190)에 구비되는 패턴(191a)의 수도 그만큼 감소된다.
한편, 상기 다수의 패턴(191a)은 상기 FPC(190)의 제1 필름(191) 상에 형성되고, 상기 제1 필름(191)과 대향하여 구비되는 제2 필름(192)에 의해 커버된다. 상술한 바와 같이, 상기 패턴(191a)수의 감소로 상기 FPC(190)은 단일 패턴층을 구비하게 된다.
도 21은 본 발명의 또 다른 실시예에 따른 액정표시패널을 도시한 평면도이다. 또한, 도 22는 도 21에 도시된 액정표시패널을 구체적으로 나타낸 블록도이고, 도 23은 도 22에 도시된 쉬프트 레지스터의 출력 파형도이다.
도 21을 참조하면, 상기 박막 트랜지스터 기판(120)은 컬러 필터 기판(130)과 대응하는 제1 영역 및 대응하지 않는 제2 영역으로 구분된다. 또한, 상기 제1 영역은 표시영역과 주변영역을 포함하고, 상기 표시영역에는 로우 방향으로 연장하여 복수의 데이터 라인(DL)이 형성되고, 칼럼 방향으로 연장하여 복수의 게이트 라인(GL)이 형성된다.
이때, 상기 표시영역의 좌우 주변영역에는 각각 제1 및 제2 게이트 구동회로(160, 170)가 좌우 대칭적으로 배치된다. 즉, 상기 표시영역의 좌측 주변영역에는 상기 복수의 게이트 라인(GL) 중 홀수번째 라인과 연결된 제1 게이트 구동회로(160)가 배치되고, 상기 표시 영역의 우측 주변영역에는 상기 복수의 게이트 라인 중 짝수번째 라인과 연결된 제2 게이트 구동회로(170)가 배치된다. 또한, 상기 좌측 주변영역 및 우측 주변영역에 인접한 상측 주변영역에는 상기 복수의 데이터 라인과 연결된 라인블록 선택 회로(150)가 배치된다.
이때, 상기 박막 트랜지스터 기판(120)의 제2 영역에는 상기 액정표시패널(110)의 전반적인 구동을 제어하는 통합 구동 칩(180)이 장착된다. 상기 통합 구동 칩(180)에는 상기 액정표시패널(110)의 외부에 배치된 회로기판으로부터 외부 영상데이터 신호(181a) 및 외부 제어신호(181b)가 입력된다. 또한, 상기 통합 구동 칩(180)은 상기 제1 및 제2 게이트 구동회로(160, 170)의 구동을 제어하는 제1 및 제2 구동제어신호(GC1, GC2)를 출력하고, 상기 복수의 데이터 라인(DL)들 각각에 아날로그 픽셀 데이터를 출력한다.
상기 통합 구동 칩(180)의 복수의 출력 단자들 중 제1 및 제2 구동제어신호 출력 단자들(GC1, GC2)은 상기 제1 및 제2 게이트 구동회로(160, 170)의 입력 단자들과 연결되고, 상기 라인블록 선택신호 출력단자(185b)는 상기 라인블록 선택회로(150)의 제어 단자들과 연결된다. 한편, 상기 복수의 채널 단자(CH)들은 상기 라인블록 선택회로(150)의 입력 단자들과 연결된다. 상기 라인블록 선택회로(150)의 출력 단자들은 각각 상기 복수의 데이터 라인(DL)들에 연결된다.
구체적으로, 상기 제1 구동제어신호(GC1)는 개시신호(ST), 제1 클럭신호(CK), 제1 전원전압(VOFF or VSS) 및 제2 전원전압(VON or VDD)을 포함하고, 상기 제2 구동제어신호(GC2)는 제2 클럭신호(CKB), 제1 전원전압(VOFF or VSS) 및 제2 전원전압(VON or VDD)을 포함한다.
도 22를 참조하면, 상기 제1 게이트 구동회로(160)는 홀수번째 게이트 라인들(GL1~GLn-1)이 연장된 표시영역의 좌측 주변영역에 배치되고, 각각의 출력단자(OUT1~OUTn-1)가 상기 홀수번째 게이트 라인(GL1~GLn-1)에 연결된 제1 쉬프트 레지스터(161)로 구성된다. 한편, 상기 제2 게이트 구동회로(170)는 짝수번째 게이트 라인들(GL2~GLn)이 연장된 표시영역의 우측 주변영역에 배치되고, 각각의 출력단자(OUT2~OUTn)가 상기 짝수번째 게이트 라인(GL2~GLn)에 연결된 제2 쉬프트 레지스터(171)로 구성된다.
상기 제1 쉬프트레지스터(161)의 I번째 스테이지(SRCi)의 출력은 i번째 게이트 라인(GLi)을 통하여 우측 주변영역에 배치된 제2 쉬프트 레지스터(171)의 j번째 스테이지(SRCj)의 입력단자(INj)에 제공되고, 동시에 j-1번째 스테이지(SRCj)의 제어단자(CTj)에 제어신호로 제공된다. 마찬가지로, 상기 제2 쉬프트 레지스터(171)의 j번째 스테이지(SCRj)의 출력은 제1 쉬프트 레지스터(161)의 i+1번째스테이지(SRCi+1)의 입력단자(INi+1)에 제공되고, 동시에 제1 쉬프트 레지스터(161)의 I번째 스테이지(SRCi)의 제어단자(CTi)에 제어신호로 제공된다.
상기 제1 쉬프트 레지스터(161)의 마지막 스테이지(SRCn+1)는 더미 스테이지로 상기 제2 쉬프트 레지스터(171)의 마지막 스테이지(SRCn)의 제어단자(CTn)에 제어신호를 제공하기 위하여 부가된다.
도 23을 참조하면, 홀수번째 게이트 라인들(GL1~GLn-1)과 짝수번째 게이트 라인들(GL2~GLn)이 개시신호(ST)에 의해 순차적으로 쉬프트되고, 상기 제1 및 제2 클럭신호(CK, CKB)에 동기되어 서로 교호적으로 스캔되는 것을 알 수 있다.
하나의 수평라인을 이루는 복수의 픽셀들 중 홀수번째 픽셀들은 대응되는 홀수번째 게이트 라인(GL1~GLn-1)에 의해 구동되고, 짝수번째 픽셀들은 대응하는 짝수번째 게이트 라인(GL2~GLn))에 의해 구동된다.
그러므로, 하나의 수평라인의 모든 픽셀들이 표시되기 위해서는 2개의 게이트 라인들(GL1, GL2)이 구동된다. 따라서, 게이트 라인의 수는 2배로 증가되어 수직 해상도가 160 수평라인인 경우에는 320 게이트 라인들이 배치된다.
이와 같은 게이트 구동방식에 의해 수평방향으로 인접한 두 개의 박막트랜지스터들이 하나의 데이터 라인을 공유하고 두 개의 박막 트랜지스트들은 서로 분리된 게이트 라인에 연결된다. 따라서, 같은 수평라인에 있는 픽셀이라도 홀수번째 픽셀들은 제1 게이트 구동회로(160)에 의해 먼저 충전되고, 짝수번째 픽셀들은 제2 게이트 구동회로(170)에 의해 1클럭 지연되어 충전된다.
도 24는 본 발명의 또 다른 실시예에 따른 액정표시패널을 구체적으로 나타낸 평면도이다.
도 24를 참조하면, 상기 박막 트랜지스터 기판(121)은 컬러 필터 기판(130)과 대응하는 제1 영역 및 대응하지 않는 제2 영역으로 구분된다. 또한, 상기 제1 영역은 표시영역과 주변영역을 포함하고, 상기 표시영역에는 로우 방향으로 연장하여 복수의 데이터 라인(DL)이 형성되고, 칼럼 방향으로 연장하여 복수의 게이트 라인이 형성된다. 상기 표시영역의 상측 주변영역에는 상기 복수의 데이터 라인(DL)을 선택적으로 구동하기 위한 라인블록 선택회로(150)가 형성된다.
한편, 상기 제2 영역에는 상기 액정표시패널(110)의 전반적인 구동을 제어하는 통합 구동 칩(200)이 구비된다.
구체적으로, 상기 통합 구동 칩(200)에 상기 액정표시패널(110)의 외부에 배치된 회로기판으로부터 외부 영상데이터신호(181a) 및 외부 제어신호(181b)가 입력되면, 홀수번째 게이트 라인들(GLn-1)을 구동하기 위한 제1 게이트 구동신호(GD1) 및 짝수번째 게이트 라인들(GLn)을 구동하기 위한 제2 게이트 구동신호(GD2)들을 출력한다. 또한, 상기 통합 구동 칩(200)은 상기 복수의 데이터 라인(DL)들 각각에 아날로그 픽셀 데이터를 출력한다.
상기 통합 구동 칩(200)의 제1 게이트 구동신호 출력단자(GD1)는 상기 홀수번째 게이트 라인들(GLn-1)과 연결되고, 제2 게이트 구동신호 출력단자(GD2)는 상기 짝수번째 게이트 라인들(GLn)과 연결된다. 또한, 상기 통합 구동 칩(200)의 채널 단자들(CH)은 상기 라인블록 선택회로(150)에 연결되고, 상기 통합 구동 칩(200)으로부터 출력된 선택신호(TG)는 상기 라인블록 선택회로(150)에 연결된다.
도 25는 도 24에 도시된 통합 구동 칩의 내부 구성을 구체적으로 나타낸 블록도이다. 단, 도 25를 설명하는데 있어서, 도 7에 도시된 구성 요소와 동일한 기능을 수행하는 구성요소에 대해서는 동일한 참조번호를 병기하고, 그 구동요소의 설명은 생략한다.
도 25를 참조하면, 상기 통합 구동 칩(200)은 인터페이스부(181), 메모리부(183), 소오스 구동부(184), 레벨 쉬프트부(185), 제1 게이트 구동부(188), 제2 게이트 구동부(189) 및 컨트롤부(182)를 포함한다.
상기 컨트롤부(182)는 상기 레벨 쉬프트부(185)에 제1 및 제2 구동제어신호(GC1, GC2) 및 라인블록 선택신호(TG)를 제공한다. 이때, 상기 제1 및 제2 구동제어신호(GC1, GC2)는 개시신호(ST), 제1 클럭신호(CK), 제2 클럭신호(CKB), 제1 전원전압(VSS) 및 제2 전원전압(VDD)을 포함한다.
상기 레벨 쉬프트부(185)는 상기 컨트롤부(182)로부터 제공된 상기 제1 및 제2 구동제어신호(GC1, GC2)의 레벨을 쉬프팅하여 제1 게이트 구동부(188) 및 제2 게이트 구동부(189)에 각각 제공한다.
상기 제1 게이트 구동부(188)는 상기 제1 구동제어신호(GC1)에 의해 상기 홀수번째 게이트 라인들(GLn-1)을 구동하기 위한 제1 게이트 구동신호(GD1)를 출력하고, 상기 제2 게이트 구동부(189)는 상기 제2 구동제어신호(GC2)에 의해 상기 짝수번째 게이트 라인들(GLn)을 구동하기 위한 제2 게이트 구동신호(GD2)를 출력한다.
또한, 상기 통합 구동 칩(200)은 공통전압(Vcom)을 발생하여 상기 액정표시패널(110) 상에 형성된 공통전극라인에 제공하기 위한 공통전압 발생부(186) 및 외부로부터 DC 전원(187a)을 공급받아 상기 DC 전원(187a)의 레벨을 업 또는 다운시켜 상기 타이밍 컨트롤부(182), 레벨 쉬프트부(184), 소오스 구동부(185) 및 공통전압 발생부(186)로 제공하기 위한 DC/DC 컨버터(187)를 더 포함한다.
상술한 온 글라스 싱글칩 액정표시장치에 따르면, 표시 영역의 주변 영역에 액정표시패널을 구동하는 하나의 통합 구동 칩을 장착함으로써 칩을 장착하는데 소요되는 공정시간 및 불량율을 감소시킬 수 있고, 더불어 전체적인 사이즈를 줄일 수 있다.
또한, 표시 영역의 주변 영역에 데이터 라인이 연장된 표시영역의 주변영역에 라인블록 선택회로를 표시영역의 박막 트랜지스터와 동일 공정에 의해 형성하고, 1 라인분의 픽셀 데이터를 라인블록 선택회로를 통해 시분할하여 구동함으로써 상기 통합 구동 칩의 채널 단자와 상기 데이터 라인들과의 호환성을 확보할 수 있다.
또한, 게이트 라인이 연장된 표시영역의 좌우 주변영역에 게이트 라인 구동회로를 표시영역의 박막 트랜지스터와 동일 공정에 의해 지그재그로 배치되도록 형성함으로써, 표시영역의 좌우 대칭적 배치가 가능하고, 기판 상에서 게이트 구동회로의 충분한 형성공간을 확보할 수 있으므로 높은 수직 해상도를 가진 장치에도 적용이 가능하다.
또한, 액정표시패널 상에 복수의 게이트 라인들을 구동하기 위한 게이트 구동부 및 복수의 데이터 라인들을 구동하기 위한 소오스 구동부를 내장하는 통합 구동 칩을 장착함으로써, 액정표시장치가 좌우 대칭형을 이룰 수 있고, 유효 디스플레이 면적을 증가시킬 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (27)

  1. 표시영역 및 상기 표시 영역의 주변영역을 포함하는 제1 기판, 상기 제1 기판과 대면하는 제2 기판 및 상기 제1 및 제2 기판 사이에 봉입된 액정을 포함하는 액정표시장치에 있어서,
    상기 제1 기판은
    상기 표시영역에 매트릭스 형상으로 제공되는 복수의 스위칭 소자;
    상기 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 스위칭 소자 중 대응하는 스위칭 소자의 제1 전류전극에 연결되는 복수의 픽셀전극;
    상기 복수의 스위칭 소자 중 각 로우 방향의 스위칭 소자들의 제어전극에 공통으로 연결되는 복수의 게이트 라인;
    상기 복수의 스위칭 소자 중 각 칼럼 방향의 스위칭 소자들의 제2 전류전극에 공통으로 연결되는 복수의 데이터 라인;
    상기 복수의 게이트 라인의 일단이 연장된 상기 주변영역의 제1 영역에 집적되고, 상기 복수의 게이트 라인을 순차적으로 스캔하기 위한 게이트 구동회로; 및
    상기 복수의 데이터 라인이 연장된 상기 주변영역의 제2 영역에 부착되고, 외부 영상 데이터 및 외부 제어 신호들을 입력하여 상기 게이트 구동회로부에 구동제어신호들을 출력하고, 상기 복수의 데이터 라인 각각에 아날로그 구동신호를 출력하는 통합 구동 칩을 구비하는 온 글라스 싱글칩 액정표시장치.
  2. 표시영역 및 상기 표시 영역의 주변영역을 포함하는 제1 기판, 상기 제1 기판과 대면하는 제2 기판 및 상기 제1 및 제2 기판 사이에 봉입된 액정을 포함하는 액정표시장치에 있어서,
    상기 제1 기판은
    상기 표시영역에 매트릭스 형상으로 제공되는 복수의 스위칭 소자;
    상기 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 스위칭 소자 중 대응하는 스위칭 소자의 제1 전류전극에 연결되는 복수의 픽셀전극;
    상기 복수의 스위칭 소자 중 각 로우 방향의 스위칭 소자들의 제어전극에 공통으로 연결되는 복수의 게이트 라인;
    상기 복수의 스위칭 소자 중 각 칼럼 방향의 스위칭 소자들의 제2 전류전극에 공통으로 연결되는 복수의 데이터 라인;
    상기 복수의 게이트 라인의 일단이 연장된 상기 주변영역의 제1 영역에 집적되고, 상기 복수의 게이트 라인을 순차적으로 스캔하기 위한 게이트 구동회로;
    상기 복수의 데이터 라인이 연장된 상기 주변영역의 제2 영역에 집적되고, 블록단위의 아날로그 구동신호들을 입력하고, 상기 복수의 데이터 라인의 각 라인블럭들을 선택하고, 선택된 라인블럭의 데이터 라인들에 상기 블록단위의 아날로그 구동신호들을 스위칭하기 위한 라인블록 선택회로부; 및
    상기 제2 영역에 부착되고, 외부 영상 데이터 및 외부 제어신호들을 입력하여 상기 게이트 구동회로부에 구동제어신호들을 출력하고, 상기 라인블록 선택회로에 라인블록선택신호들 및 블록단위의 아날로그 구동신호들을 출력하는 통합 구동칩을 구비하는 온 글라스 싱글칩 액정표시장치.
  3. 제2항에 있어서, 상기 통합 구동 칩은
    상기 외부 영상 데이터 및 외부 제어신호의 입력을 인터페이싱하기 위한 인터페이스부;
    상기 외부 영상 데이터를 저장하기 위한 메모리부;
    상기 메모리로부터 독출된 블록단위의 영상 데이터를 입력하여 블록단위의 아날로그 구동신호들을 출력하기 위한 소오스 구동부;
    상기 구동제어신호들 및 라인블록선택신호들을 레벨쉬프팅하여 출력하기 위한 레벨 쉬프트부; 및
    상기 인터페이스부를 통하여 입력을 제어하고, 상기 외부 제어신호들에 응답하여, 상기 영상 데이터를 상기 메모리부에 저장하고, 상기 구동제어신호들 및 라인블록선택신호를 생성하여 상기 레벨 쉬프트부에 제공하고, 상기 메모리부에 저장된 영상 데이터를 블록단위로 독출하여 상기 소오스 구동부에 제공하는 컨트롤부를 구비한 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  4. 제3항에 있어서, 상기 메모리부는 프레임 단위의 저장용량을 가진 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  5. 제3항에 있어서, 상기 메모리부는 2 라인 단위의 저장용량을 가진 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  6. 제3항에 있어서, 상기 인터페이스부는 CPU 인터페이스, 비디오 그래픽 보드 인터페이스 및 미디어-큐 인터페이스에 대해 호환성을 가진 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  7. 제3항에 있어서, 상기 통합 구동 칩은
    공통전압을 발생하여 상기 액정표시패널 상에 형성된 공통전극라인에 제공하기 위한 공통 전압 발생부; 및
    외부로부터 전원을 공급받아 상기 전원의 레벨을 업 또는 다운시켜 상기 타이밍 컨트롤부, 레벨 쉬프트부, 소오스 구동부 및 공통 전압 발생부로 제공하기 위한 DC/DC 컨버터를 더 포함하는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  8. 제2항에 있어서, 상기 외부 영상 데이터는 RGB 각각 6비트씩 총 18비트 병렬 데이터이고, 상기 외부 제어신호들은 메인 클럭신호, 수평동기신호, 수직동기신호, 데이터 인에이블신호를 포함하는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  9. 제8항에 있어서, 상기 외부 제어신호들은 모드선택신호를 더 포함하고, 상기컨트롤부는 상기 모드선택신호에 응답하여 상기 라인블록선택신호들을 생성하는 것을 특징으로 하는 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  10. 제2항에 있어서, 상기 블록단위는 수평 해상도의 1/1, 1/2, 1/3 또는 1/4 중 어느 하나인 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  11. 제10항에 있어서, 상기 블록단위가 수평 해상도의 1/2인 경우에 제 1 라인블록은 홀수번째 데이터 라인들을 포함하고, 제 2 라인블록은 짝수번째 데이터 라인들을 포함하는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  12. 제11항에 있어서, 상기 라인블록선택회로는
    제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 홀수번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 대응하는 하나의 선택신호에 연결된 복수의 제1 선택 트랜지스터; 및
    제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 짝수번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 대응하는 다른 하나의 선택신호에 연결된 복수의 제2 선택 트랜지스터를 포함하는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  13. 제10항에 있어서, 상기 블록단위가 수평 해상도의 1/3인 경우에 제1 라인블록은 3n-2(n은 자연수)번째 데이터 라인들을 포함하고, 제2 라인블록은 3n-1번째 데이터 라인들을 포함하고, 제3 라인블록은 3n번째 데이터 라인들을 포함하는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  14. 제13항에 있어서, 상기 라인블록선택회로는
    제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 3n-2번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제1 선택신호에 연결된 복수의 제1 선택 트랜지스터;
    제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 3n-1번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제2 선택신호에 연결된 복수의 제2 선택 트랜지스터; 및
    제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 3n번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제3 선택신호에 연결된 복수의 제2 선택 트랜지스터를 포함하는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  15. 제2항에 있어서, 상기 구동제어신호들은 개시신호, 제1 클럭신호 및 제2 클럭신호를 포함하는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  16. 제15항에 있어서, 상기 게이트 구동회로부는
    복수의 스테이지가 종속 연결되고, 각 스테이지들의 출력신호에 의해 상기 복수의 게이트 라인을 순차적으로 선택하는 쉬프트 레지스터로 구성되고, 첫 번째 스테이지의 입력단자에는 상기 개시신호가 연결되고,
    상기 각 스테이지는,
    이전 게이트 라인이 연결된 입력단자;
    대응하는 게이트 라인이 연결된 출력단자;
    다음 게이트 라인이 연결된 제어단자;
    대응하는 클럭신호가 입력되는 클럭단자;
    상기 출력단자에 상기 제1 클럭신호 및 상기 제2 클럭신호 중 대응되는 클럭신호를 제공하는 풀업수단;
    상기 출력단자에 제1 전원전압을 제공하는 풀다운수단;
    상기 풀업수단의 입력노드에 연결되고, 입력신호의 선단에 응답하여 캐패시터를 충전하여 상기 풀업수단을 턴온시키고, 상기 제어단자에 인가되는 다음 게이트 라인의 구동신호의 선단에 응답하여 상기 캐패시터를 방전시켜서 상기 풀업수단을 턴오프시키는 풀업구동수단; 및
    상기 풀다운수단의 입력노드에 연결되고, 상기 풀업수단의 입력 노드와 연결되어 상기 풀다운수단을 턴오프시키고, 다음 게이트 라인의 구동신호의 선단에 응답하여 상기 풀다운수단을 턴온시키는 풀다운구동수단을 구비한 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  17. 제16항에 있어서, 상기 풀업구동수단은
    상기 풀업수단의 입력 노드와 상기 출력단자에 연결된 캐패시터;
    드레인이 제2 전원 전압에 연결되고, 입력신호에 게이트가 연결되고, 상기 풀업수단의 입력노드에 소오스가 연결된 제1 트랜지스터;
    상기 풀업수단의 입력노드에 드레인이 연결되고, 다음 게이트 라인의 구동신호에 게이트가 연결되고, 소오스가 상기 제1 전원전압에 연결된 제2 트랜지스터; 및
    상기 풀업수단의 입력노드에 드레인이 연결되고, 상기 풀다운수단의 입력노드에 게이트가 연결되고, 소오스가 상기 제1 전원전압에 연결된 제3 트랜지스터를 구비한 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  18. 제16항에 있어서, 상기 풀다운구동수단은
    제2 전원전압에 드레인과 게이트가 공통으로 연결되고, 소오스가 상기 풀다운수단의 입력노드에 연결된 제4 트랜지스터; 및
    상기 풀다운수단의 입력노드에 드레인이 연결되고, 상기 풀업수단의 입력노드에 게이트가 연결되고, 소오스가 상기 제1 전원전압과 연결된 제5 트랜지스터를 구비한 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  19. 제16항에 있어서, 상기 쉬프트 레지스터의 마지막 스테이지의 제어단자는 상기 첫 번째 스테이지의 입력단자에 연결되는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  20. 제16항에 있어서, 상기 쉬프트 레지스터의 마지막 스테이지의 제어단자는 이전 스테이지의 풀다운수단의 입력노드에 연결되는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  21. 제2항에 있어서, 상기 제1 기판과 접속되어 상기 통합 구동 칩에 상기 외부 영상 데이터 및 외부 제어신호들을 제공하기 위한 패턴이 단일층으로 형성된 연성 인쇄회로기판을 더 포함하는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  22. 표시영역 및 상기 표시 영역의 주변영역을 포함하는 제1 기판, 상기 제1 기판과 대면하는 제2 기판 및 상기 제1 및 제2 기판 사이에 봉입된 액정을 포함하는 액정표시장치에 있어서,
    상기 제1 기판은
    상기 표시영역에 매트릭스 형상으로 제공되는 복수의 스위칭 소자;
    상기 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 스위칭 소자 중 대응하는 스위칭 소자의 제1 전류전극에 연결되는 복수의 픽셀전극;
    상기 복수의 스위칭 소자 중 각 로우 방향의 스위칭 소자들의 제어전극에 공통으로 연결되는 복수의 게이트 라인;
    상기 복수의 스위칭 소자 중 각 칼럼 방향의 스위칭 소자들의 제2 전류전극에 공통으로 연결되는 복수의 데이터 라인;
    상기 복수의 게이트 라인의 일단이 연장된 상기 주변영역의 제1 영역에 집적되고, 상기 복수의 게이트 라인 중 홀수번째 게이트 라인들을 구동하기 위한 제1 게이트 구동회로;
    상기 복수의 게이트 라인의 타단이 연장된 상기 주변영역의 제 2 영역에 집적되고, 상기 복수의 게이트 라인 중 짝수번째 게이트 라인들을 구동하고, 상기 전체 게이트 라인들이 순차적으로 스캔되도록 상기 제1 게이트 구동회로와 복수의 게이트 라인을 통하여 연결된 제2 게이트 구동회로;
    상기 복수의 데이터 라인이 연장된 상기 주변영역의 제3 영역에 집적되고, 블록단위의 아날로그 구동신호들을 입력하고, 상기 복수의 데이터 라인의 각 라인블럭들을 선택하고, 선택된 라인블럭의 데이터 라인들에 상기 블록단위의 아날로그 영상신호들을 스위칭하기 위한 라인블록 선택회로; 및
    상기 제3 영역에 부착되고, 외부 영상 데이터 및 외부 제어신호들을 입력하여 상기 게이트 구동회로에 구동제어신호들을 출력하고, 상기 라인블록 선택회로에 라인블록선택신호들 및 블록단위의 아날로그 구동신호들을 출력하기 위한 통합 구동 칩을 구비하는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  23. 표시영역 및 상기 표시 영역의 주변영역을 포함하는 제1 기판, 상기 제1 기판과 대면하는 제2 기판 및 상기 제1 및 제2 기판 사이에 봉입된 액정을 포함하는 액정표시장치에 있어서,
    상기 제1 기판은
    상기 표시영역에 매트릭스 형상으로 제공되는 복수의 스위칭 소자;
    상기 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 스위칭 소자 중 대응하는 스위칭 소자의 제1 전류전극에 연결되는 복수의 픽셀전극;
    상기 복수의 스위칭 소자 중 각 로우 방향의 스위칭 소자들의 제어전극에 공통으로 연결되는 복수의 게이트 라인;
    상기 복수의 스위칭 소자 중 각 칼럼 방향의 스위칭 소자들의 제2 전류전극에 공통으로 연결되는 복수의 데이터 라인;
    상기 복수의 데이터 라인의 일단이 연장된 주변영역에 집적되고, 블록단위의 아날로그 구동신호들을 입력하고, 상기 복수의 데이터 라인의 각 라인블럭들을 선택하고, 선택된 라인블럭의 데이터 라인들에 상기 블록단위의 아날로그 영상신호들을 스위칭하기 위한 라인블록 선택회로; 및
    상기 라인블록 선택회로가 형성된 주변영역에 부착되고, 외부 영상데이터 및 외부 제어신호들을 입력하여 상기 복수의 게이트 라인 중 홀수번째 라인들에 제1 게이트구동신호들을 제공하고 상기 복수의 게이트 라인 중 짝수번째 라인들에 제2게이트구동신호들을 제공하고, 상기 라인블록 선택회로에 라인블록 선택신호들 및 블록단위의 아날로그 구동신호들을 출력하기 위한 통합 구동 칩을 구비하는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  24. 제23항에 있어서, 상기 통합 구동 칩은,
    상기 외부 영상 데이터 및 외부 제어신호의 입력을 인터페이싱하기 위한 인터페이스부;
    상기 외부 영상 데이터를 저장하기 위한 메모리부;
    상기 메모리로부터 독출된 블록단위의 영상 데이터를 입력하여 블록단위의 아날로그 구동신호들을 출력하기 위한 소오스 구동부;
    제1 구동제어신호, 제2 구동제어신호 및 라인블록선택신호들의 레벨을 쉬프팅하여 출력하기 위한 레벨 쉬프트부;
    상기 제1 구동제어신호에 의해 상기 복수의 게이트 라인 중 홀수번째 게이트 라인에 제1 게이트 구동신호를 제공하기 위한 제1 게이트 구동부;
    상기 제2 구동제어신호에 의해 상기 복수의 게이트 라인 중 짝수번째 게이트 라인에 제2 게이트 구동신호를 제공하기 위한 제2 게이트 구동부; 및
    상기 인터페이스부를 통하여 입력을 제어하고, 상기 외부 제어신호들에 응답하여, 상기 영상 데이터를 상기 메모리부에 저장하고, 상기 제1, 제2 구동제어신호들 및 라인블록선택신호를 생성하여 상기 레벨 쉬프트부에 제공하고, 상기 메모리부에 저장된 영상 데이터를 블록단위로 독출하여 상기 소오스 구동부에 제공하는컨트롤부를 구비한 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  25. 제24항에 있어서, 상기 통합 구동 칩의 제1 게이트 구동신호 출력단자는 상기 복수의 게이트 라인의 일단이 연장된 상기 주변영역에서 상기 복수의 게이트 라인 중 홀수번째 게이트 라인들과 연결되는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  26. 제24항에 있어서, 상기 통합 구동 칩의 제2 게이트 구동신호 출력단자는 상기 복수의 게이트 라인의 타단이 연장된 상기 주변영역에서 상기 복수의 게이트 라인 중 짝수번째 게이트 라인들과 연결되는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
  27. 제24항에 있어서, 상기 통합 구동 칩은
    공통전압을 발생하여 상기 액정표시패널 상에 형성된 공통전극라인에 제공하기 위한 공통 전압 발생부; 및
    외부로부터 전원을 공급받아 상기 전원의 레벨을 업 및 다운시켜 상기 타이밍 컨트롤부, 레벨 쉬프트부, 소오스 구동부 및 공통 전압 발생부로 제공하기 위한 DC/DC 컨버터를 더 포함하는 것을 특징으로 하는 온 글라스 싱글칩 액정표시장치.
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