KR20030037649A - Ｓｏｎｅｔ 프레임 헤더를 이용한 물리 링크 이중화 구현시스템 및 방법 - Google Patents

Ｓｏｎｅｔ 프레임 헤더를 이용한 물리 링크 이중화 구현시스템 및 방법 Download PDF

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Abstract

본 발명은 SONET 프레임 헤더를 이용한 물리 링크 이중화 구현 시스템 및 방법에 관한 것으로, 특히 종래 기술에서는 데이터 전송 경로 외의 별도의 상태 정보 전송 경로를 따로 두어야 하므로 백보드의 에지핀이 그만큼 할당되어야 하며, 송신측에서 데이터와 상태 정보를 별도로 전송하므로 수신측에서는 데이터와 상태 정보가 불일치할 수 있다, 즉, 데이터와 상태 정보를 모두 정상으로 따로 전송했을 경우 수신측에서 상태 정보는 정상인데 데이터는 비정상일 수 있고, 데이터는 정상인데 상태 정보는 비정상일 수 있다는 문제점이 있었다. 따라서, 본 발명은 스탠바이일 경우, 송신측에서 프레임 헤더 에러를 발생시켜 전송하고, 수신측에서 에러를 감지하여 작업 링크를 결정하도록 구현되어 별도의 상태 정보 전송 경로가 필요없게 되므로, 에지핀의 여유가 생겨 그만큼 시스템 구성에 유연성을 가질수 있으며, 수신된 데이터를 통해 작업 링크를 결정하므로 상태 정보와 데이터의 불일치를 막을 수 있다는 효과가 있다.

Description

ＳＯＮＥＴ 프레임 헤더를 이용한 물리 링크 이중화 구현 시스템 및 방법{PHYSICAL LINK DUALIZATION SYSTEM AND METHOD IN SONET FRAME HEADER}
본 발명은 ATM 망에서의 물리 링크 이중화 구현 장치 및 방법에 관한 것으로, 특히 액티브/스탠바이 결정에 따라, 스탠바이일 경우 프레임 헤더에 에러를 발생시켜 전송하고, 수신부에서 상기 에러 발생에 따라 작업 링크를 결정하는 SONET 프레임 헤더를 이용한 물리 링크 이중화 구현 시스템 및 방법에 관한 것이다.
도 1은 종래 기술에 따른 ATM에서의 물리 링크 이중화 구현 시스템에 구성도이다.
도 1을 참조하면, 종래 기술에서 물리 링크 보드(100, 200)는 액티브 보드(110, 210)와 스탠바이 보드(120, 220)로 이중화되어 있으며, 이중화된 보드내의 링크 송수신부도 이중화되어 있다.
이중화된 링크는 작업 링크와 여유 링크로 사용되어질 수 있으며, 작업 링크와 여유 링크의 결정은 송신측 보드에서 전송된 링크 상태 정보를 가지고 수신측내에서 결정한다.
도 2는 종래 기술에 따른 ATM에서의 물리 링크 이중화 구현 방법을 설명하기 위한 플로우차트이다.
도 2를 참조하면, 상측에는 송신측 보드의 동작을 도시하고, 하측에는 수신측 보드의 동작을 도시한다.
도 1 및 도 2를 참조하여, 종래 기술에서의 이중화 구현 방법을 상세히 설명하면 다음과 같다.
우선 이중화 결정부(111, 121, 211, 221)에서 ATM 셀을 통신할 보드별 액티브/스탠바이 결정이 이루어진다.
도 1을 참조하면, 각각 상측에 도시된 보드가 각각 액티브 보드(110, 210)로 하측에 도시된 보드가 각각 스탠바이 보드(120, 220)로 결정되어 있다.
도 2를 참조하면, 송신측에서 상측 보드는 액티브/스탠바이 여부를 판단하고(S10), 상기 판단 결과, 액티브이면, 이중화된 A, B 링크 상태 정보 신호를 ACT를 나타내는 '0'으로 전송한 후, 데이터를 전송한다(S11).
상기 S10의 판단 결과, 스탠바이이면, 이중화된 A, B 링크 상태 정보 신호를 Stby를 나타내는 '1'로 전송한 후, 데이터를 전송한다.
그러면, 수신 단계에서는 각 이중화된 보드는 A 링크에서 링크 상태 정보 여부를 판단하여(S20), 상기 판단 결과, 0 이 수신되면, A 링크를 액티브 링크로 선택한다(S21).
그러나, 상기 S20의 판단 결과, A 링크의 상태 정보가 1일 경우, B 링크의 상태 정보 여부를 판단한다(S22).
상기 S22의 판단 결과, B링크의 상태 정보가 0이면 B 링크를 액티브 링크로 선택하고(S23), B링크의 상태 정보가 1이면 현재의 액티브인 링크를 유지한다(S24).
도 1에서 좌측을 송신측으로, 우측을 수신측으로 가정하면, 수신측의 링크 A 송수신부(212)가 송신측의 액티브 보드(110)의 링크 1 송수신부(112)와 연결되고,수신측의 링크 B 송수신부(213)가 송신측의 스탠바이 보드(120)의 링크 A 송수신부(122)와 연결되므로, 수신측의 링크 A 송수신부(212)에 전송되는 데이터의 링크 상태 정보가 0이 되므로 작업 링크로 결정되고, 수신측의 링크 B 송수신부(213)에 전송되는 데이터의 링크 상태 정보가 1이 되므로, 여유 링크가 된다.
그리고, 스탠바이 보드(220)로 결정된 하측 보드의 링크는 동작하지 않으므로 상관없다.
그러나, 종래 기술에서는 데이터 전송로 외의 별도의 상태 정보 전송로를 따로 두어야 하므로 백보드의 에지핀이 그만큼 할당되어야 하며, 전송측에서 데이터와 상태 정보를 별도로 전송하므로 수신측에서는 데이터와 상태 정보가 불일치할 수 있다, 즉 데이터와 상태 정보를 모두 정상으로 별도로 전송했을 경우 수신측에서 상태 정보는 정상인데 데이터는 비정상일 수 있고, 데이터는 정상인데 상태 정보는 비정상일 수 있다는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 스탠바이일 경우, 송신측에서 프레임 헤더 에러를 발생시켜 전송하고, 수신측에서 에러를 감지하여 작업 링크를 결정하도록 구현되는 SONET 프레임 헤더를 이용한 물리 링크 이중화 구현 시스템 및 방법을 제공함에 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 실시예는, 데이터 송신시 액티브/스탠바이 여부에 따라 셀을 바이 패스시키거나 프레임 헤더 에러를 발생시킨셀을 송신하고, 데이터 수신시 상기 프레임 헤더 에러 감지 여부 및 케이블 이상 여부를 판단하여, 프레임 헤더 에러가 감지되지 않는 셀이 전송되고 케이블에 이상이 없는 링크를 작업 링크로 결정하여 데이터를 수신하는 액티브/스탠바이 보드로 이루어진 제 1, 제 2 물리 링크 보드와; 상기 제 1 물리 링크 보드의 액티브/스탠바이 보드 각각으로부터 출력된 셀을 제 2 물리 링크 보드의 액티브/스탠바이 보드 각각으로 전송하는 하나의 경로로 이루어진 4개의 링크로 구성된 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 다른 실시 예는, 수신 보드에서 프레임 헤더 감지에 따라 신호를 발생하는 인터럽트를 인에이블시키는 제 1 단계와; 이중화된 송신 보드의 각각의 액티브/스탠바이 여부를 결정하는 제 2 단계와; 상기 제 2 단계의 판단 결과, 액티브이면 셀을 바이패스 시키고, 스탠바이이면 프레임 헤더 에러를 발생시켜 셀을 전송하는 제 3 단계와; 수신 보드에서 셀을 수신하여 인터럽트 발생 여부 및 케이블 이상 여부를 판단하여 둘 다 이상이 없는 링크 수신부와 연결되는 링크를 작업 링크로 결정하고, 상기 작업 링크를 통해 전송되는 셀을 수신하는 제 4 단계를 포함하여 구성되는 것을 특징으로 한다.
도 1은 종래 기술에 따른 ATM에서의 물리 링크 이중화 구현 시스템의 구성도.
도 2는 종래 기술에 따른 ATM에서의 물리 링크 이중화 구현 방법을 설명하기 위한 플로우 차트.
도 3은 본 발명에 따른 SONET 프레임 헤더를 이용한 물리 링크 이중화 구현 시스템의 구성도.
도 4는 본 발명에 따른 SONET 프레임 헤더를 이용한 물리 링크 이중화 구현 방법을 설명하기 위한 플로우차트.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100, 200 : 물리 링크 보드 110, 210 : 액티브 보드
120, 220 : 스탠바이 보드 111, 121, 211, 221 : 이중화 결정부
112, 113, 122, 123, 212, 213, 222, 223 : 링크 송수신부
1, 2, 3, 4 : 데이터 전송로 1',2',3'.4' : 상태 정보 전송로
이하, 본 발명에 따른 일 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 물리 링크 이중화 보드의 시스템 구성도이다.
도 3을 참조하면, 상술한 종래 기술에 설명된 시스템 상과 동일하지만. 경로는 데이터 경로 하나만이 형성된다.
또한 상기 링크 송수신부는 데이터 송신시 상기 이중화 결정부로부터 액티브/스탠바이 결정 여부에 따라 상기 경로를 통해 셀을 바이 패스시키거나, 프레임 헤더 에러를 발생시킨 셀을 송신하고, 데이터 수신시 수신 데이터 에러에 따라 발생되는 인터럽트를 인에이블시킨 후, 데이터 수신에 따라 인터럽트가 발생되지 않고, 케이블에 이상이 없는 링크를 작업 링크로 결정하여 상기 작업 링크를 통해 전송된 데이터를 수신한다.
도 4는 본 발명에 따른 물리 링크 이중화 구현 방법을 설명하기 위한 플로우 차트이다.
도 4를 참조하면, 본 발명에 따른 물리 링크 이중화 구현 방법은 수신 보드에서 프레임 헤더 감지에 따라 신호를 발생하는 인터럽트를 인에이블시키는 단계(S40)와; 이중화된 송신 보드의 각각의 액티브/스탠바이 여부를 결정하는 단계(S30)와; 상기 단계(S30)의 판단 결과, 액티브이면 셀을 바이패스 시키고, 스탠바이이면 프레임 헤더 에러를 발생시켜 셀을 전송하는 단계(S31, S32)와; 수신 보드에서 셀을 수신하여 인터럽트 발생 여부 및 케이블 이상 여부를 판단하여 둘 다 이상이 없는 링크 수신부와 연결되는 링크를 작업 링크로 결정하고, 상기 작업 링크를 통해 전송되는 셀을 수신하는 단계(S41~S45)로 이루어진다.
도 4의 상측에 도시된 플로우차트는 송신측의 동작을 나타내고, 하측에 도시된 플로우차트는 수신측의 동작을 나타낸다.
우선 수신측 보드는 프레임 헤더 에러에 감지에 따라 신호를 발생하는 인터럽트를 인에이블 시킨다(S40).
그리고, 송신측의 이중화 결정부는 보드의 액티브/스탠바이 여부를 결정한다(S30).
상기 S30 단계의 판단 결과, 보드가 액티브이면, BIP-8 레지스터를 클리어시켜 전송한다(S31).
상기 S30 단계의 판단 결과, 스탠바이이면, BIP-8 레지스터를 셋팅시켜 전송한다(S32).
그러면, 수신측에서는 상기 송신측으로부터 수신되는 데이터의 프레임 헤더 에러에 따른 인터럽트 발생 여부에 따라 인터럽트가 발생되지 않는 링크를 작업 링크로 사용하는데, 링크 A의 인터럽트 발생 여부를 판단하여(S41), 인터럽트가 발생하지 않았으면, 링크 A를 액티브 링크로 선택하고(S42), 링크 B의 인터럽트 발생 여부를 판단하여(S43), 인터럽트가 발생하지 않았으면 링크 B를 액티브 링크로 선택한다(S44).
그러나, 두 링크 모드 인터럽트가 발생하면, 현재 액티브인 링크를 유지한다(S45).
종래 기술과 같이 상측 보드가 액티브 보드로 하측 보드가 스탠바이 보드로 결정된 경우, 상측 보드의 링크 A를 연결하는 전송로가 작업 링크가 된다.
이상의 본 발명은 상기에 기술된 실시 예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 발명의 취지와 범위에 포함된다.
이상에서 설명한 바와 같이 본 발명은 별도의 상태 정보를 서로 주고받을 필요가 없어져 에지핀의 여유가 생겨 그만큼 시스템 구성에 유연성을 가질 수 있으며 작업 링크를 수신된 데이터를 통해 직접 결정하므로 상태 정보와 데이터의 불일치를 방지하는 효과가 있다.

Claims (3)

  1. 데이터 송신시 액티브/스탠바이 여부에 따라 셀을 바이 패스시키거나 프레임 헤더 에러를 발생시킨 셀을 송신하고, 데이터 수신시 상기 프레임 헤더 에러 감지 여부 및 케이블 이상 여부를 판단하여, 프레임 헤더 에러가 감지되지 않는 셀이 전송되고 케이블에 이상이 없는 링크를 작업 링크로 결정하여 데이터를 수신하는 액티브/스탠바이 보드로 이루어진 제 1, 제 2 물리 링크 보드와;
    상기 제 1 물리 링크 보드의 액티브/스탠바이 보드 각각으로부터 출력된 셀을 제 2 물리 링크 보드의 액티브/스탠바이 보드 각각으로 전송하는 하나의 경로로 이루어진 다수의 링크로 구성된 것을 특징으로 하는 SONET 프레임 헤더를 이용한 물리 링크 이중화 시스템.
  2. 제 1항에 있어서, 상기 제 1 및 제 2 물리 링크 보드는
    데이터 수신시 수신 데이터 프레임 헤더 에러에 따라 발생되는 인터럽트를 인에이블 시키는 것을 특징으로 하는 SONET 프레임 헤더를 이용한 물리 링크 이중화 시스템.
  3. 수신 보드에서 프레임 헤더 감지에 따라 신호를 발생하는 인터럽트를 인에이블시키는 제 1 단계와;
    이중화된 송신 보드의 각각의 액티브/스탠바이 여부를 결정하는 제 2 단계와;
    상기 제 2 단계의 판단 결과, 액티브이면 셀을 바이패스 시키고, 스탠바이이면 프레임 헤더 에러를 발생시켜 셀을 전송하는 제 3 단계와;
    수신 보드에서 셀을 수신하여 인터럽트 발생 여부 및 케이블 이상 여부를 판단하여 둘 다 이상이 없는 링크 수신부와 연결되는 링크를 작업 링크로 결정하고, 상기 작업 링크를 통해 전송되는 셀을 수신하는 제 4 단계를 포함하여 구성되는 것을 특징으로 하는 ATM에서의 SONET 프레임 헤더를 이용한 물리 링크 이중화 구현 방법.
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