KR20030030268A - 금속 배선의 콘택 영역 세정 방법 - Google Patents

금속 배선의 콘택 영역 세정 방법 Download PDF

Info

Publication number
KR20030030268A
KR20030030268A KR1020010062127A KR20010062127A KR20030030268A KR 20030030268 A KR20030030268 A KR 20030030268A KR 1020010062127 A KR1020010062127 A KR 1020010062127A KR 20010062127 A KR20010062127 A KR 20010062127A KR 20030030268 A KR20030030268 A KR 20030030268A
Authority
KR
South Korea
Prior art keywords
cleaning
contact region
nitrogen
metal
interlayer insulating
Prior art date
Application number
KR1020010062127A
Other languages
English (en)
Other versions
KR100407998B1 (ko
Inventor
김동준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010062127A priority Critical patent/KR100407998B1/ko
Priority to US10/119,809 priority patent/US6693040B2/en
Priority to JP2002263692A priority patent/JP4109061B2/ja
Publication of KR20030030268A publication Critical patent/KR20030030268A/ko
Application granted granted Critical
Publication of KR100407998B1 publication Critical patent/KR100407998B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

본 발명은 질소계 라디칼을 콘택 영역 내에 주입하여 콘택 영역 내 층간 절연막 측벽에 질화막 배리어를 형성시킴으로써 금속 이온의 재증착(redeposition)으로 인한 저유전 층간 절연막의 열화와 반응 세정시 활성화된 수소 라디칼에 의한 저유전 층간 절연막의 열화를 동시에 방지하여 층간 절연막의 저유전 특성을 유지하도록 하는 금속 배선의 콘택 영역 세정 방법에 관한 것으로, 기판 상에 금속 배선 및 층간 절연막을 차례로 증착하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 콘택 영역을 형성하는 단계와, 상기 콘택 영역 내에 질소계 라디칼을 주입시켜 상기 층간 절연막 측벽에 질화막 배리어를 형성시키는 단계와, 상기 콘택 영역 내에 아르곤 이온을 스퍼터링하여 금속 배선의 표면 잔류물을 제거하는 단계와, 상기 콘택 영역 내에 반응 세정을 하여 노출된 금속 배선 상에 형성된 금속 산화막을 제거하는 단계와, 상기 콘택 영역 내에 질소계 라디칼을 이용한 플라즈마 표면 처리를 하여 상기 층간 절연막 측벽에 흡착된 수소계의 반응 부산물을 제거하는 단계를 포함하여 구성됨을 특징으로 한다.

Description

금속 배선의 콘택 영역 세정 방법{Method for Cleaning Contact Area of Metal Lines}
본 발명은 반도체 소자의 금속 배선에 관한 것으로 특히, 질소계 라디칼을콘택 영역 내에 주입하여 콘택 영역 내 층간 절연막 측벽에 질화막 배리어를 형성시킴으로써 금속 이온의 재증착(redeposition)으로 인한 저유전 층간 절연막의 열화와 반응 세정시 활성화된 수소 라디칼에 의한 저유전 층간 절연막의 열화를 동시에 방지하여 층간 절연막의 저유전 특성을 유지하도록 하는 금속 배선의 콘택 영역 세정 방법에 관한 것이다.
일반적으로 다마 세정(dama cleaning)이란 차세대 금속 다층 배선기술에 적용되는 기술로, 일종의 콘택 금속(contact metal)을 증착하기 전에 노출된 금속 배선 상부에 형성되는 금속 산화막(Metal oxide)을 제거하는 기술을 말한다.
상기 다마 세정의 기본 메카니즘(mechanism)은 DFE(Dual Frequency Etch)의 식각 공정, 즉, 활성화된 아르곤(Ar) 입자의 금속 산화막 충돌에 의한 물리적인 방법과 수소(H2) 라디칼(radical)과 패턴 내부의 금속 산화막 성분과의 산화 환원 반응을 이용하는 화학적 방법, 2단위 공정을 통하여 금속 산화막을 제거하는 것이다.
이와 같이, 상기 금속 산화막의 제거 공정을 다마 세정이라 불려진 경위는 소자의 초고속화를 위하여 소자의 배선재료가 알루미늄에서 구리로 대체되고 있는 현시점에서 기존의 건식각 방법이 구리 배선에는 적용 불가능하기 때문에 금속 배선의 콘택 영역을 형성하는 새로운 방법으로서 근래에는 대개 다마신(damasence) 구조를 이용하고 있고, 이러한 다마신 구조에서도 기존의 공정 기술과 마찬가지로 콘택 영역에 발생한 잔류물의 제거 과정이 요구되었기 때문에 다마 세정(dama cleaning)이란 명칭이 쓰이게 된 것이다.
이하, 첨부된 도면을 참조하여 종래의 다마 세정을 이용한 금속 배선의 콘택 영역 세정 방법을 설명하면 다음과 같다.
이하에서 설명하는 실시례는 구리(Cu)를 금속 배선으로 사용한 것이다.
도 1a 내지 도 1e는 종래의 금속 배선의 콘택 영역 세정 방법을 나타낸 공정 단면도이다.
도 1a와 같이, 기판(11) 상에 금속 배선(12)을 형성한 후, 차례로 제 1 질화막(13), 층간 절연막(14), 캡 산화막(cap oxide)(15), 제 2 질화막(16)을 증착한다.
상기 제 2 질화막(16), 캡 산화막(15), 층간 절연막(14), 제 1 질화막(13)을 선택적으로 제거하여 상기 금속 배선(12)을 노출시켜 콘택 영역을 형성한다.
여기서, 상기 층간 절연막(14)은 저유전율(low-k)의 절연물질을 사용하여 소자의 기생 정전 용량(parasitic capacitance)을 줄임으로써 소자의 동작 속도를 높인다.
이 때, 상기 노출된 금속 배선(12)은 시간이 흐를수록, 공기와 접촉하기 때문에 산화막이 발생되는 데, 이러한 금속 산화막과 사진 식각 공정 후 남은 감광막과 같은 잔류물(residue)(17)은 금속간의 콘택(contact) 특성을 열화시키기 때문에 세정 공정을 통해 제거하고 있다. 특히, 다마신(damascene)형의 콘택 구조일 때는 다마 세정을 이용한다.
상기 다마 세정 공정은 다음과 같이, 아르곤(Ar)을 이용한스퍼터링(sputtering) 공정과 수소(H2) 라디칼(radical)을 이용한 반응 세정 공정으로 이루어진다.
도 1b와 같이, 상기 노출된 잔류물(금속 산화막 및 잔류 감광막)(17)을 아르곤(Ar+)을 스퍼터링하여 식각한다.
상기 아르곤 스퍼터링의 식각은 물리적인 방법으로, 아르곤 입자를 상기 잔류물(17) 표면에 스퍼터링(sputtering)하여 상기 잔류물(17)이 제거되고 금속 배선(12)이 노출되게 한다.
도 1c와 같이, 상기 아르곤 스퍼터링 식각(Ar sputtering etch) 공정을 통해 금속 산화막 등의 잔류물(17) 제거가 가능하다고 하더라도, 금속 산화막을 제거하기 위해서는 과도 식각(over etch)이 이루어져 식각이 일어난 부위의 금속이 층간 절연막 측벽에 재증착된다.
즉, 금속의 콘택 영역 측면 확산(lateral diffusion)이 일어나 저유전(low-k) 특성을 유지하는 층간 절연막의 특성은 열화된다.
도 1d와 같이, 상기 아르곤 스퍼터링 식각 완료 후, 남아있는 금속 산화막에 대해서는 수소 라디칼을 이용하여 반응 세정 (reactive cleaning)을 진행하게 된다.
상기 수소(H2)와 금속 산화막, 예를 들어, 금속 배선으로 Cu를 이용한 경우, 반응식은 Cu2O + 2H*-> 2Cu + H2O 또는 Cu2O + H*-> 2Cu + OH*이다. 따라서, 상기반응 세정을 통해 금속 산화막은 금속으로 환원되고, 라디칼 상태의 OH*와 H2O가 발생되어, 이러한 성분은 층간 절연막 내부로 흡착되거나 흡습된다.
즉, 이러한 반응 세정시에도 H2O나 OH*와 같은 반응 부산물이 발생하여 층간 절연막의 저유전 특성이 더욱 열화된다.
이어, 도 1e와 같이, 상기 수소 라디칼을 이용한 반응 세정 완료 후에는 금속 산화막이 대부분 제거되는 데, 이 때는 상기 층간 절연막 측벽에 남아있는 재증착된 구리 이온이나, H2O나 OH*라디칼과 같은 반응 부산물들이 제거되지 못하고 남아있게 된다.
이러한 상기 층간 절연막 측벽의 잔류물은 이후의 공정을 거치면서 층간 절연막 내부로 흡습되어 저유전율을 유지하던 층간 절연막의 특성을 악화시키는 주요 요인이 된다.
상기와 같은 종래의 금속 배선의 콘택 영역 세정 방법은 다음과 같은 문제점이 있다.
일반적으로 다마 세정은 활성화된 아르곤(Ar+) 입자를 금속 산화막에 스퍼터링하는 물리적인 방법과 수소 라디칼(H*)을 이용하여 금속 산화막을 금속으로 환원하는 화학적인 방법을 이용하는 것이다.
그러나 아르곤 입자를 이용한 방법은 과도 식각이 일어나 금속이 콘택 영역 내 층간 절연막 측벽으로 재증착되는 문제가 발생하며, 수소 라디칼을 이용한 방법은 반응 부산물이 측벽에 남아 다시 흡착, 흡습되는 문제점이 발생한다.
또한, 이러한 층간 절연막 측벽에 남아있는 불순물들은 후속 공정인 콘택 영역에 채워지는 콘택 금속과 층간 절연막간의 응착력(adhesion)을 떨어뜨리게 한다.
결과적으로 층간 절연막의 저유전 특성은 파괴되어, 콘택 영역 외의 영역에서 절연성이 유지가 될 수 없어, 반도체 소자 특성은 열화된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 질소계 라디칼을 콘택 영역 내에 주입하여 콘택 영역 내 층간 절연막 측벽에 질화막 배리어를 형성시킴으로써 금속 이온의 재증착(redeposition)으로 인한 저유전 층간 절연막의 열화와 반응 세정시 활성화된 수소 라디칼에 의한 저유전 층간 절연막의 열화를 동시에 방지하여 층간 절연막의 저유전 특성을 유지하도록 하는 금속 배선의 콘택 영역 세정 방법을 제공하는 데, 그 목적이 있다.
도 1a 내지 도 1e는 종래의 금속 배선의 콘택 영역 세정 방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 금속 배선의 콘택 영역 세정 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 기판 22 : 금속 배선
23 : 제 1 질화막 24 : 층간 절연막
25 : 캡 산화막 26 : 제 2 질화막
27 : 금속 산화막 28 : 질화막 배리어
X*: X 라디칼
상기와 같은 목적을 달성하기 위한 본 발명의 금속 배선의 콘택 영역 세정 방법은 기판 상에 금속 배선 및 층간 절연막을 차례로 증착하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 콘택 영역을 형성하는 단계와, 상기 콘택 영역 내에 질소계 라디칼을 주입시켜 상기 층간 절연막 측벽에 질화막 배리어를 형성시키는 단계와, 상기 콘택 영역 내에 아르곤 이온을 스퍼터링하여 금속 배선의 표면 잔류물을 제거하는 단계와, 상기 콘택 영역 내에 반응 세정을 하여 노출된 금속 배선상에 형성된 금속 산화막을 제거하는 단계와, 상기 콘택 영역 내에 질소계 라디칼을 이용한 플라즈마 표면 처리를 하여 상기 층간 절연막 측벽에 흡착된 반응 부산물을 제거하는 단계를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 금속 배선의 콘택 영역 세정 방법을 상세히 설명하면 다음과 같다.
이하에서 설명하는 실시례는 구리(Cu)를 금속 배선으로 이용한 것이다.
도 2a 내지 도 2f는 본 발명의 금속 배선의 콘택 영역 세정 방법을 나타낸 공정 단면도이다.
도 2a와 같이, 기판(21) 상에 금속 배선(22)을 형성한 후, 차례로 제 1 질화막(23), 층간 절연막(24), 캡 산화막(25), 제 2 질화막(26)을 증착한다.
상기 제 2 질화막(26), 캡 산화막(25), 층간 절연막(24), 제 1 질화막(23)을 선택적으로 제거하여 금속 배선(22)을 노출시켜 콘택 영역을 형성한다.
여기서, 상기 층간 절연막(24)은 저유전율(low-k)의 절연물질을 사용하여 절연 효과를 높인다.
이 때, 상기 노출된 금속 배선(22)은 시간이 흐를수록, 공기와 접촉하기 때문에 산화막이 발생되는 데, 이러한 금속 산화막과 같은 잔류물(residue)(27)은 콘택 영역의 특성을 열화시키기 때문에 공정 과정 중에 제거하여야 한다.
도 2b와 같이, 본 발명에서는 NH3나 혹은 N2가스를 플라즈마로 여기시켜 형성한 질소계 라디칼을 상기 콘택 영역 상에 주입(soaking)시켜 제 2 질화막(26),층간 절연막(25), 캡 산화막(24), 제 1 질화막(23) 측벽에 질화막 배리어(28)를 형성함으로써 다마 세정시 발생하는 반응 부산물에 대한 배리어(barrier) 역할을 하도록 한다.
상기 질화막 배리어(28)를 화학 기상 증착법(CVD : Chemical Vapor Deposition)을 이용하여 형성하여도 동일한 배리어 역할을 할 수 있다.
본 발명의 실시례에서는 상기와 같이, 반응성이 강한 NH3혹은 N2가스를 플라즈마로 여기시켜 형성한 질소계 라디칼(radical)을 사용한다.
상기 질화막 배리어(28)는 SiNx이나 SiNOx의 성분으로, 400℃ 이하의 온도범위에서 플라즈마(plasma)에 의하여 바이어스(bias) 인가없이 10분 이하로 질소계 라디칼(NH3혹은 N2)을 주입하여 형성한다.
이하의 세정 공정은 아르곤(Ar+)과 수소 라디칼(H*)을 이용한 DFE(Dual Frequency Etch) 공정이다.
도 2c와 같이, 아르곤(Ar+)을 스퍼터링(sputtering)하여 노출된 금속 배선(22) 상에 생성된 잔류물(금속 산화막 및 남은 감광막)(27)을 식각한다.
이 때, 상기 콘택 영역 내 층간 절연막(24) 측벽에 생성된 질화막 배리어(28)로 인해 금속의 재증착이 이루어진다 하여도 층간 절연막의 열화는 방지된다.
도 2d와 같이, 상기 아르곤 스퍼터링 세정 완료 후, 수소 라디칼(H*)을 이용하여 남아있는 잔류물(이 때의 성분은 금속 산화막)(27)과의 반응 세정(reactive cleaning)을 진행하게 되는 데, 이러한 반응 세정은 주입하는 수소 라디칼과 노출된 금속 배선(22) 상에 생성된 금속 산화막과의 산화 환원 과정을 통해 금속으로 환원되고, 이로 인하여 H2O나 OH*와 같은 반응 부산물이 발생된다.
이 때, 상기 콘택 영역 측벽의 질화막 배리어(28)로 인해 상기 H2O나 OH*와 같은 반응 부산물이 종래와 같이 층간 절연막(24) 내부로 흡습되지 않고, 측벽에 형성된 질화막 배리어(28)에 흡습 또는 흡착된다. 따라서, 상기 층간 절연막(24)은 저유전율 특성을 그대로 유지할 수 있게 된다.
도 2e와 같이, 상기 반응 세정을 통해 상기 질화막 배리어(28)에 흡습 또는 흡착된 H2O나 OH*를 제거하기 위해 플라즈마로 여기된 NH3혹은 N2의 라디칼을 플라즈마(plasma) 표면 처리한다.
이 때, 상기 플라즈마 표면 처리는 상온부터 400℃ 이하의 온도 범위에서, 1분 내지 10분의 표면 처리시간, 1sccm 내지 20sccm의 가스 유량 및 100W 내지 800W 범위의 파워를 갖는 공정 조건에서 진행한다. 이러한 플라즈마 표면 처리는 테이블 파워를 500W 이하를 인가하고, DC 바이어스 전압을 50 V 이하로 유지하여 진행한다.
최종적인 콘택 영역은 단면은 도 2f와 같이, 상기 금속 배선의 노출된 표면은 이물질의 생성이 없고, 상기 질화막 배리어를 포함한 층간 절연막의 측벽에 반응 부산물을 제거할 수 있어 높은 표면 에너지를 유지할 수 있다. 따라서, 후속되는 금속 증착 공정에 있어서, 콘택 금속과 층간 절연막간의 응착력이 우수해지게 된다.
본 발명은 다마 세정(dama cleaning) 전에 질소계 라디칼을 주입하여 질화막 측벽을 형성하는 공정과, 다마 세정 후에는 질소계 라디칼을 이용한 플라즈마 표면 처리하는 공정을 추가함으로써 다마 세정의 특성을 개선하는 단위 공정 기술이다.
특히, 상기 질소계 라디칼을 주입시켜 질화막 배리어를 형성하는 단계와 상기 질소계 라디칼을 이용한 플라즈마 표면 처리를 하는 단계에 각각 기판의 온도를 달리하여 진행하여 저유전 층간 절연막의 특성을 최적화할 수 있으며, 이 때, 각각의 단계에서 기판의 온도는 질소계 라디칼을 주입시켜 질화막 배리어를 형성하는 단계는 200℃ 이하로, 상기 질소계 라디칼을 이용한 플라즈마 표면 처리를 하는 단계는 200℃ 이상으로 진행한다.
이러한 질화막(SiNx이나 SiNOx)은 층간 절연막 측벽에 미량의 금속이 재증착된다 하더라도 후속 열처리 공정시에 금속의 확산을 억제할 수 있는 확산 방지막(diffusion barrier)으로 작용할 수 있다.
또한, 본 발명에 사용된 질화막은 DFE의 후속 공정인 H2반응 세정에서 발생되는 H2O와 OH 라디칼에 의한 층간 절연막의 저유전율의 특성 저하(degradation)를 억제하는 화학적 방지막(Chemical barrier)의 역할을 수행하기도 한다.
이와 같은 금속 배선의 콘택 영역 세정 방법은 듀얼 다머신 형성 공정에 포함시켜 진행할 수 있다.
상기와 같은 본 발명의 금속 배선의 콘택 영역 세정 방법은 다음과 같은 효과가 있다.
첫째, 종래의 다마 세정에서 발생하는 콘택 영역내 층간 절연막 측벽의 구리 재증착 문제를 근본적으로 억제할 수는 없지만, NH3또는 N2의 질소계 라디칼을 통해 콘택 영역 내 층간 절연막 측벽을 질화시켜 후속 열처리 공정시에 금속에 대한 확산 방지막 수행능력을 증대시킬 수 있다.
따라서, 소자 제작시 층간 절연막의 절연특성의 열화를 막을 수 있어 소자 수율 향상을 기대할 수 있을 것이다.
둘째, 수소 라디칼을 이용한 반응 세정(reactive cleaning)시 부산물로 생성되는 H2O나 OH*라디칼(radical)과 같은 반응 부산물을 질화막 배리어에 흡습 또는 흡착시켜 층간 절연막의 저유전율 특성의 저하를 방지할 수 있다.
셋째, 수소 라디칼의 반응 세정 후 진행하는 질소계 라디칼의 플라즈마 표면 처리는 상기 반응 부산물을 제거시킬 수 있어, 후속되는 금속의 증착 공정에 있어, 응착력을 향상시킬 수 있다.

Claims (14)

  1. 기판 상에 금속 배선 및 층간 절연막을 차례로 증착하는 단계;
    상기 층간 절연막을 선택적으로 제거하여 콘택 영역을 형성하는 단계;
    상기 콘택 영역 내에 질소계 라디칼을 주입시켜 상기 층간 절연막 측벽에 질화막 배리어를 형성시키는 단계;
    상기 콘택 영역 내에 아르곤 이온을 스퍼터링하여 금속 배선의 표면 잔류물을 제거하는 단계;
    상기 콘택 영역 내에 반응 세정을 하여 노출된 금속 배선 상에 형성된 금속 산화막을 제거하는 단계;
    상기 콘택 영역 내에 질소계 라디칼을 이용한 플라즈마 표면 처리를 하여 상기 층간 절연막 측벽에 흡착된 반응 부산물을 제거하는 단계를 포함하여 구성됨을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
  2. 제 1항에 있어서, 상기 층간 절연막은 다층의 절연막으로 이루어짐을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
  3. 제 1항에 있어서, 상기 금속 배선은 구리로 이루어짐을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
  4. 제 1항에 있어서, 상기 질소계 라디칼은 NH3또는 N2가스를 플라즈마로 여기시켜 형성함을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
  5. 제 1항에 있어서, 상기 질화막 배리어는 후속되는 금속증착 공정시 재증착되는 금속의 확산 방지막으로 기능함을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
  6. 제 1항에 있어서, 상기 질화막 배리어는 400℃ 이하의 온도범위에서 플라즈마에 의하여 바이어스 인가없이 10분 이하로 질소계 라디칼을 주입하여 진행함을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
  7. 제 1항에 있어서, 상기 반응 세정은 주입하는 H2와 노출된 금속 배선 상에 생성된 금속 산화막과의 산화 환원 과정을 통해 금속은 환원되고 반응 부산물이 발생되는 과정으로 진행함을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
  8. 제 7항에 있어서, 상기 반응 세정 중 발생되는 반응 부산물은 층간 절연막 내부로 침투되지 않고 상기 질화막 배리어 표면에 흡습되어짐을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
  9. 제 8항에 있어서, 상기 질화막 배리어는 반응 세정시 발생되는 반응 부산물에 대한 화학적 배리어로 기능함을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
  10. 제 8에 있어서, 상기 반응 부산물은 H2O 또는 OH 라디칼임을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
  11. 제 1항에 있어서, 상기 질소계 라디칼의 플라즈마 표면 처리는 상온부터 400℃ 이하의 온도 범위에서, 1분 내지 10분의 표면 처리시간, 1sccm 내지 20sccm의 가스 유량 및 100W 내지 800W 범위의 파워를 갖는 공정 조건에서 진행함을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
  12. 제 11항에 있어서, 상기 질소계 라디칼의 플라즈마 표면 처리는 테이블 파워를 500W 이하를 인가하고, DC 바이어스 전압을 50 V 이하로 유지하여 진행함을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
  13. 제 1항에 있어서, 상기 질소계 라디칼을 주입시켜 질화막 배리어를 형성하는 단계와 상기 질소계 라디칼을 이용한 플라즈마 표면 처리를 하는 단계에 각각 기판의 온도를 달리하여 진행함을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
  14. 제 13항에 있어서, 상기 기판의 온도는 각각 질소계 라디칼을 주입시켜 질화막 배리어를 형성하는 단계는 200℃ 이하로, 상기 질소계 라디칼을 이용한 플라즈마 표면 처리를 하는 단계는 200℃ 이상으로 진행함을 특징으로 하는 금속 배선의 콘택 영역 세정 방법.
KR1020010062127A 2001-10-09 2001-10-09 금속 배선의 콘택 영역 세정 방법 KR100407998B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020010062127A KR100407998B1 (ko) 2001-10-09 2001-10-09 금속 배선의 콘택 영역 세정 방법
US10/119,809 US6693040B2 (en) 2001-10-09 2002-04-11 Method for cleaning the contact area of a metal line
JP2002263692A JP4109061B2 (ja) 2001-10-09 2002-09-10 金属配線のコンタクト領域の洗浄方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010062127A KR100407998B1 (ko) 2001-10-09 2001-10-09 금속 배선의 콘택 영역 세정 방법

Publications (2)

Publication Number Publication Date
KR20030030268A true KR20030030268A (ko) 2003-04-18
KR100407998B1 KR100407998B1 (ko) 2003-12-01

Family

ID=19714978

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010062127A KR100407998B1 (ko) 2001-10-09 2001-10-09 금속 배선의 콘택 영역 세정 방법

Country Status (3)

Country Link
US (1) US6693040B2 (ko)
JP (1) JP4109061B2 (ko)
KR (1) KR100407998B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7737029B2 (en) 2008-03-18 2010-06-15 Samsung Electronics Co., Ltd. Methods of forming metal interconnect structures on semiconductor substrates using oxygen-removing plasmas and interconnect structures formed thereby

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680944B1 (ko) * 2003-05-27 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100704473B1 (ko) 2005-11-23 2007-04-09 주식회사 하이닉스반도체 반도체 소자의 캐패시터의 제조방법 및 반도체 소자의 제조방법
KR100725713B1 (ko) 2006-08-28 2007-06-07 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성 방법
US20080160754A1 (en) * 2006-12-27 2008-07-03 International Business Machines Corporation Method for fabricating a microelectronic conductor structure
KR101692953B1 (ko) * 2010-07-09 2017-01-05 삼성전자주식회사 이미지 센서 및 그 제조 방법
KR102079715B1 (ko) 2013-02-13 2020-02-20 삼성전자주식회사 박막 및 그 형성방법과 박막을 포함하는 반도체소자 및 그 제조방법
KR102106259B1 (ko) * 2013-08-16 2020-05-04 삼성전자 주식회사 반도체 장치의 트렌치 형성 방법
GB201316446D0 (en) * 2013-09-16 2013-10-30 Spts Technologies Ltd Pre-cleaning a semiconductor structure
US9887160B2 (en) * 2015-09-24 2018-02-06 International Business Machines Corporation Multiple pre-clean processes for interconnect fabrication
JP2019029581A (ja) 2017-08-02 2019-02-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US12002755B2 (en) 2021-01-28 2024-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Metallization layer and fabrication method

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6124211A (en) * 1994-06-14 2000-09-26 Fsi International, Inc. Cleaning method
JPH09172076A (ja) * 1995-12-20 1997-06-30 Nikon Corp 半導体装置の製造方法
JPH09205070A (ja) * 1996-01-25 1997-08-05 Sony Corp プラズマcvd方法、およびこれにより形成された金属膜を有する半導体装置
KR980005576A (ko) * 1996-06-28 1998-03-30 김주용 반도체 소자의 금속층 형성 방법
US6093635A (en) * 1997-12-18 2000-07-25 Advanced Micro Devices, Inc. High integrity borderless vias with HSQ gap filled patterned conductive layers
US6107192A (en) 1997-12-30 2000-08-22 Applied Materials, Inc. Reactive preclean prior to metallization for sub-quarter micron application
US6159859A (en) 1998-06-09 2000-12-12 Air Products And Chemicals, Inc. Gas phase removal of SiO2 /metals from silicon
US6211092B1 (en) 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
JP2000311940A (ja) * 1999-04-27 2000-11-07 Canon Inc 処理装置及び半導体装置の製造方法
KR20000044867A (ko) * 1998-12-30 2000-07-15 김영환 반도체 소자의 콘택홀 형성 방법
US6448657B1 (en) * 1999-04-21 2002-09-10 Applied Materials, Inc. Structure for reducing junction spiking through a wall surface of an overetched contact via
JP3562628B2 (ja) * 1999-06-24 2004-09-08 日本電気株式会社 拡散バリア膜、多層配線構造、およびそれらの製造方法
KR100338102B1 (ko) * 1999-06-25 2002-05-24 박종섭 반도체 소자의 구리 배선 형성 방법
KR100367734B1 (ko) * 2000-01-27 2003-01-10 주식회사 하이닉스반도체 반도체 소자의 배선형성 방법
KR100316721B1 (ko) * 2000-01-29 2001-12-12 윤종용 실리사이드막을 구비한 반도체소자의 제조방법
US6319842B1 (en) 2001-01-02 2001-11-20 Novellus Systems Incorporated Method of cleansing vias in semiconductor wafer having metal conductive layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7737029B2 (en) 2008-03-18 2010-06-15 Samsung Electronics Co., Ltd. Methods of forming metal interconnect structures on semiconductor substrates using oxygen-removing plasmas and interconnect structures formed thereby

Also Published As

Publication number Publication date
US20030068895A1 (en) 2003-04-10
KR100407998B1 (ko) 2003-12-01
JP2003124308A (ja) 2003-04-25
US6693040B2 (en) 2004-02-17
JP4109061B2 (ja) 2008-06-25

Similar Documents

Publication Publication Date Title
US6949450B2 (en) Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
JP2000332112A (ja) 集積回路構造の銅金属被覆上の一以上の低比誘電率絶縁層に形成される開口部のためのプラズマ洗浄方法
US20050056941A1 (en) Method of fabricating a semiconductor device
KR100407998B1 (ko) 금속 배선의 콘택 영역 세정 방법
US6825124B2 (en) Method of forming metal line in semiconductor device
KR20010099866A (ko) 수소계 예비 세정 기술을 이용한 불화 이산화규소와 확산장벽의 접착의 개량
JP2004207281A (ja) 多層配線構造およびその形成方法、半導体装置
KR100500932B1 (ko) 비아 콘택 식각 후의 감광막 제거 및 건식 세정 방법
US6872652B2 (en) Method of cleaning an inter-level dielectric interconnect
US20020177329A1 (en) Surface densification of low dielectric constant film
KR101179111B1 (ko) 에칭 방법 및 기억 매체
US7125809B1 (en) Method and material for removing etch residue from high aspect ratio contact surfaces
KR20020027588A (ko) 에칭 방법 및 플라즈마 처리 방법
WO2002046489A1 (en) Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
JP2004103747A (ja) 半導体装置の製造方法
US7488681B2 (en) Method for fabricating Al metal line
KR101180977B1 (ko) 콘택 형성 동안에 콘택홀 폭 증가를 방지하는 방법
KR100603703B1 (ko) 포토 레지스트 제거방법 및 이를 이용한 반도체 소자의금속배선 형성방법
KR20050050183A (ko) 반도체 소자의 세정방법 및 세정장치
KR100714049B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100458297B1 (ko) 반도체소자의금속배선형성방법
KR20220123983A (ko) 기판처리방법 및 이를 포함하는 반도체 소자 제조방법
KR100459945B1 (ko) 반도체 소자의 제조 방법
KR100698742B1 (ko) 반도체 소자 제조방법
KR100505408B1 (ko) 반도체 소자의 금속절연막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee