KR20030014267A - 파워 시퀀서 제어 회로 - Google Patents

Abstract

다수의 부하들에 전기 파워를 연속적으로 인가하는 시스템 및 방법이 개시된다. 이 시스템은 이러한 다른 시스템들과 함께 슬레이브 또는 마스터로서 동작할 수 있다. 마스터로서 동작할 때, 본 시스템은 턴온되자 마자 작동되어, 그의 출력 채널들에 연결된 부하들에 파워를 연속적으로 인가하기 시작한다. 슬레이브로서 동작할 때, 본 시스템은 먼저 그것이 연결된 마스터로부터 인에이블 입력 신호를 수신해야 한다. 마스터/슬레이브의 지정은 스위치로 선택가능하며, 이에 따라 직렬 연결된 유닛들은 단일 마스터에서 다수의 마스터들로, 또는 다수 마스터들에서 단일 마스터로 재구성될 수 있다. 본 발명의 새로운 시스템은 부착된 모든 부하들을 동시에 파워업시키는 것으로부터 야기되는 시동 전류 서지를 제거하여, 소자들 상에서의 스트레스를 감소시킴으로써, 파워 분배 네트워크들에 대한 신뢰성을 개선하고 비용을 줄인다.

Description

파워 시퀀서 제어 회로{POWER SEQUENCER CONTROL CIRCUIT}

전자 시스템들은 종종 몇 개의 모듈들로 구성되는 바, 각 모듈은 공통 파워 공급원으로부터 AC 파워를 얻는다. 또한, 전자 장비에서 이용되는 파워 서플라이들은 특징적으로, 시동시 높은 순간 전류를 요구한다. 따라서, 모든 모듈들을 동시에 스위칭시키게 되면 상당한 양의 결합된 시동 전류가 발생하게 된다. 이러한 동시 발생적인 시동과 관련된 지나친 과도 전류는 강한 자기장 또는 전압 스파이크를 유도할 수 있는 바, 이는 전자 장치들에 과도한 스트레스를 주어 전자 장치들을 망가뜨린다.

다수의 장치들의 동시 작동으로부터 비롯되는 높은 누적 시동 전류는 종종 랙 장착(rack-mounted) 전자 테스트 시스템들에서 문제가 된다. 이러한 시스템들은 전형적으로 몇 개의 전자 테스트 장비 및 기구들로 이루어지는 바, 이들은 장비 랙 내에 함께 장착되어 동일한 AC 파워 공급원에 플러깅된다. 랙은 일반적으로 단일 마스터 파워 스위치를 갖는 바, 이 스위치가 닫히면, 랙 내의 모든 장비는 한 번에 작동된다. (주목할 사항으로서, 파워 이상(power outage)으로 인해 라인을 통해 되돌아오는 파워 또한 파워 스위치를 턴온시킬 때와 동일한 과도 전류를 생성할 수 있다.) 쇄도 시동 전류(inrush startup currents)라고도 일컬어지는 시동 전류가 부가될 수 있기 때문에, 결합된 과도 전류는 손상을 야기시키킬 정도로 충분히 높아지게 된다.

이러한 문제의 또 하나의 예는 개인용 컴퓨터 내의 분배 파워 서플라이이다. 현대의 개인용 컴퓨터들의 중앙 프로세서는 동작 속도 및 처리 파워가 크게 증가되어 왔다. 하지만, 이러한 성능의 증가와 함께, 복잡성 및 전류 소모도 증가했다. 단지 29,000개의 트랜지스터들 만이 포함된 최초의 IBM 개인용 컴퓨터에서 이용되는 CPU는 단지 5MHz의 클럭 속도에서 작동했으며, 단지 0.05A의 동작 전류 만을 필요로 했다. 오늘날, AMD의 애슬론(Athlon) 프로세서와 같은 CPU는 2,200만 개의 트랜지스터들을 포함하고, 1GHz 이상의 클럭 속도에서 동작하며, 그리고 35A의 동작 전류를 소모한다. 컴퓨터 파워 서플라이는 CPU 뿐 아니라, 디스크 드라이브들, 주변 회로 카드들, 주변 모듈들 등을 지원해야 한다. 컴퓨터가 처음으로 스위치 온될 때, 이러한 다양한 부하들이 동시에 걸리게 되어 파워 서플라이는 상당히 큰 쇄도 전류를 지원해야 하는 부담을 갖게 되는데, 이는 큰 자기장 및 전압 스파이크를 야기시킨다. 큰 과도 전류와 관련된 전자기장 또한 이러한 시스템의 초기화를 방해한다.

일반적으로, 전자 파워 서플라이들에는 서지 저지기(surge arrestor)들 및 소프트 시동 회로(soft-start circuit)와 같은 보호 장치들이 포함되어 있다. 이러한 장치들은 라인 전압 서지들의 효과를 완화시키고 시동 전류의 크기를 감소시킴에 있어서의 효력을 제한한다. 이러한 조치들에도 불구하고, 피크 시동 전류는 종종 파워 서플라이의 정격 정상 상태 전류 보다 상당히 더 커진다. 상기 설명한 바와 같이, 다수의 파워 서플라이들의 결합된 시동 전류는 전자기 효과들을 유도할 정도로 충분히 높다. 이러한 현상들은 파워 서플라이 또는 지원 회로를 방해할 수 있고, 서지 저지기들 등에 의해 제거되지 않는다. 또한, 이러한 집단적인 시동 전류는 메인 파워 및 관련 스위칭 소자들에 심각한 과부하가 걸리게 한다.

상기 설명된 신뢰성 문제들에는 비용 문제도 관계가 있다. 동시 발생의 시동 전류들이 가해지는 파워 소자들이 필요 이상으로 형성된다. 설계 엔지니어의 통상적인 "최악의 경우"의 기준은 장치의 허용 오차가, 공칭 동작 조건들을 훨씬 초과할 수도 있는 시동 전류 요구에 의한 동작 불능을 피할 수 있도록 충분해야 함을 규정한다. 불행히도, 변압기들이 클수록 스위치 컨택들이 더욱 가중되어야 함은 전형적으로 더 큰 비용 부담을 요구한다. 큰 쇄도 전류를 공급하는 회로들과, 전압 및 자기 서지들에 견디는 출력 모듈들과 관련하여 비용이 부가된다. 따라서, 동시 시동 전류의 허용 요구는 파워 분배 소자들의 비용을 증가시킨다.

상기 설명된 문제들의 관점에서, 동시 시동 전류를 피할 수 있도록 다수의 부하들에 파워를 인가하는 자동 시스템을 구비하는 것이 바람직하다. 이 시스템은 파워 손상 및 복구의 경우에도 정상적으로 재시동을 수행할 수 있어야 한다. 이 시스템이 AC 또는 DC-기반 파워 공급원으로 동작할 수 있다면 유익할 것이다. 또한, 이 시스템은 비싸지 않아야 하며, 예를 들어 컴퓨터 주변 장치들, 테스트 장비 랙들, 자동화된 제조 라인들과 같은 서로 다른 많은 응용들에 있어서 파워 시퀀싱을쉽게 수행할 수 있도록 되어야 한다.

본 발명은 파워 제어에 관한 것으로서, 특히 전자 회로로의 파워 인가를 조정하는 것에 관한 것이다.

도 1은 본원에서 설명되는 파워 시퀀싱 시스템의 예시적인 실시예의 블록도이다.

도 2는 클럭, 시프트 레지스터 및 파워 스위칭 소자들의 상대적인 타이밍을 보여주는 파워 시퀀서에 대한 타이밍도이다.

도 3은 시퀀서의 파워 스위칭 부분의 일 실시예를 도시한다.

도 4는 파워 시퀀서의 일 실시예의 프론트 패널 레이아웃, 및 직렬 배열 내에서의 다수의 시퀀서들의 연결을 도시한다.

도 5는 몇 개의 파워 시퀀서들을 함께 연결할 때에 이용되는 마스터/슬레이브 회로의 일 실시예를 도시한다.

본 발명은 많은 변경들 및 대안적인 형태들을 갖지만, 본원에서는 특정한 실시예들을 예시적으로 설명한다. 주목할 사항으로서, 본원에서 개시되는 내용들은 예시적인 것으로서, 본 발명은 개시된 특정한 형태에 한정되지 않는다. 본 발명은 첨부된 청구항들에 의해 정의되는 본 발명의 정신 및 범위 내에 있는 모든 변경들, 등가들 및 대안들을 포함한다.

상기 설명한 문제들은 파워 시퀀싱 시스템 및 방법에 의해 해결된다. 본원에서 개시되는 시스템은 다수의 부하들을 메인 파워 공급원에 연속적으로 연결함으로써, 시동 전류를 시간에 대해 분배하며, 서지 전류들과 관련한 소자의 스트레스 및 방해 가능성을 최소화한다. 이 시스템은 초기 파워 인가 동안, 또는 파워 이상 후 파워 복구 동안에도 동작한다. 이 시스템은 간단하고 비싸지 않으며, 그리고 시스템 자체가 다양한 제품들 내에 통합된다. 또한, 이 시스템은 집적 회로에 용이하게 제조되거나, 온칩 주변 장치로서 기존 IC의 기판 상에 배치될 수 있다.

파워 시퀀서는 한 세트의 제어가능한 파워 스위칭 소자들과, 그리고 타이밍, 신호 분배 및 제어를 위하여 결합된 회로로 이루어진다. 파워 스위칭 소자들은 분배 회로에 의해, 논리 천이(logic transition)의 점진적으로 지연된 버젼들을 수신한다. 이에 따라, 스위칭 소자들은 시간적 시퀀스(timed sequence)로 상기 회로에 의해 작동되며, 다수의 부하들을 파워 공급원에 연속적으로 연결시킨다. 부하들은 동시에 연결되는 것이 아니라 단계적으로 연결되기 때문에, 결합 시동과 관련한 대량의 전류를 피할 수 있게 된다. 이러한 설계의 또 다른 특징은 직렬 연결된 다수의 파워 시퀀서들의 성능으로서, 직렬 연결된 각 시퀀서는 이전 시퀀서가 그의 시퀀스를 완료한 후에만 인에이블된다. 예를 들어, 각각 8개의 부하들을 지원하는 시퀀서들(A 및 B)이 있고, B는 A에 의해 인에이블된다고 가정하자. 처음에 파워가 인가되면, 시퀀서(A)는 그의 8개의 부하들을 규칙적인 간격으로 파워 공급원에 연결한다. 시퀀서(B)는 시퀀서(A)의 부하들중에서 8번째 부하가 연결될 때 까지 작동하지 않으며, 그의 부하들은 파워 공급원으로부터 분리된다. 8번째 부하가 연결되면, 시퀀서(A)는 시퀀서(B)를 인에이블시키며, 시퀀서(B)는 그의 8개의 부하들을 순차적으로 연결하기 시작한다. 실제로, 2개의 직렬 연결된 시퀀서들은 16개의 부하 용량을 갖는 단일 시퀀서로서 동작한다. 이러한 방식으로 임의의 많은 시퀀서들이 연결될 수 있는 바, 각 시퀀서는 다음 시퀀서를 인에이블시키며, 그 자신은 이전 시퀀서에 의해 인에이블된다.

예시적인 실시예에서, 파워 시퀀서는 논리 제어 타이머와, 그리고 다수의 부하들에 파워를 분배하는 일련의 릴레이들을 작동시키는 시프트 레지스터들로 이루어진다. 상기 릴레이들은 고정된 시간 간격으로 연속적으로 동작하며, 이에 따라 파워가 모든 부하들에 한 번에 인가되는 것이 아니라, 단계적으로 부하들에 인가된다. 결과적으로, 파워가 부하들에 동시에 인가되는 경우 보다 피크 시동 전류가 훨씬 더 낮아진다. 예를 들어, 16개의 동일한 전기 부하들을 포함하는 테스트 랙에서, 파워 시퀀서는 모든 부하들이 한 번에 동작하는 경우에 요구되는 쇄도 전류를 1/16로 감소시킨다. 시동 시퀀스의 논리 제어는 마스터 또는 슬레이브 모드로 동작하도록 구성될 수 있다. 마스터 모드에서, 시동 시퀀스는 시스템이 작동되자 마자 시작된다. 반대로, 슬레이브 모드에서는, 시퀀싱이 시작되기 전에 인에이블 입력 신호가 요구된다. 이러한 특징은 많은 수의 부하들을 포함하거나, 또는 부하들이 광범위하게 분리되어 있는 상황들에도 이용할 수 있도록, 다수의 파워 시퀀서들을 "직렬 연결(daisy-chain)"할 수 있게 한다.

주목할 사항으로서, 어떠한 경우들에 있어서 다수의 부하를 갖는 시스템은 수동으로 온라인이 되어, 파워가 부하들에 연속적으로 인가될 수 있기는 하지만, 이러한 시스템은 파워 이상에 대하여 시스템을 보호하지는 못한다. 파워 이상 후 시스템 파워가 갑자기 복구될 때, 종종 전류 서지가 발생한다. 파워 이상이 발생했을 때 동작했던 모든 장치들은 파워가 복구될 때 동시에 재시동되어, 종종 큰 결합 시동 전류를 야기시킨다. 이에 따라, 단순히 다수의 부하들에 파워를 수동으로 시퀀싱하는 것은 서지 전류에 대하여 시스템을 보호하지 못한다.

본원에서 설명되는 시스템은 AC 및 DC 파워 분배에 적용될 수 있고, 많은 응용들에서 파워 서플라이들 및 입력 회로들의 비용을 최소화하는 데에 유익하며, 그리고 EMI 방출을 감소시킬 수 있다. 본 시스템은 비싸지 않고 일정 규모로 제조할 수 있으며, 저 비용의 집적 회로로서 쉽게 제조될 수 있다. 따라서, 이 시스템은 파워 스트립(strip)들과 같은 제품들에서 부가 가치의 특징이 부가될 수 있게 해준다.

상기 설명된 시스템에 부가하여, 본 발명은 다수의 부하들에 파워를 연속적으로 인가하는 방법을 제공한다. 이 방법은 전압 단계들의 시퀀스를 생성하는 단계를 포함하는 바, 여기서 시퀀스 내의 각 전압 단계는 이전의 단계들에 대하여 소정 간격 만큼 지연된다. 점진적으로 지연되는 일련의 전압 단계들은 파워-스위칭 소자들을 작동시키며, 이 소자들은 파워를 개별적인 부하들에 차례로 전달한다.

본 발명의 다른 목적들 및 장점들은 첨부 도면을 참조하여 설명되는 하기의 상세한 설명으로부터 좀 더 명확해질 것이다.

하기의 설명은 랙 장착된 테스트 시스템들에 이용하기 위한 파워 시퀀서의 일 실시예에 관한 것이다. 이러한 예시적인 실시예는 본 발명의 시스템의 기본적인 원리를 설명하기 위하여 제시된 것으로서, 본 발명의 시스템 및 방법들은 개시된 실시예들에 한정되지 않는다. 반대로, 본 발명의 시스템 및 방법들은 매우 광범위한 파워 분배 및 제어 응용들에 이용될 수 있으며, 이러한 응용들의 일부 예가 하기에서 설명된다.

도 1은 파워 시퀀서의 일 실시예의 블록도이다. 여기에서 원으로된 식별 번호들은 신호 라인들, 즉 버스들의 그룹들을 나타낸다. 버스 내의 개별적인 신호 라인은 대쉬선이 그어진 버스 식별 번호와 라인 번호로 표시된다. 예를 들어, 시프트 레지스터(18)의 8번째 출력을 MOSFET 구동기 모듈(26)의 대응 입력에 연결하는 신호 라인은 22-8로 표시된다. 도 1에서 버스 신호의 번호들은 신호 라인의 시작점 부근에 표기되어 있다. 또한, 하기의 설명에서, 논리 신호들은 "하이" 및 "로우"로 불려지는 2개의 가능한 상태들을 갖는 것으로 가정된다.

도 1의 실시예에서, 모든 파워는 궁극적으로 AC 라인(52)으로부터 나온다. AC 라인은, 파워 시퀀서 AC-DC 파워 서플라이(10)에 연결되며, 이 파워 서플라이(10)는 내부 회로에 12V를 제공한다. AC 라인은 또한 릴레이 모듈(38)에 연결된다. 본 실시예에서, 릴레이 모듈은 시퀀서 출력 버스들(40 및 42) 상의 8개의 부하 채널들에 선택적으로 파워를 인가하는 8개의 릴레이 쌍을 포함한다. 특정한 애플리케이션에 따르면, 이러한 릴레이들은 통상의 전자 기계적인 장치들이거나, 어떠한 타입의 고상(solid-state) 릴레이가 될 수 있다. AC-DC 파워 서플라이(10)의 12V 출력은 선형 조정기 또는 DC-DC 스위칭 파워 서플라이(12)에 의해 5V로 하향 조정된 다음 로직에 분배된다. 본 실시예에서, 클럭 발생기(16)는 시퀀서를 위한 타이밍 신호원의 역할을 하며, 그리고 수정 발진기, 멀티바이브레이터 또는 적절한 타이밍 신호를 제공할 수 있는 유사한 장치가 될 수 있다. 클럭 발생기(16)는 신호 라인(17)을 통하여 시프트 레지스터들(18 및 20)에 펄스 시퀀스를 제공하며, 본 실시예에서 시프트 레지스터들(18 및 20)은 분배 네트워크의 역할을 한다. 시프트 레지스터는 일반적으로 디지털 논리 설계에 이용되는 클럭 구동 다단식 장치이다. 시프트 레지스터의 입력에서의 논리 레벨은 버킷 브리게이드(bucket-brigade) 방식으로 그의 단들을 통하여 연속적으로 클럭된다. 시프트 레지스터들(18 및 20)의 경우, 각 단에 출력 라인이 연결되며, 이에 따라 입력 상태는 시프트 레지스터에 의해 지연되고 분배된다. 시프트 레지스터들(18 및 20)은 제어 로직(14)에 의해 리셋 상태로 유지된다. 리셋 상태에 있는 동안, 이들은 클럭 발생기로부터의 펄스들을 무시하며, 그들의 출력 라인들(22 및 24)은 모두 로우가 된다. 제어 로직(14)이 리셋 상태를 유지하는 기간은 파워 시퀀서가 마스터로 또는 슬레이브로서 동작하는 지에 달려있는 바, 이는 마스터/슬레이브 모드 신호 라인(44)의 상태에 의해 결정된다. 파워 시퀀서가 마스터로서 동작하는 경우, 파워 온/오프 스위치(46)가 스위치 온이 된 후 짧은 초기화 기간 다음에 리셋 상태는 해제(lift)된다. 하지만, 시퀀서가 슬레이브로서 동작하는 경우, 리셋 상태는 마스터가 슬레이브 인에이블 전송(48) 및 슬레이브 인에이블 리턴(50) 라인들을 통하여 인에이블 출력 신호를 전송할 때 까지 유지된다. 이러한 동작 형태는 몇 개의 파워 시퀀서들의 연결을 허용함으로써, 더 많은 수의 부하들, 또는 멀리 위치된 부하들을 연속적으로 작동시킬 수 있게 한다. 인에이블 신호는 마스터로부터 슬레이브로 DC 절연되기 때문에, 한 개의 마스터에 의해 구동될 수 있는 슬레이브들의 수가 제한되지 않는다.

본 실시예에서 시프트 레지스터들(18 및 20)은 8개의 단들을 포함하며, 각각의 클럭 변환시 그들의 입력들에서의 논리 레벨들을 연속적인 단들을 통하여 전달한다. 각 단에서의 논리 레벨은 각 핀, 즉 버스들(22 및 24) 상에 발생된다. 이러한 경우, 제 1 시프트 레지스터(18)로의 직렬 입력은 하이 논리 레벨로 하드 와이어되며, 그리고 제 2 시프트 레지스터(20)로의 입력은 이전 시프트 레지스터(18)의 마지막 단에 연결된다. 따라서, 리셋 상태가 제거되자 마자, 시프트 레지스터들(18 및 20)은 제 1 시프트 레지스터(18)의 각 단을 통하여 논리 하이를 연속적으로 전달한 다음, 동일한 방법으로 제 2 시프트 레지스터(18)의 각 단을 통하여 논리 하이를 연속적으로 전달함으로써, 클럭 발생기에 응답한다. MOSFET 모듈들(26 및 28)의해 버퍼링되는, 시프트 레지스터들(18 및 20)의 출력들은 릴레이 모듈(38) 내의 릴레이들을 작동시킨다. 이러한 이벤트들의 시퀀스는 도 2의 타이밍도에 도시된다.

도 1의 실시예에 나타낸 몇 개의 신호들의 논리 상태는 도 2에 시간의 함수로서 도시된다. 주목할 사항으로서, 각 트레이스들에 대한 식별 번호는 대응하는 신호의 식별 번호에 100을 더함으로써 얻어진다. 예를 들어, (시프트 레지스터(18)의 세 번째 출력인) 신호(22-3)의 변환을 도시하는 트레이스는 122-3으로 분류된다. 모든 타이밍은 클럭(117)에 관련되며, 그리고 변환들은 클럭의 상승 에지 상에서 발생하는 것으로 (임의로) 가정되고, 수직 점선들은 동시 발생을 나타낸다. 도시된 실시예에서, 클럭 주기는 약 0.5초이다. 따라서, 예를 들어 트레이스들(140-2 및 14-4)의 상승 에지들은 1.0초 떨어져 있다. 그러나, 클럭 주기는 응용에 따라 0.1초 내지 몇 시간이 될 수 있다.

도 2의 트레이스들(122-1 내지 122-8)은 클럭(117) 주기들에 부합하여 논리 하이가 시프트 레지스터(18)의 단들을 통하여 어떻게 전달되는 지를 도시한다. 트레이스들(124-1 내지 124-8)은 시프트 레지스터(20)의 경우를 도시한다. 주목할 사항으로서, 시프트 레지스터(20) 내에서의 첫 번째 상태 변화는 시프트 레지스터(18)의 마지막 (여덟 번째) 단의 상태가 변화될 때 까지 일어나지 않는데, 이는 시프트 레지스터들이 직렬로 연결되어있다는 사실을 나타낸다. 이하 좀 더 상세히 설명되는 바와 같이, 시퀀서 메인 출력 채널들 각각은 양극(double-pole) 연결을 포함한다. 즉, 두 개의 스위칭 소자들이 각 부하에 결합되며, 부하를 파워 공급원에 연결하기 위해서는 두 개의 스위칭 소자들을 닫아야 한다. 예를 들어, 도 1의 출력 채널은 신호 라인들(40-5 및 40-6)을 포함하는 바, 신호 라인(40-5)은 부하를 파워 공급원의 하이측에 연결하고, 신호 라인(40-6)은 부하를 파워 공급원의 로우측에 연결한다. 따라서, 상기 회로는 제 2 릴레이를 구비한다. 이는 도 2에서 클럭 트레이스(117)와 트레이스들(140-2, 140-4 및 142-8) 간의 관계에서 명백해진다. 예를 들어, 시프트 레지스터(18)의 제 1 출력(신호 라인(22-1))은 MOSFET에 의해 버퍼링되며(신호 라인(32-1)), 출력 채널(1)과 관련된 두 개의 릴레이들중 하나를 작동시킨다(신호 라인(40-1)). 유사하게, 시프트 레지스터(18)의 제 2 출력(신호 라인(22-2))은 MOSFET에 의해 버퍼링되며(신호 라인(32-2), 나머지 릴레이를 작동시킨다(신호 라인(40-2))며, 이에 따라 출력 채널(1)의 연결을 완료한다. 이는 도 2에서 140-2의 상승 에지와 122-2의 상승 에지를 연결하는 점선에 의해 표시된다.

도 1에서 MOSFET 구동기 모듈들(26 및 28)은 각각 8개의 MOSFET 트랜지스터들을 포함한다. 이러한 MOSFET들은 개별적인 장치들이거나, 집적 회로로서 결합될 수 있다. 대안적인 실시예들에서는, 릴레이 코일을 구동시킬 수 있는 다른 타입의 전류 증폭 디바이스들, 예를 들어 바이폴라 트랜지스터들이 이용될 수 있다. 각 시프트 레지스터의 출력은 버스들(22 및 24)을 통하여 MOSFET의 게이트에 연결된다. 시프트 레지스터단이 하이가 되면, 대응하는 출력 라인은 각 MOSFET의 게이트를 하이로 구동시켜 이를 턴온시킨다. 각 MOSFET의 드레인은 모듈(38) 내의 릴레이 코일에 연결되며, 그리고 각 부하에 대하여 두 개의 MOSFET과 두 개의 릴레이가 있다. MOSFET 구동기들은 또한 LED 모듈들(34 및 36)에 연결되며, 이에 따라 각 부하 채널에 하나의 LED가 결합되고, 각 LED는 대응하는 채널이 작동할 때 (즉, 관련된 MOSFET들이 모두 턴온될 때) 밝아진다. 따라서, 예를 들어 모듈(34) 내의 LED(3)는 라인들(32-5 및 32-6)에 연결된 입력들을 갖는 NOR 게이트에 의해 구동되어, 이 라인들이 로우가 될 때 밝아지며, 출력 채널(3)에 결합된 두 개의 릴레이들이 모두 닫혔음을 나타낸다.

예로서, 도 3은 MOSFET 구동기 모듈(28) 및 릴레이 모듈(38)의 여덟 번째 출력 채널과 관련된 회로를 도시한다. 주목할 사항으로서, 220 VAC 라인(52)의 두 개의 위상들 각각은 릴레이에 연결되는 바, φ1은 라인(52-1)을 통하여 상부 릴레이(58)에 연결되고 φ2는 라인(52-2)을 통하여 하부 릴레이(60)에 연결된다. 릴레이가 닫히면, 이는 출력 라인(42-7 또는 42-8)을 통하여 그의 관련 위상을 출력 소켓(62)에 연결한다. 상기 설명한 바와 같이, MOSFET 구동기 모듈들은 릴레이모듈(38) 내의 각 릴레이들에 대하여 하나의 MOSFET을 포함한다. 도 3에 도시된 두 개의 MOSFET들(54 및 56)은 시프트 레지스터의 여덟 번째 출력쌍인 24-7 및 24-8에 의해 구동된다. 상부 릴레이(58)는 버스 라인(30-7)을 통하여 MOSFET(54)에 연결되고, 하부 릴레이(60)는 버스 라인(30-8)을 통하여 MOSFET(56)에 연결된다. 어떠한 MOSFET이 스위치 온되면, 이는 그의 각각의 릴레이 코일을 통하여 전류가 빠지게 한다. 이는, 정상 상태로는 개방되어 있는 릴레이 접촉들이 닫히게 함으로써, 220 VAC 라인의 위상들중 하나를 부하에 연결한다. 본 실시예에서, 부하로의 연결을 완료하기 위해서는 두 개이 릴레이들이 모두 닫혀야하기 때문에, 한 부하의 작동과 다음 부하의 작동 간의 간격은 1.0초이다. 대안적인 실시예들에서, 라인의 전압은 110 VAC 또는 DC 값이 될 수 있으며, 상기 간격은 더 크거나 더 작게 될 수 있음은 명백하다.

도 4a는 파워 시퀀서의 대안적인 실시예의 프론트 패널을 도시한다. 유닛을 턴온 또는 턴오프시키는 파워 스위치들(64 및 66), 및 유닛을 마스터 또는 슬레이브(이하 좀 더 상세히 설명됨)로서 구성하는 모드 스위치들(68 및 70)이 제공된다. LED들(72)의 열은 어떤 출력들이 액티브한 지를 나타낸다. 또한, (전화 벽 잭에서 이용되는 것과 동일한 타입의) 모듈 RJ-11 잭들의 쌍이 제공되는 바, 이중 한 잭(74)은 입력이고, 나머지 잭(76)은 출력이다. 이러한 잭들에 결합된 LED들(78 및 80)은 대응하는 입력 또는 출력이 액티브로 되는 때를 나타낸다.

파워 시퀀서들은 출력 용량을 증가시키기 위하여 용이하게 결합될 수 있다. 두 개 또는 그 이상의 시퀀서들이 RJ-11 또는 다른 커넥터들을 이용하여 서로 연결될 수 있다. (RJ-11 커넥터들이 특히 저렴하고 용이하게 입수할 수 있는 것으로 여겨진다.) 파워 시퀀서들은 도 4b에 도시된 바와 같이, 지정된 마스터의 출력을 지정된 슬레이브의 입력에 연결함으로써 마스터 및 슬레이브로서 연결될 수 있다. 작동할 때, 마스터는 상기 설명된 방법으로 그의 출력들에 파워를 연속적으로 인가한다. 그러나, 슬레이브는 마스터가 그의 시퀀스를 완료할 때 까지 오프를 유지한 다음, 그의 출력들을 연속적으로 파워업시키기 시작한다. 따라서, 마스터/슬레이브의 결합 동작은 두 배의 채널들을 갖는 단일 시퀀서의 동작과 같다. 또한, 이러한 방식으로 다수의 파워 시퀀서들이 직렬로 연결될 수 있는 바, 여기서 각 시퀀서는 다음 시퀀서를 인에이블시킨다. 이는 단일 파워 시퀀서의 성능을 임의의 많은 부하들에 확장한다. 도 4b에 도시된 연결 방식에 부가하여, 다수의 시퀀서들의 결합 동작은 각 시퀀서가 마스터 또는 슬레이브로서 적절하게 구성될 것을 요구한다. 상기 설명한 바와 같이, 도 4b의 실시예에서 이는 프론트 패널 상의 모드 스위치들을 이용함으로써 이루어진다. 주목할 사항으로서, 어떠한 수의 파워 시퀀서들이 직렬로 연결될 수 있기는 하지만, 그 직렬 연결 내의 첫 번째 것 만이 마스터가 될 수 있으며, 나머지 시퀀서들은 모두 슬레이브로서 구성되어야 한다. 이는 마스터에 의해 인에이블 출력 신호가 발생되어, 슬레이브로부터 슬레이브로 릴레이될 수 있게 한다. 파워 시퀀서를 마스터 또는 슬레이브로서 재구성할 수 있는 모드 스위치들의 성능은 매우 유익하다. 예를 들어, 복잡한 시스템은 1개의 마스터와 99개의 슬레이브들을 갖는 100개의 직렬-연결된 파워 시퀀서들로 이루어진다. 모드 스위치를 이용하여, 이러한 시스템은 어떠한 배선 변경도 없이 50개의 마스터들과 50개의 슬레이브들을 갖는 시스템으로 쉽게 재구성될 수 있다.

마스터/슬레이브 상호 연결의 중요한 고유 특징은 그의 매우 높은 잡음 여유도이다. 파워 시퀀서의 슬레이브 입력은 시퀀서 회로의 나머지 것들로부터 절연되며, 이에 따라 직렬 시퀀서들의 직렬 결합 내의 각 시퀀서는 다른 모든 것들로부터 절연된다. 또한, 슬레이브를 인에이블시키기 위해서는 비교적 높은 신호 레벨이 요구된다. 결과적으로, 직렬로 연결될 수 있는 파워 시퀀서들의 수는 누적 잡음에 의해 한정되지 않으며, 환경 잡음에 의해 슬레이브의 트리거링이 잘못될 가능성이 거의 없다. 도 5는 이것이 수행되는 회로의 실시예를 도시한다.

도 5는 도 1에 도시된 MOSFET 모듈(38)으로부터의 MOSFET(86)을 포함하는 마스터(82)의 일부를 도시한다. 이 MOSFET(86)의 부하는 단순함을 위하여 레지스터로 도시되었지만, 실제로는 (도 3에 도시된) 릴레이 코일 및 다른 구성 요소들을 포함한다. 또한, MOSFSET(86)은 슬레이브(84) 내의 인에이블 릴레이(90)를 구동시킨다. 마스터(82)와 슬레이브(84) 간의 연결은 두 개의 컨덕터 케이블에 의해 이루어지는 바, 이중 한 컨덕터(92)는 인에이블 릴레이(90)에 12V를 공급하고, 리턴 경로(94)는 MOSFET(86)을 통하여 릴레이 전류가 빠지게 한다. 마스터/슬레이브 인터페이스의 고유하게 높은 잡음 허용성으로 인하여, 이러한 케이블은 전형적으로 100 피트(ft.) 정도의 길이를 갖는다. 그의 공칭 부하(88) 및 슬레이브 내의 인에이블 릴레이(90)에 평행하게, MOSFET(86)은 또한 마스터 출력 잭(76)에 결합된 LED(80)를 구동시킨다. 이 LED는 슬레이브 인에이블 신호가 액티브한 지를 나타낸다. 유사하게, 슬레이브 입력 잭(74)에 결합된 LED(78)는 인에이블 릴레이(90)에 평행하게연결되며, 슬레이브가 마스터로부터 인에이블 입력 신호를 수신하고 있는 지를 나타내는 데에 이용된다. 주목할 사항으로서, 도 5에서, 릴레이(90)는 마스터(82)를 슬레이브(84)로부터 절연시킴으로써, 둘 간의 전기적인 간섭이 거의 없게 된다. 또한, 더 많은 슬레이브들을 부가하더라도 잡음 감도를 악화시키지는 않는다.

본 발명의 시스템 및 방법은 본원에 개시되는 예시적인 실시예에 한정되지 않는다. 상기 파워 시퀀서가 많은 파워 분배 응용들에 적용될 수 있음은 명백하다. 예를 들어, 이러한 기술은 큰 다수 소자의 전기 신호에 유익한데, 이러한 경우 큰 시동 전류가 시간에 따라 분배됨으로써, 스위치들 및 배선들 상에서의 스트레스를 줄일 수 있게 된다. 이는 또한, 컴퓨터들 및 다른 전자 장비 내에서의 파워 서플라이들의 비용을 절약하며, 다수의 부하들을 동시에 시동시켜야 하는 필요성을 없앰으로써, 튼튼하지만 비싼 소자들을 이용하지 않아도 된다. 단순함 및 낮은 비용으로 인하여, 본 발명의 설계는 그 자체를 대규모 제조할 수 있게 한다.

본원에 개시된 파워 시퀀서의 예시적인 실시예는 개별적인 구성 요소들 또는 모듈들로 이루어진다. 그러나, 본 발명의 시스템 및 방법은 이러한 실시에 한정되지 않으며, 많은 실행 장치들에 의한 실시에 적절하다. 예를 들어, 로직 및 제어 기능들은 또한 프로그램가능한 로직 내에서, 또는 낮은 비용의 범용 마이크로제어기를 이용하여 실시될 수 있으며, 결과적으로 비용을 절약하고 공간을 감소시키며 제조력을 개선시킨다.

대부분의 파워 시퀀서 회로는 집적 회로 내에 결합될 수 있는 것으로 간주된다. 고파워 응용들에 있어서, 이에 대한 예외는 실제 파워 스위칭 소자들일 것이다. 그러나, 적절한 파워 레벨들을 포함하는 많은 경우들에 있어서, 반도체 스위치들이 전자 기계적인 릴레이들을 대신할 수 있으며, 이렇게 되면 전체 시퀀서가 단일 IC 또는 하이브리드가 되게 할 수 있다. 이에 따라, 파워 시퀀서 IC는 파워 스트립들 또는 랩탑 컴퓨터들과 같은 많은 통상의 제품들을 저비용으로 개선시킬 수 있다.

본원의 개시의 이익을 갖는 당업자라면 본 발명이 다수의 전기적인 부하들에 파워를 시퀀싱하는 시스템 및 방법을 제시한다는 것을 알 수 있을 것이다. 본 발명의 다양한 양상들의 다른 변경들 및 대안적인 실시예들이 본원의 설명에 비추어 당업자에게 명백해질 것이다. 본원에서 설명되는 부하 작동 간격들 및 파워 출력 채널들의 수 및 순서와 같은 세부적인 사항들은 특정한 실시예에 대해 제시된 것들이다.

본 발명은 전자 회로들에 파워를 인가하는 분야를 포함하는 다수의 산업적인 응용들에 적용할 수 있다. 본원의 개시의 이익을 갖는 당업자라면 본 발명이 다수의 부하들에 파워를 연속적으로 인가하는 시스템 및 방법을 제공한다는 것을 알 수 있을 것이다. 본 발명의 시스템은 인에이블 신호를 수신하는 슬레이브, 또는 인에이블 신호를 생성하는 마스터로서 동작할 수 있는 바, 이중 하나가 다수의 회로 부하들을 동시에 파워업시킴으로써 야기되는 시동 전류 서지를 제거한다. 하기의 청구항들은 이러한 모든 변경들 및 수정들을 포함하며, 이에 따라 상세한 설명 및 도면들은 한정적인 것이 아닌 예시적인 것으로서 간주되어야 한다.

Claims (10)

1. 다수의 부하들을 전기 파워 공급원에 연결하기 위한 방법으로서,

   제 1 연결 회로를 통하여, 제 1 다수의 부하들 각각을 소정의 시간 간격들에서 상기 파워 공급원에 연속적으로 연결하는 단계와, 여기서 상기 각 시간 간격은 다수의 클럭 주기이며; 그리고

   상기 제 1 다수의 부하들중 마지막 부하를 상기 파워 공급원에 연결함과 동시에, 제 2 다수의 부하들을 상기 파워 공급원에 연결하기 위하여 제 2 연결 회로에 인에이블 신호를 전송하는 단계를 포함하는 것을 특징으로 하는 방법.
2. 제 1 항에 있어서,

   상기 제 1 다수의 부하들을 파워 공급원에 연결하는 단계는 상기 파워 공급원이 작동된 후 소정의 간격 동안 지연되는 것을 특징으로 하는 방법.
3. 제 1 항에 있어서,

   상기 제 1 연결 회로는 제 3 연결 회로로부터 인에이블 입력 신호를 수신할 때에만, 상기 제 1 다수의 부하들을 상기 파워 공급원에 연결하도록 구성되는 것을 특징으로 하는 방법.
4. 제 1 항에 있어서,

   상기 부하들은 상기 전기 파워 공급원로부터 동작할 수 있는 장치들 또는 시스템들을 포함하는 것을 특징으로 하는 방법.
5. 다수의 부하들을 전기 파워 공급원에 연결하는 시스템으로서,

   타이밍 신호원과;

   상기 타이밍 신호를 수신하고, 상기 타이밍 신호의 다수의 점진적으로 지연된 형태들을 분배하는 분배 네트워크와;

   각각 상기 다수의 지연된 타이밍 신호들중 하나에 의해 작동되는 다수의 제어가능한 파워 스위칭 소자들과; 그리고

   상기 제어가능한 파워 스위칭 소자들이 모두 작동할 때 인에이블 출력 신호를 발생시키며, 그리고 인에이블 입력 신호를 수신하는 제어 회로를 포함하는 것을 특징으로 하는 시스템.
6. 제 5 항에 있어서,

   상기 제어 회로는 마스터 또는 슬레이브로서 구성될 수 있는 바, 슬레이브로서 구성되는 경우, 상기 제어 회로는 인에이블 입력 신호를 수신할 때 까지 상기 분배 네트워크가 동작하지 못하게 하는 것을 특징으로 하는 시스템.
7. 제 5 항에 있어서,

   상기 제어 회로는 상기 파워 공급원의 초기 작동 이후 소정의 간격 동안 상기 분배 네트워크를 동작하지 못하게 하는 것을 특징으로 하는 시스템.
8. 제 5 항에 있어서,

   상기 분배 네트워크는 직렬 입력 및 병렬 출력들을 갖는 시프트 레지스터를 포함하는 것을 특징으로 하는 시스템.
9. 제 5 항에 있어서,

   상기 제어가능한 파워 스위칭 소자들은 전자 기계적인 또는 고상 릴레리들을 포함하는 것을 특징으로 하는 시스템.
10. 제 5 항에 있어서,

    상기 분배 네트워크는 상기 파워 스위칭 소자들을 작동시킬 수 있는 전류 증폭 소자들을 포함하는 것을 특징으로 하는 시스템.