KR20020095082A

KR20020095082A - 표시 장치 및 그 제어 회로

Info

Publication number: KR20020095082A
Application number: KR1020020029687A
Authority: KR
Inventors: 마쯔다세이지; 고바야시미쯔구
Original assignee: 산요 덴키 가부시키가이샤
Priority date: 2001-05-29
Filing date: 2002-05-28
Publication date: 2002-12-20
Also published as: TW583437B; CN1555043A; CN1388706A; CN100401348C; US20020180745A1; US7079165B2; KR100500069B1; CN1218568C

Abstract

DSP(2)가 출력하는 데이터를 화소 수 조정하여, 메모리(6)에 일시 보존한다. 이 때, 영상 데이터의 인접하는 2개의 데이터에 대하여, 데이터의 입력과 디스플레이의 샘플링 주기의 타이밍 어긋남에 따른 가중치 부여를 행하여 연산하여, 새로운 데이터를 작성한다. 영상 데이터와 디스플레이(9)의 화소 수가 달라도, 영상 데이터의 화질 열화를 최소한으로 억제하여 표시할 수 있다.

Description

표시 장치 및 그 제어 회로{DISPLAY DEVICE AND CONTROL CIRCUIT THEREOF}

본 발명은, 디지털 영상 데이터가 입력되는 디지털 입력 표시 장치에 관한 것으로, 특히, 입력되는 디지털 데이터와 상이한 주기로 샘플링하는 표시 장치에 관한 것이다.

디지털 스틸 카메라(DSC)나 디지털 비디오 카메라(DVC)와 같은 디지털 촬상 장치의 급속한 보급에 따라, 이들에 이용되는 디스플레이로서 소형의 액정 표시 장치(LCD)가 채용되고 있다. 이들 디스플레이는 소형이면서, 매우 고선명 영상을 표시할 것이 요구되고 있다.

도 6은 종래의 디지털 촬상 장치의 구성을 나타내는 블록도로, 촬상부(1), 디지털 신호 처리부(이하 DSP로 약기함)(2), 기억 매체(3), 프레임 메모리(4), 인코더(101), 디지털 아날로그(이하 D/A로 약기함) 변환기(102), 아날로그 신호 처리부(이하 ASP로 약기함)(103), 디스플레이(9)로 구성되어 있다. 촬상부(1)는, 내부에 예를 들면 전하 결합 소자(이하 CCD로 약기함) 등을 갖고, CCD가 수광한 경치에대응하는 디지털 영상 데이터를 출력한다. DSP(2)는, 디지털 신호에 감마 보정 등의 소정의 처리를 실시하여, 처리 완료된 디지털 영상 데이터를 각 부로 출력한다. 또한, 기억 매체(3)나 프레임 메모리(4)가 보존하고 있는 디지털 영상 데이터를 판독하여, 인코더(101)로 출력한다. 기억 매체(3)는, 예를 들면 플래시 메모리를 내장한 카드나, 자기 테이프 등으로서, 촬영한 영상 데이터를 보존한다. 프레임 메모리(4)는, DSP(Digital Signal Process: 2)에서 영상 데이터를 처리하기 위해, 일시적으로 디지털 영상 데이터를 유지한다. 인코더(101)는 디지털 영상 데이터를 NTSC나 PAL 등의 규격화된 영상 포맷으로 변환한다. D/A 변환기(102)는, 디지털 데이터를 아날로그 데이터로 변환하여, 아날로그 영상 데이터를 출력한다. ASP(103)는, 아날로그 영상 데이터를 디스플레이(9)에 적합하도록, 재차 감마 보정을 행하거나, 디스플레이(9)가 LCD인 경우에는, 반전 구동을 위해 신호를 반전하여, 영상 데이터를 디스플레이(9)에 최적의 전압 신호로 변환하여 출력한다. 디스플레이(9)는, LCD나 EL 표시 장치 등의 표시 장치이며, 액티브 매트릭스형인 경우, H 스캐너(9a)와 V 스캐너(9b)를 내장하고, DSP(2)가 출력한 촬상부(1)나 기억 매체(3)의 영상 데이터에 따라 표시부(9c)에 영상을 표시한다.

최근의 DSC나 DVC의 CCD는 촬상 가능 화소가 급속하게 증가하고 있고, 예를 들면 수백만 화소를 매트릭스 형상으로 배치하고, 소정의 규격에 따라 화상 데이터를 촬영한다. 그러나, 디지털 촬상 장치의 소형화에 대응하기 위해, 그 촬영 중인 영상을 표시하기 위한 디스플레이(9)의 화소 수는, 통상 10만 화소 정도이다. 또한, 촬영하는 화상 데이터는 일반적으로 도 2의 (a)에 도시한 바와 같은 RGB의 각 색이 열 방향으로 정렬되어 배치되는 스트라이프 배열인 경우가 많지만, 디스플레이(9)는 적은 화소 수로 보다 고선명의 영상을 표시하기 위해, 도 2의 (b)에 도시한 바와 같은 RGB의 각 색을 각각 인접하는 행끼리 소정 피치 어긋나게 하여 배치하는 델타 배열을 채용하는 경우가 많다.

이러한 경우, 입력되는 영상 데이터를 디스플레이의 화소 수에 따라 씨닝하여 샘플링하는 처리가 필요해진다. 종래 구성에서는, 디지털 영상 데이터를 일단 아날로그로 변환하고, ASP(Analog Signal Processor: 103)가 아날로그 영상 데이터를 디스플레이(9)의 화소 수에 대응하는 소정 타이밍에서 샘플링하여 출력하였다.

그러나, 아날로그 신호를 취급하는 회로는, 일반적으로 바이폴라 트랜지스터를 갖고, MOS 트랜지스터로 구성되는 디지털 회로에 비해 회로 설계에 장기간이 필요하다. 또한, 바이폴라 트랜지스터의 아날로그 회로는 MOS 트랜지스터의 디지털 회로에 비해 소비 전력이 크다.

또한, 스트라이프 배열의 데이터를 델타 배열의 디스플레이에 표시하는 경우, 도 2의 (a), 도 2의 (b)를 비교하면 분명해지는 바와 같이, 홀수행의 표시는 그대로 표시해도 되지만, 짝수행의 표시는, 데이터의 화소와 표시 화소의 위치가 달라, 올바른 표시를 행할 수 없었다.

본 발명은, ASP를 이용하지 않고 할 수 있는 DSC나 DVC의 표시 장치를 제공하는 것을 목적으로 한다.

또한, 스트라이프 배열의 데이터를 델타 배열의 디스플레이에 재현성 좋게표시할 수 있는 표시 장치를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 실시예에 따른 디지털 촬상 장치의 구성을 나타내는 블록도.

도 2는 스트라이프 배열과 델타 배열을 나타내는 도면.

도 3은 영상 데이터 및 샘플링의 타이밍 개념도.

도 4는 본 발명의 실시예에 따른 화소 수 조정 회로를 나타내는 블록도.

도 5는 본 발명의 실시예에 따른 B색의 화소 수 조정 회로의 동작을 설명하기 위한 타이밍도.

도 6은 종래의 디지털 촬상 장치의 구성을 나타내는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 촬상부

2 : 디지털 신호 처리부

3 : 기억 매체

4 : 프레임 메모리

5 : 화소 수 조정 회로

6 : 메모리

7 : 디지털 신호 처리부

8 : 증폭기

9 : 디스플레이

101 : 인코더

102 : D/A 변환기

103 : 아날로그 신호 처리부

본 발명은, 제1 주기로 입력되는 제1 화소 수를 갖는 입력 디지털 영상 데이터를 제2 화소 수로 제2 주기의 출력 디지털 영상 데이터로 변환하는 표시 장치 및 표시 제어 회로에 관한 것이다.

그리고, 상기 입력 디지털 영상 데이터를 1화소분 지연시키는 지연 회로와, 상기 입력 디지털 영상 데이터와, 상기 지연 회로의 출력으로 얻어지는 인접하는 2화소의 입력 디지털 영상 데이터에 대하여 가중치를 부여하는 연산을 행함과 아울러, 상기 2개의 가중치를 상기 제1 주기와 상기 제2 주기의 어긋남에 따라 설정하는 화소 수 조정 회로를 포함하는 것을 특징으로 한다.

이와 같이, 2개의 화소 데이터를 가중치 부여 가산함으로써 출력 디지털 영상 데이터를 재현성 좋게 할 수 있다.

또한, 상기 제1 주기로 입력되는 상기 입력 디지털 영상 데이터를 기억하는 메모리를 설치함으로써, 판독 타이밍을 표시 장치의 타이밍에 동기시킬 수 있다. 이에 따라, ASP를 설치하지 않고 표시를 행할 수 있다.

<실시예>

도 1은 본 발명의 실시예에 따른 디지털 촬상 장치를 나타내는 블록도로, 촬상부(1), DSP(2), 기억 매체(3), 프레임 메모리(4), 화소 수 조정 회로(5), 메모리(6), DSP(7), 증폭기(8), 디스플레이(9)로 구성된다.

촬상부(1)는 내부에 예를 들면 CCD 등을 갖고, 경치에 대응하는 디지털 영상데이터를 출력한다. DSP(2)는, 디지털 신호에 감마 보정 등의 소정의 처리를 실시하여, 처리 완료된 디지털 영상 데이터를 각 부로 출력한다. 또한, DSP(2)는 기억 매체(3)나 프레임 메모리(4)가 보존하고 있는 디지털 영상 데이터를 판독하여, 화소 수 조정 회로(5)로 출력한다. 기억 매체(3)는, 예를 들면 플래시 메모리를 내장한 카드나 자기 테이프 등으로, 촬영한 영상 데이터를 보존한다. 프레임 메모리(4)는, DSP(2)에서 영상 데이터를 처리하기 위해, 일시적으로 디지털 영상 데이터를 유지한다. 화소 수 조정 회로(5)는, 후술하는 바와 같이, 소정의 타이밍에서 디지털 영상 데이터를 샘플링하여, 디스플레이(9)의 화소 수에 대응하는 디지털 영상 데이터를 출력한다. 메모리(6)는 플립플롭이나 라인 메모리로, 8비트(1워드) 데이터를 10워드 보존할 수 있다. DSP(7)는, 메모리(6)로부터 판독한 데이터를 디스플레이(9)에 적합하도록, 재차 감마 보정을 행하거나, 디스플레이(9)가 LCD인 경우에는, 반전 구동을 위해 신호를 반전하는 등, 디스플레이(9)에 최적인 영상 데이터로 변환한다. 또한 디지털 데이터를 예를 들면 전위차 1V인 전압 신호로 변환하여 출력한다. 즉, 8비트의 영상 데이터를 D/A 변환한 0∼1V 아날로그 전압이 발생한다. 증폭기(8)는, 1V의 DSP(7)의 출력을 증폭하여, 예를 들면 5V 등, 디스플레이(9)의 화소 전압에 적합한 전압으로 증폭한다. 디스플레이(9)는, LCD나 EL 표시 장치 등의 표시 장치이며, 액티브 매트릭스형인 경우, H 스캐너(9a)와 V 스캐너(9b)를 내장하여, DSP(2)가 출력한 영상 데이터에 따라 표시부(9c)에 영상을 표시한다.

촬상부(1)가 출력하고, DSP(2)가 처리하는 디지털 영상 데이터는, 예를 들면QVGA 규격으로, 1행에 RGB 각각 320화소의 데이터를 갖는다. 화소의 배치는 도 2의 (a)에 도시한 바와 같이, 스트라이프 배열이다. 기억 매체(3)에는 이러한 규격의 데이터가 보존된다. 이에 비하여, 디스플레이(9)의 화소 수는, 1행에 RGB 각 색 186화소, 합계 558화소이며, 도 2의 (b)에 도시한 바와 같이 인접 행에서 같은 색이 서로 1.5화소 어긋나게 배치되어 있는 델타 배열이다. 이 때문에, DSP(2)가 출력하는 디지털 영상 데이터를 디스플레이(9)에 표시하기 위해서는, 디지털 영상 데이터의 화소 수를 320화소로부터 186화소로, 약 3/5로 줄일 필요가 있다.

QVGA의 디지털 영상 데이터는, 주파수 6.25㎒, 주기 160n초로 송신된다. 이에 비하여, 557화소의 디스플레이는 주파수 11.04㎒, 주기 271n초로 샘플링된다. 이와 같이, 신호 송신 주파수와 샘플링 주파수가 다른 상태에서 그대로 샘플링하면, 예를 들면 샘플링 타이밍이 디지털 데이터의 변화점에 중첩되면, 정상적인 데이터를 샘플링할 수 없어, 디스플레이의 표시가 정상적으로 행해지지 않게 된다. 그래서, 본 실시예에서는, 화소 수 조정 회로(5)와 메모리(6)를 RGB 각 색마다 배치한다. 이하에, 이들 동작에 대하여 진술한다.

화소 수 조정 회로(5)는, 5화소분의 디지털 영상 데이터로부터 3화소분의 디지털 영상 데이터를 작성하여 출력하는 회로이다. 메모리(6)에는, 3/5로 화소 수가 삭감된 영상 데이터가 일시적으로 유지되며, 디스플레이(9)에 최적인 주파수, 즉 11.04㎒로 데이터가 판독된다.

이하에, 화소 수 조정 회로(5)에 대하여 상세히 설명한다. 도 3에 영상 데이터 및 샘플링할 화소를 선택하는 방식을 설명하기 위한 타이밍 개념도를 도시한다. 영상 데이터는 데이터 클럭에 동기하여 입력되며, 그 주기는 1t=160n초이다. 1t마다 RGB 각 색에 대응한 8비트의 데이터가 화소 수 조정 회로(5a, 5b, 5c) 각각에 입력된다. 화소 수 조정 회로(5)는, 영상 데이터가 5화소분 입력되는 동안에 3화소분의 영상 데이터를 작성하여, 각각 출력한다. 샘플링 타이밍은 홀수행(ODD)과 짝수행(EVEN)에서 타이밍이 다르다. 상단에 홀수행의 RGB 각각의 타이밍을, 하단에 짝수행의 RGB 각각의 타이밍을 도시한다.

우선, 화소 수를 줄인 데이터의 작성에 관한 제1 방법에 대하여 진술한다. 제1 방법은, 5화소분의 영상 데이터로부터 최적의 데이터를 선택하여 샘플링하여, 3화소분의 데이터로 씨닝하는 방법이다. 우선, 샘플링 타이밍으로부터 샘플링되어야 할 데이터를 결정한다. 입력되는 영상 데이터가 홀수행의 B색인 경우, 데이터 샘플링 타이밍은, (1)의 타이밍에서 영상 데이터1이 입력됨과 함께, 1회째의 샘플링을 행한다. 그리고, 5t/3의 주기로 샘플링을 행한다. 홀수행의 R색 샘플링 타이밍은, B색의 샘플링 타이밍보다 1/3 주기 지연하여 샘플링한다. 즉, 5t/3×1/3=5t/9만큼 지연하여 1회째의 샘플링을 행한다. 그 후에는 마찬가지로, 5t/3 주기로 샘플링한다. 홀수행의 G색 샘플링 타이밍은, B색의 샘플링 타이밍보다 2/3 주기 지연하여 샘플링한다. 즉, 5t/3×2/3=10t/9만큼 지연하여 1회째의 샘플링을 행한다. 그 후에는 마찬가지로, 5t/3 주기로 샘플링한다. 그리고, 본 실시예의 디스플레이(9)는 델타 배열이기 때문에, 짝수행의 각 색의 샘플링 타이밍은, 홀수행의 각 색의 샘플링 타이밍보다 1.5화소분, 즉 5t/6만큼 지연하여 샘플링한다.

따라서, 홀수, 짝수 행의 각 색의 샘플링되어야 할 데이터는 이하와 같이 된다.

홀수행 B색 데이터1, 2, 4

홀수행 R색 데이터1, 3, 4

홀수행 G색 데이터2, 3, 5

짝수행 B색 데이터1, 3, 5

짝수행 R색 데이터2, 4, 5

짝수행 G색 데이터1, 2, 4

이와 같이 샘플링하는 데이터를 선택하고, 데이터 클럭이 하이로부터 로우로 전환되는 타이밍에서 샘플링하여 메모리(6)로 출력한다. 또한, 데이터 블록은 도 5에 도시한 바와 같이 각 데이터의 중간점에서 하이로부터 로우로 전환된다. 그리고, 이 데이터 블록의 5개의 하강 엣지 중 3개가 채용되어, 상술한 바와 같이 5개의 데이터 중 3개의 데이터가 선택되어 메모리(6)에 기억된다. 디스플레이(9)는, 메모리(6)에 보존되어 있는 데이터를 디스플레이(9) 특유의 주기로 순차적으로 판독하여 표시한다. 이와 같이, 메모리(6)에 일시 보존함으로써, 데이터의 변화점에서 디스플레이의 샘플링이 행해져, 표시의 재현성이 낮아지는 것을 방지할 수 있다. 또한, 상술한 바와 같이, 디스플레이(9)의 샘플링 타이밍에 따라 선택하는 데이터를 최적화함으로써, 화질의 열화를 억제하여 디스플레이(9)에 표시할 수 있다.

특히, 스트라이프 배열의 데이터를 델타 배열의 디스플레이에 표시할 때는, 디스플레이(9)는 메모리(6)로부터 단순하게 계속 샘플링을 하면, 델타 배열로 최적화된 데이터를 표시할 수 있고, 예를 들면 짝수행에서만 샘플링 타이밍을 1.5화소 지연시키는 등의 특수한 동작을 행할 필요가 없어, 디스플레이(9)로서, 범용 디스플레이를 이용할 수 있다.

그런데, 상술한 바와 같이, 영상 데이터를 단순하게 씨닝하면, 씨닝된 데이터는 완전히 소실되어, 본래의 영상이 손상되는 경우가 있다. 특히 가는 종선을 표시하는 경우, 임의의 행에서는 종선의 화상이 남아 있고, 다른 행에서는 그 화상이 씨닝되면, 종선이 도중에서 끊기거나, 윤곽의 흐트러짐, 소위 재기(jaggies)가 생기는 경우가 있다. 다음으로, 데이터 작성에 관한 제2 방법에 대하여 진술한다. 제2 방법은, 2개의 영상 데이터를 소정의 비율로 가산하여 새로운 영상 데이터를 작성하는 방법이다.

우선 홀수행 B색의 데이터 작성에 대하여 설명한다. 홀수행 B색의 1번째 데이터는 원래 데이터인 데이터1과 동일한 타이밍에서 샘플링되기 때문에, 데이터1을 그대로 이용한다. 다음으로, 5t/3 후에 샘플링되는 2번째 데이터는, 데이터2가 입력되는 타이밍 (2)로부터 2t/3 이후이고, 데이터3이 입력되는 타이밍 (3)의 t/3 이전이다. 따라서, 2번째 데이터는, 이 타이밍 어긋남에 대응한 가중치 부여를 행한 계수를 각각의 데이터에 곱하고, 이것의 합을 취하여 작성한다. 계수는, 보다 타이밍이 가까운 쪽에 그 만큼 가중치를 부여하면 된다. 즉, 2번째 데이터로서는, 데이터2를 1/3배, 데이터3을 2/3배한 데이터를 가산한 데이터를 작성한다. 마찬가지로, 3번째 데이터는, 타이밍 (4)보다 t/3 이후, 타이밍 (5)보다 2t/3 이전이기 때문에, 데이터4의 2/3배, 데이터5의 1/3배를 가산하여 작성한다. 이상을 정리하면, 홀수행의 B색 데이터는 데이터1∼데이터5의 5개의 데이터를 기초로 하여,

데이터1

1/3(데이터2)+2/3(데이터3)

2/3(데이터4)+1/3(데이터5)

의 3개의 데이터를 작성하여 출력한다.

다음으로, 홀수행 R색 1번째 데이터는, 홀수행 B색보다 각각 샘플링 주기가 1/3, 즉 5t/9 지연되어 있다. 따라서, 1번째 데이터는 타이밍 (1)로부터 5t/9, 2번째 데이터는 타이밍 (2)로부터 2t/9, 3번째 데이터는 타이밍 (4)로부터 8t/9만큼 각각 지연되어 있다. 그래서, 이 지연량에 대응한 가중치 부여를 행하여 홀수행 R색의 데이터를 산출하면,

4/9(데이터1)+5/9(데이터2)

7/9(데이터3)+2/9(데이터4)

1/9(데이터4)+8/9(데이터5)

로 된다.

마찬가지로 홀수행 G색 1번째 데이터는, 홀수행 B색보다 각각 10t/9 지연되어 있다. 즉, 1번째 데이터는 타이밍 (2)로부터 1t/9, 2번째 데이터는 타이밍 (3)으로부터 7t/9, 3번째 데이터는 타이밍 (5)로부터 4t/9만큼 각각 지연되어 있기 때문에, 홀수행 G색의 데이터는,

8/9(데이터2)+1/9(데이터3)

2/9(데이터3)+7/9(데이터4)

5/9(데이터5)+4/9(데이터6)

의 3개의 데이터를 작성한다.

타이밍 (6) 이후에는 마찬가지의 동작을 반복한다.

디스플레이(9)가 스트라이프 배열인 경우에는, 상술한 동작을 각 행에 대하여 행함으로써, 영상 데이터를 디스플레이(9)의 화소 수로 최적화하여 표시할 수 있다.

디스플레이(9)가 델타 배열인 경우, 짝수행의 각 색의 데이터는, 홀수행의 각 색의 데이터보다 1.5화소 어긋나 있다. 따라서, 샘플링 타이밍은 1.5화소분, 즉 5t/6만큼 지연되어 있다. 짝수행의 데이터 작성도 홀수행과 마찬가지로 하여, 원래의 영상 데이터가 입력되는 타이밍과의 차를 취하여 가중치를 부여한 별도의 계수를 설정하여, 산출할 필요가 있다. 상세한 설명은 생략하지만, 상기한 고찰과 마찬가지로 하여 계수를 산출할 수 있다.

짝수행 B색의 데이터는

1/6(데이터1)+5/6(데이터2)

1/2(데이터3)+1/2(데이터4)

5/6(데이터5)+1/6(데이터6)

짝수행 R색의 데이터는,

11/18(데이터2)+7/18(데이터3)

17/18(데이터4)+1/18(데이터5)

5/18(데이터5)+13/18(데이터6)

짝수행 G색의 데이터는,

1/18(데이터2)+17/18(데이터3)

7/18(데이터4)+11/18(데이터5)

14/18(데이터5)+4/18(데이터6)

로 작성한다.

타이밍 (6) 이후에는 마찬가지로 작성할 수 있다.

이상과 같이 5개의 영상 데이터로부터 3개의 영상 데이터를 작성하면, 그 화소의 위치에 최적의 데이터가 작성되기 때문에, 화소 수가 적은 디스플레이(9)에 영상을 표시했을 때에, 화질의 열화를 최소한으로 억제할 수 있다.

또한, 메모리(6)로의 데이터 기입 타이밍 및 판독 타이밍은 상술한 경우와 동일하다.

그런데, 상기한 계수는, 샘플링 주기에 최적화된 값이지만, 8비트의 데이터에 대하여, 상기한 바와 같은 계수를 곱하는 것은 회로 규모의 증대를 초래하게 된다. 다음으로, 데이터 작성의 제3 방법에 대하여 진술한다. 제3 방법은, 상기한 계수를 기초로, 8비트 데이터에 곱하기에 필요 충분한 정도로 계수를 다시 설정한다.

홀수행 B색의 데이터는,

1.00(데이터1)+0.00(데이터2)

0.25(데이터3)+0.75(데이터4)

0.75(데이터5)+0.25(데이터6)

홀수행 R색의 데이터는,

0.50(데이터2)+0.50(데이터3)

0.75(데이터4)+0.25(데이터5)

0.25(데이터5)+0.75(데이터6)

홀수행 G색의 데이터는,

0.75(데이터2)+0.25(데이터3)

0.25(데이터4)+0.75(데이터5)

0.50(데이터5)+0.50(데이터6)

짝수행 B색의 데이터는,

0.25(데이터1)+0.75(데이터2)

0.50(데이터3)+0.50(데이터4)

0.75(데이터5)+0.25(데이터6)

짝수행 R색의 데이터는,

0.50(데이터2)+0.50(데이터3)

1.00(데이터4)+0.00(데이터5)

0.25(데이터5)+0.75(데이터6)

짝수행 G색의 데이터는,

0.00(데이터2)+1.00(데이터3)

0.50(데이터4)+0.50(데이터5)

0.75(데이터5)+0.25(데이터6)

즉, 제2 방법에서 설명한 각 계수를, 0, 0.25, 0.5, 0.75, 1의 5개의 값 중 가까운 값 어느 하나로 설정한다. 상기 4개의 계수이면, 제2 방법과 비교하면 화상의 재현성은 약간 저하되지만, 디지털 데이터의 계산이 매우 용이해져, 화소 수 조정 회로(5)를 매우 소규모로 할 수 있다.

다음으로, 상술한 동작을 행하는 화소 수 조정 회로(5)의 구체예에 대하여 설명한다. 도 4는 화소 수 조정 회로(5)의 일례를 나타내는 블록도이다. 래치 회로(51), 승산기(52, 53), 가산기(54), 계수 셀렉터(55, 56), 셀렉터(57), 타이밍 컨트롤러(58), 계수 계산기(59)로 구성되어 있다.

래치 회로(51)는, 기초가 되는 QVGA의 디지털 영상 데이터 및 데이터 클럭이 입력되며, 데이터 클럭이 하이로부터 로우로 전환될 때에, 그 때의 영상 데이터 1화소분을 래치한다. 래치 회로(51)에 래치된 영상 데이터는 승산기(52)에 입력되며, 또한, 영상 데이터는 직접 승산기(53)에 입력된다. 승산기(52, 53)는 각각의 데이터에 소정의 계수를 곱하여 출력한다. 가산기(54)는 승산기(52, 53)가 출력한 2개의 데이터의 합을 산출하여, 메모리(6)로 출력한다. 계수 셀렉터(55, 56)는, 홀수행, 짝수행에 각각 대응한 계수를 저장한 데이터 테이블을 갖고, 소정의 계수를 선택하여 출력한다. 셀렉터(57)는 계수 셀렉터(55) 혹은 계수 셀렉터(56) 중 어느 하나의 출력을 선택하여 출력한다. 타이밍 컨트롤러(58)는, 소정 타이밍의 기입 제어 신호 WE와, 수평 동기 신호 HS, 수직 동기 신호 VS를 출력한다. 기입 제어 신호 WE는 메모리(6)에 입력되며, 메모리(6)는 이에 따라 데이터의 기입 동작을 행한다. 계수 셀렉터(55, 56)에는 기입 제어 신호 WE가 입력되고, 기입 제어신호가 하이로부터 로우로 변화될 때, 계수 셀렉터(55, 56)는 출력하는 계수를 다음 값으로 전환한다. 또한, 계수 셀렉터(55, 56)는, 수평 동기 신호 HS도 입력되며, 이것에 의해 1번째 계수를 출력하도록 리세트된다. 셀렉터(57)에는 수평 동기 신호 HS가 입력되며, 이것에 따라 계수 셀렉터(55) 혹은 계수 셀렉터(56)를 전환한다. 계수 계산기(59)는 (1-셀렉터가 선택한 계수)를 승산기(53)로 출력한다.

다음으로, 화소 수 조정 회로(5)의 동작에 대하여 설명한다. 도 5는 B색의 화소 수 조정 회로의 동작을 설명하기 위한 타이밍도이다. 위로부터 입력 데이터, 데이터 클럭, 홀수행의 기입 제어 신호 WE(ODD), 짝수행의 기입 제어 신호 WE(EVEN)를 나타내고 있다. 도 1에 도시한 바와 같이 화소 수 조정 회로(5)는, RGB 각 색에 각각 배치되어 있지만, 지금은 B색에 대응한 화소 수 조정 회로(5a)를 대표적으로 설명한다. B색의 경우, 홀수행의 계수 셀렉터(55)에는 (1, 1/3, 2/3), 짝수행의 계수 셀렉터(56)에는 (1/6, 1/2, 5/6)의, 각각 3개의 데이터가 보존되어 있고, 이들을 기입 제어 신호 WE에 따라 순서대로 전환하여 출력한다(물론, 상술한 제3 데이터 작성 방법이면, 계수는, 상술한 5개의 값 중 어느 하나가 된다).

우선, 홀수행의 동작에 대하여 설명한다. 초기 상태로서, 계수 셀렉터(55, 56)는 수평 동기 신호 HS에 의해 리세트되어, 각각 1번째 계수를 출력한다. 즉, 계수 셀렉터(55)는 계수 「1」을 선택하고, 짝수행 계수 셀렉터(56)는 계수 「1/6」을 선택한다. 또한, 셀렉터(57)는 수직 동기 신호 VS에 의해 리세트되어, 홀수행 계수 셀렉터(55)를 선택한다. 우선 타이밍 (1)에서 클럭이 로우로부터 하이로 전환됨과 함께 데이터1이 입력된다. 클럭이 하이로부터 로우로 전환되는 타이밍에서 데이터1이 래치 회로(51)에 래치된다. 래치된 데이터1은 승산기(52)로 출력되어, 계수 「1」배되어 출력된다. 다음으로, 타이밍 (2)에서 클럭이 하이로 되는 것과 동기하여 데이터2가 입력되고, 기입 제어 신호 WE가 하이로 된다. 계수 계산기(59)는, 1-1=0을 출력하기 때문에, 승산기(53)는 데이터2의 값에 상관없이 0데이터를 출력한다. 승산기(52, 53)의 출력은 가산기(54)에서 가산되어 1번째 데이터(=데이터1)가 메모리(6)에 기입된다.

다음으로 클럭이 로우로 전환되면, 데이터2가 래치 회로(51)에 래치된다. 또한, 클럭에 동기하여 기입 제어 신호 WE가 로우로 전환된다. 이것에 의해, 계수 셀렉터(55, 56)의 계수가 전환되어, 계수 셀렉터(55)는 계수 「1/3」을 출력한다. 따라서, 계수 계산기(59)는 「2/3」을 출력한다. 타이밍 (3)에서 데이터3이 입력되고, 기입 제어 신호 WE가 하이로 전환되면, 래치 회로(51)에 래치된 데이터2에, 승산기(52)에서 계수 1/3이 승산되고, 또한 데이터3에, 승산기(53)에서 계수 2/3이 승산되어, 가산기(54)에서 가산된다. 이 값이 2번째 데이터로서 메모리(6)에 기입된다. 기입 제어 신호 WE가 로우로 되면, 계수 셀렉터(55, 56)가 전환되어, 계수 셀렉터(55)는 계수 「2/3」을 출력한다.

그리고, 클럭이 로우로 전환되면, 데이터3이 래치된다. 타이밍 (4)에서는 승산기, 가산기는 동작하고 있지만, 기입 제어 신호 WE가 로우 그대로이기 때문에, 메모리(6)에는 어떠한 것도 기입되지 않은 상태에서, 클럭이 다시 로우로 되어, 데이터4가 래치 회로(51)에 래치된다. 다음으로 타이밍 (5)에서 클럭, 기입 제어 신호 WE가 하이로 되면, 래치되어 있는 데이터4에 계수 2/3, 입력되는 데이터5에 계수 1/3이 승산되며, 이들을 가산한 값이 메모리(6)에 기입된다.

이상의 동작을 반복하여, 1행 전부가 종료되면, 수평 동기 신호 HS가 입력되고, 다음 행으로 이동한다. 이하, 짝수행의 동작에 대하여 설명한다. 수평 동기 신호 HS에 의해, 셀렉터(57)는 짝수행의 계수 셀렉터(56)를 선택하도록 전환한다. 수평 동기 신호 HS에 의해 계수 셀렉터(55, 56)는 리세트되고, 계수 셀렉터(56)는 계수 「1/6」을 선택하여 출력한다.

타이밍 (1)에서 데이터1이 입력되고, 타이밍 (1')에서 데이터1이 래치된다. 타이밍 (2)에서 데이터2가 입력되고, 기입 제어 신호 WE가 하이로 된다. 래치된 데이터1에 계수 「1/6」이 승산되고, 데이터2에 계수 5/6이 승산되며, 이들이 가산되어 메모리(6)에 기입된다. 타이밍 (2')에서 데이터2가 래치되고, 계수 셀렉터(55, 56)가 전환되어, 계수 셀렉터(56)는 계수 1/2를 출력한다. 타이밍 (3)에서 데이터3이 입력되지만, 기입 제어 신호 WE가 로우 그대로이므로, 메모리(6)에는 어떠한 것도 기입되지 않는다. 타이밍 (3')에서 데이터3이 래치된다.

타이밍 (4)에서 데이터4가 입력되고, 기입 제어 신호 WE가 하이로 된다. 래치된 데이터3에 계수 1/2, 입력된 데이터4에 계수 1/2가 승산되며, 이들이 가산되어 메모리(6)에 기입된다. 타이밍 (4')에서 데이터4가 래치되고, 계수 셀렉터(55, 56)가 전환되어, 계수 셀렉터(56)는 계수 5/6을 출력한다. 타이밍 (5)에서 데이터5가 입력되고, 타이밍 (5')에서 래치된다. 타이밍 (6)에서 데이터6이 입력되고, 기입 제어 신호 WE가 하이로 된다. 래치된 데이터5에 계수 5/6이 승산되고, 입력되는 데이터6에 계수 1/6이 승산되며, 이들이 가산되어 메모리(6)에 기입된다.

이하 마찬가지를 반복하여, 다시 수평 동기 신호 HS가 입력되면, 홀수행의 동작이 된다.

이상의 설명은, 화소 수를 3/5로 삭감하는 것으로서 설명하였다. 이 삭감 수에 대하여 진술한다. 영상 신호의 화소 수가 320인 것에 반하여, 디스플레이의 화소 수는 186이기 때문에, 3/5라는 변환비는 반드시 정확한 값은 아니다. 물론 186/320이라는 정확한 화소 수 변환을 행하는 것이 보다 재현성이 높은 표시를 행할 수 있다. 그러나, 변환비의 분모가 크면 그 만큼 화소 수 변환 회로의 회로 규모가 증대되는 것은 당연하다. 본 실시예에서는, 원을 나타내는 영상 데이터를 본 실시예의 표시 장치로서 표시하고, 그 원이 변환에 의해 어느 정도의 타원으로 변환될지, 소위 진원율(眞圓率)을 변환비 결정의 기준으로 한다. 본 실시예의 변환비가 3/5이면, 진원율이 약 99% 이상, 즉 원의 왜곡은 종횡비 1% 이하였다. 다른 변환비를 이용하는 경우에는, 화소 수의 변환율을, 진원율이 97% 이상, 왜곡이 ±3% 이하가 되도록, 또한 가능한 한 분모가 작고, 단순한 비율로 설정하면 된다.

또한, 이상의 설명은, 영상 데이터가 QVGA이고, 디스플레이(9)의 샘플링 클럭이 11.04㎒, 즉 NTSC 규격을 전제로 하여 설명하였기 때문에, 변환율을 3/5로 설정하였다. 예를 들면, 디스플레이가 PAL인 경우, 샘플링 클럭은 10.97㎒가 된다. 이 영상 데이터를 상술한 디스플레이(9)에 표시하는 경우에는, 입력 영상 데이터의 화소 수를 8/13으로 삭감하면, 상기와 기본적으로 동일한 사고 방식으로 가중치를 부여한 계수를 산출하여, 실시할 수 있다. 또한, 입력 영상 데이터가 27㎒인 ITUR601 규격이며 디스플레이가 NTSC인 경우에는, 화소 수를 6/11로 삭감하면 된다. 이들 경우의 계수는 상술한 경우와 마찬가지로 고찰하면 용이하게 도출할 수 있다. 어떠한 변환비도 진원율을 고려하여 설정된다. 그리고, 화소 수 조정 회로(5)는, 디스플레이를 컨트롤하는 반도체 칩으로 형성되는 경우가 많고, 또한, 상정되는 디스플레이 및 입력 영상 데이터의 규격은, 사전에 상정할 수 있다. 따라서, 화소 수 조정 회로(5)의 내부에, 이들 상정되는 규격에 따른 모든 패턴의 계수 테이블을 복수 배치하여, 반도체 칩으로 내장한 후, 외부로부터의 신호에 의해 이용되는 테이블을 전환할 수 있도록 구성하면, 접속되는 디스플레이(9)와 입력 데이터에 따라 다양한 제품에 동일한 반도체 칩을 유용할 수 있기 때문에, 제품마다 화소 수 조정 회로(5)를 구별하여 제작하는 데 비해, 비용을 삭감할 수 있다.

물론, 디스플레이(9)가 델타 배열인 경우에 한정되는 것은 아니며, 디스플레이가 스트라이프 배열인 경우에도, 표시하는 화상 데이터의 화소 수와 디스플레이의 화소 수가 다른 경우에 본원은 유용하다. 스트라이프 배열인 경우에는, 단순히 상술한 홀수행의 동작을 모든 행에서 반복하면 용이하게 실시할 수 있다. 또한, 표시하는 화상 데이터의 화소 수와 디스플레이의 화소 수가 동일한 경우라도, 스트라이프 배열의 화상 데이터를 델타 배열의 디스플레이에 표시하는 경우에는, 짝수행의 표시 데이터를 홀수행과 1.5화소분 어긋나게 하여 표시할 때에 본원은 유효하다.

또한, 승산기(52, 53), 가산기(54)의 동작 시간에 의해, 그 출력은 일정량 지연된다. 이 지연에 의해 기입 데이터가 불안정해지는 경우에는, 기입 제어 신호 WE의 상승 타이밍을 이 지연량만큼 지연시키는 등의 대책을 강구할 필요가 있다.

다음으로, 메모리(6)에 대하여 상세히 설명한다. 메모리(6)는, 1행분의 데이터를 모두 저장할 수 있는 용량을 갖고 있어도 되지만, 이 경우 회로 규모가 매우 커진다. 본 실시예의 메모리(6)는, 8비트의 영상 데이터를 10화소분만큼 보존할 수 있는 용량을 갖고 있다. 메모리(6)는, 라인 메모리이어도, 10단의 플립플롭이라도 무방하다. 메모리(6)는, 화소 수 조정 회로(5)가 출력하는 화상 데이터를 순차적으로 보존한다. 그리고, 5화소분의 데이터가 보존된 단계에서 디스플레이(9)로 데이터의 출력을 개시한다. 디스플레이(9)로 데이터의 출력이 종료된 메모리(6)의 어드레스는, 더 이상 데이터를 유지할 필요가 없기 때문에, 10화소까지 보존한 후에는 수시로 덮어쓰기를 한다. QVGA의 영상 데이터의 화소 수를 3/5로 삭감하여 메모리(6)에 기입하는 경우, 기입 주기는 평균 약 267n초로 된다. 이에 비하여, 디스플레이(9)로의 판독 주기는 271n초이다. 따라서, 1화소당 4n초씩 메모리(6)로의 기입이 빨라지게 된다. 디스플레이의 화소 수가 557화소, 즉 RGB 각 색이 각각 186화소인 경우, 1행의 표시를 행하는 동안에, 4n초×186화소=744n초만큼 메모리(6)로의 기입이 선행한다. 이 기간에 기입되는 메모리의 화소 수는 약 3화소분이기 때문에, 10화소의 메모리(6)의 5화소째로부터 판독을 개시하면, 5화소분의 여유가 있어, 1행 사이에 메모리(6)로의 기입 어드레스가 판독 어드레스를 추종하여, 판독되지 않은 데이터에 다음 데이터를 덧쓰는 일은 발생하지 않게 된다.

메모리(6)의 용량은, 8화소분의 용량이라도 된다. 상술한 고찰로부터, 4화소째까지 기입하고 나서 판독을 개시하면, 동작을 완료할 수 있다. 그러나, 영상데이터의 규격이나, 디스플레이(9)의 규격은 상술한 바와 같이, 복수 생각할 수 있다. 10화소분의 메모리를 배치하면, 상술한 데이터 규격과 디스플레이 규격의 조합 패턴 전체에 대응할 수 있다. 상술한 것은, 메모리로의 기입이 디스플레이로의 판독보다 빠른 경우이지만, 본 실시예에서는 5화소만큼 선행하여 메모리(6)에 기입하기 때문에, 반대로, 메모리로의 기입이 디스플레이로의 판독보다 느린 경우에도, 회로 구성을 전혀 변경하지 않고 대응할 수 있다.

물론, 메모리(6)의 용량을 크게 하면, 대응 가능한 규격의 조합 패턴도 많게 할 수 있다. 그러나, 메모리(6)의 용량을 크게 하면, 그 만큼 회로 규모가 커지지 때문에, 50화소분 이하의 용량으로 하는 것이 바람직하고, 상정되는 규격의 조합에 따라, 가능한 한 작은 용량으로 하는 것이 바람직하다. 따라서, 상술한 10화소분의 용량이, 동작의 확실성과 회로 규모의 양면에 최적이라고 할 수 있다.

본 실시예의 메모리(6)는, 영상 데이터와 디스플레이의 화소 수가 다른 경우뿐만 아니라, 동일한 경우에 이용해도 유용하다. 입력되는 영상 데이터와 디스플레이의 규격이 동일한 경우, 일반적으로, 영상 데이터와 디스플레이 표시의 클럭은 동일한 것을 이용하지만, 이들 2개의 클럭은 반드시 동기하고 있지 않다. 따라서, 예를 들면 입력 영상 데이터의 변화점이 디스플레이의 샘플링 타이밍과 중첩되면, 정확하게 표시되지 않는다. 이에 반하여, 영상 데이터를 그 클럭에서 메모리(6)에 일시 보존하고, 디스플레이의 샘플링 클럭에서 판독하여 표시하면, 2개의 클럭이 동기하고 있지 않아도 표시가 흐트러질 우려는 없다.

상기 실시예에서는, 디지털 영상 데이터를 8비트로 하여 설명하였지만, 물론이에 한정되는 것은 아니다.

이상으로 설명한 바와 같이, 본 발명은, 디지털의 영상 신호를 디스플레이(9)의 직전까지 아날로그로 변환하지 않고 디지털 데이터 그대로 신호 처리하고, 디스플레이(9)의 직전(DSP(7)의 출력)에서 전압 신호로 변환하여, 증폭기(8)에서 증폭한다. 따라서, 바이폴라 트랜지스터를 갖는 ASP(103)가 불필요하고, 회로 설계 기간을 단축할 수 있음과 함께, MOS 트랜지스터로 구성되는 디지털 회로의 구성 비율을 크게 하여, 소비 전력을 삭감할 수 있다.

또한, 제1 화소 수를 갖는 디지털 영상 데이터가 제1 주기로 입력되며, 디지털 영상 데이터를 제1 화소 수와는 다른 제2 화소 수로 변환하여, 제2 주기로 표시하는 표시 장치에 있어서, 영상 데이터의 인접하는 2개의 데이터에 대하여, 제1 및 제2 주기의 타이밍 어긋남에 따른 가중치 부여를 행하여 연산하여, 새로운 데이터를 작성하는 화소 수 조정 회로를 갖기 때문에, 영상 데이터의 화질 열화를 최소한으로 억제하여 표시할 수 있다. 특히 영상 데이터를 씨닝하여 표시하는 것에 비해, 표시 품질을 향상시킬 수 있다.

또한, 홀수행과 짝수행에서 가중치가 다르기 때문에, 표시 장치가 델타 배열이라도 높은 표시 품질을 실현할 수 있다.

또한, 사전에 설정된 복수의 계수로부터 하나를 선택하고, 입력되는 영상 데이터를 계수배하는 제1 승산과, 입력되는 영상 데이터의 직전 혹은 직후의 영상 데이터에 (1-계수)배하는 제2 승산과, 제1 및 제2 승산 결과의 가산을 행하여 새로운영상 데이터를 작성하면, 회로 구성을 용이하게 실현할 수 있다.

또한, 사전에 설정된 복수의 계수로부터 하나를 선택하는 계수 셀렉터와, 입력되는 영상 데이터를 계수배하는 제1 승산기와, 입력되는 영상 데이터의 직전 혹은 직후의 영상 데이터에 (1-계수)배하는 제2 승산기와, 제1 및 제2 승산 결과를 가산하는 가산기를 갖는 화소 수 조정 회로를 갖는 표시 장치의 제어 회로이면, 통상의 표시 장치를 접속함으로써, 본 발명을 용이하게 실시할 수 있다.

Claims

제1 주기로 입력되는 제1 화소 수를 갖는 입력 디지털 영상 데이터를 제2 화소 수로 제2 주기의 출력 디지털 영상 데이터로 변환하는 표시 제어 회로에 있어서,

상기 입력 디지털 영상 데이터를 1화소분 지연시키는 지연 회로와,

상기 입력 디지털 영상 데이터와, 상기 지연 회로의 출력으로 얻어지는 인접하는 2화소의 입력 디지털 영상 데이터에 대하여 가중치 부여 연산을 행함과 함께, 상기 2개의 가중치를 상기 제1 주기와 상기 제2 주기의 어긋남에 대응하여 설정하는 화소 수 조정 회로

를 포함하는 표시 제어 회로.
제1항에 있어서,

상기 출력 디지털 영상 데이터는 같은 색 화소가 행마다 어긋나게 배치되어 있는 델타 배열의 표시 장치에 공급되는 신호이며,

상기 화소 수 조정 회로는 홀수행과 짝수행에서 상기 가중치를 변경하는 표시 제어 회로.
제1 주기로 입력되는 제1 화소 수를 갖는 입력 디지털 영상 데이터를 제2 화소 수로 제2 주기의 출력 디지털 영상 데이터로 변환하여 표시하는 표시 제어 회로에 있어서,

사전에 설정된 복수의 1 이하의 계수 중에서 하나를 선택하는 계수 셀렉터와,

선택된 계수를 하나의 화소의 입력 디지털 영상 데이터에 승산하는 제1 승산 회로와,

상기 하나의 화소의 입력 디지털 영상 데이터에 인접하는 하나의 화소의 입력 디지털 영상 데이터에 (1-상기 계수)를 승산하는 제2 승산 회로와,

상기 제1 승산 회로와 상기 제2 승산 회로의 승산 결과를 가산하는 가산 회로

를 포함하며,

상기 가산 회로로부터 출력 디지털 영상 데이터를 출력하는 표시 제어 회로.
제3항에 있어서,

상기 출력 디지털 영상 데이터는 같은 색 화소가 행마다 어긋나게 배치되어 있는 델타 배열의 표시 장치에 공급되는 신호이며,

상기 화소 수 조정 회로는 홀수행과 짝수행에서 상기 가중치를 변경하는 표시 제어 회로.
제3항에 있어서,

상기 출력 디지털 영상 데이터를 일단 기억하는 메모리를 포함하며,

상기 메모리에서는, 상기 제1 주기에 따른 타이밍의 기입 클럭으로서, 제2 주기에 따라 씨닝된(thinning) 기입 클럭으로 기입하고,

상기 메모리로부터 제2 주기로 출력 디지털 영상 데이터를 판독하는 표시 제어 회로.
제5항에 있어서,

상기 메모리에 출력 디지털 영상 데이터를 보존하는 빈 영역이 없을 때는 오래된 데이터 위에 순차적으로 덮어쓰기하는 표시 제어 회로.
제6항에 있어서,

상기 메모리는 상기 출력 영상 데이터의 50화소분 이하의 용량인 표시 제어 회로.
제7항에 있어서,

상기 메모리는 상기 출력 영상 데이터의 10화소분이 보존되는 용량이며, 5화소분의 데이터를 보존한 시점에서 오래된 데이터부터 판독이 개시되는 표시 제어 회로.
제1 주기로 입력되는 제1 화소 수를 갖는 입력 디지털 영상 데이터를 제2 화소 수로 제2 주기의 출력 디지털 영상 데이터로 변환하여 표시하는 표시 장치에 있어서,

사전에 설정된 복수의 1 이하의 계수 중에서 하나를 선택하는 계수 셀렉터와,

선택된 계수를 하나의 화소의 입력 디지털 영상 데이터에 승산하는 제1 승산 회로와,

상기 하나의 화소의 입력 디지털 영상 데이터에 인접하는 하나의 화소의 입력 디지털 영상 데이터에 (1-상기 계수)를 승산하는 제2 승산 회로와,

상기 제1 승산 회로와 상기 제2 승산 회로의 승산 결과를 가산하는 가산 회로

를 포함하며,

상기 가산 회로의 출력으로 출력 디지털 영상 데이터를 얻고, 상기 출력 디지털 영상 데이터에 기초하여 표시를 행하는 표시 장치.
제9항에 있어서,

상기 표시 장치는, 같은 색 화소가 행마다 어긋나게 배치되어 있는 델타 배열이며,

홀수행용의 제1 계수 셀렉터와, 짝수행용의 제2 계수 셀렉터와, 상기 제1 및 제2 계수 셀렉터를 전환하는 셀렉터를 갖는 선택회로를 포함하는 표시 장치.
제9항에 있어서,

상기 출력 디지털 영상 데이터를 일단 기억하는 메모리를 더 포함하며,

상기 메모리에서는, 상기 제1 주기에 따른 타이밍의 기입 클럭으로서, 제2 주기에 따라 씨닝된 기입 클럭으로 기입하고,

상기 메모리로부터 제2 주기로 출력 디지털 영상 데이터를 순차적으로 판독하는 표시 장치.
제9항에 있어서,

상기 메모리에, 출력 디지털 영상 데이터를 보존하는 빈 영역이 없을 때는 오래된 데이터 위에 순차적으로 덮어쓰기하는 표시 장치.
제12항에 있어서,

상기 메모리는 상기 출력 영상 데이터의 50화소분 이하의 용량인 표시 장치.
제13항에 있어서,

상기 메모리는 상기 출력 영상 데이터의 10화소분이 보존되는 용량이며, 5화소분의 데이터를 보존한 시점에서 오래된 데이터부터 판독이 개시되는 표시 장치.
제1 주기로 입력되는 제1 화소 수를 갖는 입력 디지털 영상 데이터를 제2 화소 수로 제2 주기의 출력 디지털 영상 데이터로 변환하는 표시 제어 회로에 있어서,

상기 제1 주기로 입력되는 상기 입력 디지털 영상 데이터를 기억하는 메모리와,

상기 메모리로부터 제2 주기로 출력 디지털 영상 데이터를 판독하는 판독 회로

를 포함하며,

상기 메모리는 상기 출력 영상 데이터의 50화소분 이하의 용량인 표시 제어 회로.
제15항에 있어서,

상기 메모리에서는, 상기 제1 주기에 따른 타이밍의 기입 클럭으로서, 제2 주기에 따라 씨닝된 기입 클럭으로 기입하고,

상기 메모리로부터 제2 주기로 출력 디지털 영상 데이터를 순차적으로 판독하는 표시 제어 회로.
제16항에 있어서,

상기 메모리에, 상기 출력 디지털 영상 데이터를 보존하는 빈 영역이 없을 때는, 오래된 데이터 상에 순차적으로 덮어쓰기하는 표시 제어 회로.
제17항에 있어서,

상기 메모리는 상기 출력 영상 데이터의 10화소분이 보존되는 용량이며, 5화소분의 데이터를 보존한 시점에서 오래된 데이터부터 판독이 개시되는 표시 제어 회로.
제15항에 있어서,

상기 메모리는 플립플롭 회로인 표시 제어 회로.
제15항에 있어서,

상기 메모리는 라인 메모리인 표시 제어 회로.
제1 주기로 입력되는 제1 화소 수를 갖는 입력 디지털 영상 데이터를 제2 화소 수로 제2 주기의 출력 디지털 영상 데이터로 변환하는 표시 장치에 있어서,

상기 제1 주기로 입력되는 상기 입력 디지털 영상 데이터를 기억하는 메모리와,

상기 메모리로부터 제2 주기로 출력 디지털 영상 데이터를 판독하는 판독 회로

를 포함하며,

상기 메모리는 상기 출력 영상 데이터의 50화소분 이하의 용량인 표시 장치.
제21항에 있어서,

상기 메모리에서는, 상기 제1 주기에 따른 타이밍의 기입 클럭으로서, 제2주기에 따라 씨닝된 기입 클럭으로 기입되고,

상기 메모리로부터 제2 주기로 출력 디지털 영상 데이터를 순차적으로 판독하는 표시 장치.
제22항에 있어서,

상기 메모리에, 상기 출력 디지털 영상 데이터를 보존하는 빈 영역이 없을 때는, 오래된 데이터 위에 순차적으로 덮어쓰기하는 표시 장치.
제23항에 있어서,

상기 메모리는, 상기 출력 영상 데이터의 10화소분이 보존되는 용량이며,

5화소분의 데이터를 보존한 시점에서 오래된 데이터부터 판독이 개시되는 표시 장치.
제21항에 있어서,

상기 메모리는 플립플롭 회로인 표시 장치.
제21항에 있어서,

상기 메모리는 라인 메모리인 표시 장치.