KR20020083672A - 고전압 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 내압 특성 및 집적도를 향상시키기 위한 고전압 소자에 관한 것으로, 제 1 영역과 그와 계면을 갖고 이웃하는 제 2, 3 영역을 갖는 반도체 기판과, 상기 제 2 영역과 제 3 영역에 제 1 깊이로 각각 형성되는 제 1, 제 2 드리프트 영역과, 상기 제 1, 2 영역의 계면 그리고 상기 제 1, 3 영역의 계면을 각각 중심으로 하여 일정 너비를 갖고 제 1 깊이보다 얕은 제 2 깊이로 형성되는 절연층들과, 상기 제 1 영역의 기판 표면과 절연층들을 따라 변화되는 깊이를 갖고 형성되는 채널 이온 주입 영역과, 상기 채널 이온 주입 영역상에 그를 중심으로 상기 절연층들과 양측이 일부가 오버랩되어 형성되는 게이트 절연막과, 상기 제 1, 제 2 드리프트 영역내에 형성되는 소오스/드레인 영역과, 상기 게이트 절연막을 감싸고 상기 절연층들과 일부가 오버랩되어 형성되는 게이트 전극을 포함한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 특히, 고내압 특성 및 집적도 향상을 위한 고전압 소자 및 그 제조방법에 관한 것이다.
일반적으로 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(Punch-Through) 전압과 상기 드레인 및 소오스와 웰(Well) 또는 기판 사이의 브레이크다운 전압(Breakdown Voltage)이 상기 고전압보다 커야 한다.
일반적으로 고전압용 반도체 소자로 PN 다이오드를 내장한 DMOS가 사용되고 있는데, 이는 드레인 영역을 이중의 불순물 확산 영역으로 형성하여 트랜지스터의 펀치 쓰루(Punch-Through) 전압과 브레이크다운 전압(Breakdown Voltage)을 높이고, 소오스 및 드레인 영역 사이에 PN 다이오드를 형성하여 트랜지스터의 오프(off)시 과다 전압에 의해 소자가 파괴되는 현상을 방지할 수 있게 된다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 고전압 소자 및 그 제조방법을 설명하면 다음과 같다.
도 1은 종래 제 1 실시예에 따른 고전압 소자의 단면도이고, 도 2는 종래 제 2 실시예에 따른 고전압 소자의 단면도이다.
대표적인 고전압 반도체 소자로는 수평 확산형 모스 트랜지스터(Lateral Diffused MOS : LDMOS)와 이중 확산형 드레인(Double Diffused Drain : DDD) 구조의 모스 트랜지스터가 있는데, 그 구성을 도 1 내지 도 2를 참조하여 상세히 설명하면 다음과 같다.
도 1은 DMOS를 횡 방향 형태로 만든 LDMOS의 구조를 나타낸 도면으로, n형 반도체 기판(11)과, 상기 반도체 기판(11)의 소정 부분에 형성된 p형 웰(12)과, 상기 p형 웰(12) 내부의 일영역에 소정 깊이로 형성되는 고농도 n형 불순물층인 드레인 영역(13)과 상기 p형 웰(12)과 소정의 거리를 갖는 반도체 기판(11)의 일영역에 형성되는 고농도 n형 불순물층인 소오스 영역(14)과, 상기 드레인 영역(13) 및 p형 웰(12)과 이에 인접한 반도체 기판(11)상에서는 제 1 두께로 형성되며 상기 소오스 영역(14) 및 이에 인접한 반도체 기판(11)상에서는 상기 제 1 두께보다 큰 제 2 두께로 형성되는 게이트 산화막(15)과, 상기 게이트 산화막(15)의 소정 영역상에 형성되며 상기 드레인 영역(13) 및 이에 접한 p형 웰(12)과는 그 상부에서 오버랩(Overlap)되고 상기 소오스 영역(14)과는 일정한 거리를 갖도록 형성되는 게이트 전극(16)과, 상기 게이트 산화막(15)을 관통하여 상기 드레인 영역(13) 및 소오스 영역(14)에 각각 접속되는 드레인 콘택(17) 및 소오스 콘택(18)을 포함하여 구성된다.
그리고, 도 2는 이중 확산 드레인(DDD) 구조의 고전압 트랜지스터 구조를 나타낸 도면으로, p형 기판(21)과, 상기 p형 기판(21)상에 형성되는 게이트 산화막(25)과, 상기 게이트 산화막(25)상의 소정 부분에 형성되는 게이트 전극(26)과, 상기 게이트 전극(26) 하부 양측의 반도체 기판(21)에 소정 깊이로 형성되며 상기 게이트 전극(26) 에지 하부에서 일정 부분이 오버랩되도록 형성되는 n형 드리프트 영역(22)과, 상기 게이트 전극(26) 일측의 상기 드리프트 영역(22) 내에 형성되는 고농도 n형의 드레인 영역(23)과, 상기 게이트 전극(26) 타측의 상기 드리프트 영역(22) 내에 형성되는 고농도의 n형 소오스 영역(24)과, 상기 게이트 산화막(25)을 관통하여 상기 드레인 영역(23) 및 소오스 영역(24)에 각각 접속되는 드레인 콘택(27) 및 소오스 콘택(28)을 포함하여 구성된다.
그러나, 상기와 같은 종래의 고전압 소자에서는 내압 특성을 향상시키기 위하여 게이트 전극 에지와 상기 고농도의 소오스/드레인 영역 사이의 거리 즉, 드리프트 영역의 횡 방향 길이를 증가시키어 형성한다.
따라서, 상기 드리프트 영역의 증가된 길이로 인하여 고전압 트랜지스터의 사이즈가 증가되므로 집적도가 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 내압 특성을 향상시킴과 동시에 소자의 사이즈를 줄이어 집적도를 향상시키기에 적합한 고전압 소자 및 그 제조방법을 제공하는 데 그 목적이 있다.
도 1은 종래 제 1 실시예에 따른 고전압 소자의 단면도
도 2는 종래 제 2 실시예에 따른 고전압 소자의 단면도
도 3a 내지 도 3m은 본 발명의 실시예에 따른 고전압 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
31 : 반도체 기판 32 : 제 1 포토레지스트
33a, 33b : 제 1, 제 2 드리프트 영역
34 : 제 2 포토레지스트 35a : 드레인 영역
35b : 소오스 영역 36 : 제 3 포토레지스트
37 : 트랜치 38 : 채널 영역
39, 39a : 제 1 산화막 40 : 제 2 산화막
40a : 게이트 산화막 41 : 제 4 포토레지스트
42 : 폴리 실리콘막 42a : 게이트 전극
43 : BPSG막 44a : 드레인 콘택
44b : 소오스 콘택
상기와 같은 목적을 달성하기 위한 본 발명에 따른 고전압 소자는 제 1 영역과 그와 계면을 갖고 이웃하는 제 2, 3 영역을 갖는 반도체 기판과, 상기 제 2 영역과 제 3 영역에 제 1 깊이로 각각 형성되는 제 1, 제 2 드리프트 영역과, 상기제 1, 2 영역의 계면 그리고 상기 제 1, 3 영역의 계면을 각각 중심으로 하여 일정 너비를 갖고 제 1 깊이보다 얕은 제 2 깊이로 형성되는 절연층들과, 상기 제 1 영역의 기판 표면과 절연층들을 따라 변화되는 깊이를 갖고 형성되는 채널 이온 주입 영역과, 상기 채널 이온 주입 영역상에 그를 중심으로 상기 절연층들과 양측이 일부가 오버랩되어 형성되는 게이트 절연막과, 상기 제 1, 제 2 드리프트 영역내에 형성되는 소오스/드레인 영역과, 상기 게이트 절연막을 감싸고 상기 절연층들과 일부가 오버랩되어 형성되는 게이트 전극을 포함하는 것을 특징으로 한다.
상기와 같이 구성되는 고전압 소자의 제조방법은 반도체 기판의 소정 영역에 제 1, 제 2 드리프트 영역을 형성하는 단계와, 상기 제 1, 제 2 드리프트 영역내에 드레인/소오스 영역을 형성하는 단계와, 상기 드레인 영역과 소오스 영역사이에서 상기 제 1, 제 2 드리프트 영역과 반도체 기판의 계면을 중심으로 일정한 너비를 갖는 제 1, 제 2 영역에 각각 트랜치를 형성하는 단계와, 노출된 반도체 기판의 표면내에 채널 영역을 형성하는 단계와, 상기 트랜치에 절연층을 매립하는 단계와, 상기 채널 영역이 형성된 반도체 기판과 그 양측의 상기 절연층상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상부 및 그 양측면에 게이트 전극을 형성하는 단계를 포함하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 고전압 소자 및 그 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3m은 본 발명의 실시예에 따른 고전압 소자의 제조공정 단면도이다.
본 발명에 따른 고전압 소자는 도 3m에 도시된 바와 같이, 반도체 기판(31)과, 상기 반도체 기판(31)의 소정 영역에 제 1 깊이로 형성되는 저농도 n형의 제 1, 제 2 드리프트 영역(33a, 33b)과, 상기 제 1, 제 2 드리프트 영역(33a, 33b) 각각의 내부에 상기 제 1 깊이보다 작은 제 2 깊이로 형성되는 드레인 영역(35a) 및 소오스 영역(35b)과, 상기 드레인 영역(35a)과 소오스 영역(35b) 사이의 반도체 기판(31)에서 상기 제 1, 제 2 드리프트 영역(33a, 33b)의 계면을 각각 포함하여 형성되며 상기 제 1 깊이보다는 작고 제 2 깊이보다는 큰 제 3 깊이로 형성되는 트랜치(37)들과, 상기 제 1, 제 2 드리프트 영역(33a, 33b) 사이에서 상기 트랜치(37)를 포함하는 반도체 기판(31)의 표면을 따라서 형성되는 채널 영역(38)과, 상기 트랜치(37)들을 매립하여 형성되는 제 1 산화막(39a)과, 상기 채널 영역(38)이 형성된 반도체 기판(31) 및 이에 인접한 제 1 산화막(39a)상에 형성되는 게이트 산화막(40a)과, 상기 게이트 산화막(40a)의 상부 및 양측면에 형성되며 양 에지(Edge)에서 상기 제 1 산화막(39a)을 통해 상기 반도체 기판(31)과 절연되는 게이트 전극(42a)과, 상기 게이트 전극(42a)을 포함한 반도체 기판(31)의 전면에 형성되는 BPSG막(43)과, 상기 BPSG막(43)을 관통하여 상기 드레인 영역(35a) 및 소오스 영역(35b)에 각각 접속되는 드레인 콘택(44a) 및 소오스 콘택(44b)을 포함하여 구성된다.
상기와 같이 구성되는 본 발명의 실시예에 따른 고전압 소자의 제조방법은 다음과 같다.
우선, 도 3a와 같은 반도체 기판(31)에 제 1 포토레지스트(32)를 도포하고,노광 및 현상 공정으로 도 3b에 도시된 바와 같이 상기 제 1 포토레지스트(32)를 선택적으로 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(32)를 마스크로 이용하여 전면에 저농도의 n형 불순물 이온을 주입하여 상기 반도체 기판(31)에 제 1 깊이를 갖는 제 1, 제 2 드리프트 영역(33a, 33b)을 형성한다.
이어, 상기 제 1 포토레지스트(32)를 제거한 후에 도 3c에 도시된 바와 같이, 반도체 기판(31)의 전면에 제 2 포토레지스트(34)를 도포하고 노광 및 현상 공정으로 상기 제 1, 제 2 드리프트 영역(33a, 33b)의 일부분이 각각 노출되도록 상기 제 2 포토레지스트(34)를 선택적으로 패터닝한다.
그리고, 상기 패터닝된 제 2 포토레지스트(34)를 마스크로 이용하여 전면에 고농도의 n형 불순물 이온을 주입하여 상기 제 1 드리프트 영역(33a)의 일부분에 상기 제 1 깊이보다 작은 제 2 깊이를 갖는 드레인 영역(35a)을 형성하고 상기 제 2 드리프트 영역(33b)의 일부분에 상기 제 2 깊이를 갖는 소오스 영역(35b)을 형성한다.
이어, 도 3d에 도시된 바와 같이 상기 제 2 포토레지스트(34)를 제거하고 졍션(Junction) 부위의 결합을 강화하기 위한 고온 열처리 공정을 수행한다.
이어, 도 3e에 도시된 바와 같이, 전면에 제 3 포토레지스트(36)를 도포한다.
그리고, 노광 및 현상 공정으로 상기 드레인 영역(35a)과 소오스 영역(35b)의 사이에서 상기 드레인 영역(35a)에 인접한 제 1 드리프트 영역(33a) 및 이에 이웃한 상기 반도체 기판(31)과 상기 소오스 영역(35b)에 인접한 상기 제 2 드리프트 영역(33b) 및 이에 이웃한 상기 반도체 기판(31)이 노출되도록 상기 제 3 포토레지스트(36)를 선택적으로 패터닝한다.
이후, 상기 패터닝된 제 3 포토레지스트(36)를 마스크로 이용하여 상기 반도체 기판(31)을 상기 제 1 깊이보다는 작고 제 2 깊이보다는 큰 제 3 깊이로 식각하여 트랜치(37)를 형성한다.
여기서, 상기 트랜치(37)는 졍션 및 게이트단에 고전압 인가시 졍션과 채널 산화막 사이의 오버랩 영역에서 발생되는 브레이크다운 현상을 저지하기 위하여 절연막층을 형성하기 위해 형성하는 것이다.
그리고, 상기 제 3 포토레지스트(36)를 제거하고 도 3f에 도시된 바와 같이 전면에 문턱전압(Vth)을 조절하기 위한 채널 이온을 주입하여 상기 제 1, 제 2 드리프트 영역(33a, 33b) 사이의 상기 반도체 기판(31)의 표면에 채널 영역(38)을 형성한다.
여기서, 상기 드레인 영역(35a) 및 소오스 영역(35b)과 상기 채널 영역(38) 사이에 트랜치(37)를 형성하였기 때문에 좁은 면적에서도 상기 드레인 영역(35a) 및 소오스 영역(35b)과 채널 영역(38) 사이의 거리(A)를 충분히 확보할 수 있게 된다.
이어, 도 3g에 도시된 바와 같이 상기 트랜치(37)가 완전히 매립되도록 상기 반도체 기판(31)의 전면에 제 1 산화막(39)을 증착하고 에치백(Etch-back) 공정을실시하여 도 3h에 도시된 바와 같이, 트랜치(37) 내부에만 제 1 산화막(39a)을 형성한다.
그리고, 도 3i에 도시된 바와 같이, 상기 반도체 기판(31)의 전면에 제 2 산화막(40)을 증착하고 상기 제 2 산화막(40)상에 제 4 포토레지스트(41)를 도포한다.
여기서, 상기 제 2 산화막(40)은 고전압에 대하여 내성을 가지도록 충분히 두껍게 형성한다.
이어, 노광 및 현상 공정으로 채널 영역(38)이 형성된 상기 반도체 기판(31) 및 이에 인접한 영역상에 남도록 상기 제 4 포토레지스트(41)를 선택적으로 패터닝한다.
이어, 도 3j에 도시된 바와 같이 패터닝된 제 4 포토레지스트(41)를 마스크로 상기 제 2 산화막(40)을 선택적으로 제거하여 게이트 산화막(40a)을 형성하고 상기 제 4 포토레지스트(41)를 제거한다.
그리고, 도 3k 및 도 3l에 도시된 바와 같이, 상기 반도체 기판(31)의 전면에 폴리 실리콘막(42)을 증착하고 포토 및 식각 공정으로 상기 게이트 산화막(40a) 상부 및 측면에 남도록 상기 폴리 실리콘막(42)을 선택적으로 제거하여 도 3l에 도시된 바와 같이 게이트 전극(42a)을 형성한다.
그리고, 도 3m에 도시된 바와 같이 전면에 BPSG막(43)을 증착하고 포토 및 식각 공정으로 상기 드레인 영역(35a) 및 소오스 영역(35b)의 표면이 노출되도록 상기 BPSG막(43)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 전면에 폴리 실리콘막을 증착하고 포토 및 식각 공정으로 상기 콘택홀 및 이에 인접한 영역에만 남도록 상기 폴리 실리콘막을 선택적으로 제거하여 상기 드레인 영역(35a)에 콘택되는 드레인 콘택(44a)과 상기 소오스 영역(35b)에 콘택되는 소오스 콘택(44b)울 형성하여 본 발명에 따른 고전압 소자를 완성한다.
상기와 같은 본 발명의 고전압 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 트랜치를 통해 형성되는 산화막으로 상기 소오스 및 드레인 영역과 채널 영역 사이에 거리를 증가시킬 수 있으므로 고전압 소자의 내압 특성을 향상시킬 수 있다.
둘째, 드리프트 영역의 길이를 증가시키지 않고서도 소오스 및 드레인 영역과 채널 영역간의 거리를 늘릴 수 있으므로 반도체 소자의 집적도를 향상시킬 수 있다.
셋째, 게이트 산화막을 충분히 두껍게 형성할 수 있으므로 게이트 전극에 인가되는 고전압에 대한 내압 특성을 향상시킬 수 있다.
넷째, 큰 공정 단차가 발생되지 않으므로 후속 공정 진행시 배선 형성의 용이성을 향상시킬 수 있다.
Claims (8)
- 제 1 영역과 그와 계면을 갖고 이웃하는 제 2, 3 영역을 갖는 반도체 기판;상기 제 2 영역과 제 3 영역에 제 1 깊이로 각각 형성되는 제 1, 제 2 드리프트 영역;상기 제 1, 2 영역의 계면 그리고 상기 제 1, 3 영역의 계면을 각각 중심으로 하여 일정 너비를 갖고 제 1 깊이보다 얕은 제 2 깊이로 형성되는 절연층들;상기 제 1 영역의 기판 표면과 절연층들을 따라 변화되는 깊이를 갖고 형성되는 채널 이온 주입 영역;상기 채널 이온 주입 영역상에 그를 중심으로 상기 절연층들과 양측이 일부가 오버랩되어 형성되는 게이트 절연막;상기 제 1, 제 2 드리프트 영역내에 형성되는 소오스/드레인 영역;상기 게이트 절연막을 감싸고 상기 절연층들과 일부가 오버랩되어 형성되는 게이트 전극을 포함하는 것을 특징으로 하는 고전압 소자.
- 제 1 항에 있어서, 상기 드레인/소오스 영역은 각각의 일측이 상기 절연층들과 각각 인접하는 것을 특징으로 하는 고전압 소자.
- 제 1 항에 있어서, 상기 채널 이온 주입 영역은 상기 절연층이 형성되지 않은 제 1 영역의 반도체 기판과 그 양끝으로부터 상기 제 1, 2 영역의 계면 그리고상기 제 1, 3 영역의 계면에까지 이어지는 상기 절연층 하부의 반도체 기판의 표면에 형성됨을 특징으로 하는 고전압 소자.
- 제 1항에 있어서, 상기 게이트 전극은 상기 게이트 절연막의 상부 및 측면에서 일정한 두께를 가지며 그 양 에지로부터 상기 드레인/소오스 영역까지 상기 절연층을 통해 소정 거리 이격되도록 구성됨을 특징으로 하는 고전압 소자.
- 반도체 기판의 소정 영역에 제 1, 제 2 드리프트 영역을 형성하는 단계;상기 제 1, 제 2 드리프트 영역내에 드레인/소오스 영역을 형성하는 단계;상기 드레인 영역과 소오스 영역사이에서 상기 제 1, 제 2 드리프트 영역과 반도체 기판의 계면을 중심으로 일정한 너비를 갖는 제 1, 제 2 영역에 각각 트랜치를 형성하는 단계;노출된 반도체 기판의 표면내에 채널 영역을 형성하는 단계;상기 트랜치에 절연층을 매립하는 단계;상기 채널 영역이 형성된 반도체 기판과 그 양측의 상기 절연층상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상부 및 그 양측면에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 고전압 소자의 제조방법.
- 제 5 항에 있어서, 상기 트랜치는 각각 그 일측이 상기 제 1 드리프트 영역과 드레인 영역의 계면 그리고 상기 제 2 드리프트 영역과 소오스 영역의 계면에 각각 접하도록 형성함을 특징으로 하는 고전압 소자의 제조방법.
- 제 5항에 있어서, 상기 드레인/소오스 영역은 상기 제 1, 제 2 드리프트 영역의 깊이보다 큰 깊이로 형성함을 특징으로 하는 고전압 소자의 제조방법.
- 제 5항에 있어서, 상기 트랜치는 상기 제 1, 제 2 드리프트 영역의 깊이보다는 작고 상기 드레인/소오스 영역의 깊이 보다는 큰 깊이로 형성함을 특징으로 하는 고전압 소자의 제조방법.
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