KR20020075531A - 패드폴리 형성방법 - Google Patents
패드폴리 형성방법 Download PDFInfo
- Publication number
- KR20020075531A KR20020075531A KR1020010015560A KR20010015560A KR20020075531A KR 20020075531 A KR20020075531 A KR 20020075531A KR 1020010015560 A KR1020010015560 A KR 1020010015560A KR 20010015560 A KR20010015560 A KR 20010015560A KR 20020075531 A KR20020075531 A KR 20020075531A
- Authority
- KR
- South Korea
- Prior art keywords
- poly
- gas
- etch
- pad
- oxide
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000005530 etching Methods 0.000 claims description 12
- 239000007789 gas Substances 0.000 description 24
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 에치설비로 "ALLIANCE 4428"로 사용하여 스텝 "BT"에서는 C2F6(50∼150)의 가스를 사용하고, 스텝 "ME"에서는 SF6(150∼250)과 He(200∼300)의 가스를 사용하며, 스텝 "OE"에서는 SF6(250∼350)의 가스를 사용하는 폴리에치백 공정을 수행하는 패드폴리 형성방법에 관한 것으로 특히, 상기 스텝 "OE"에서 사용되는 SF6(250∼350) 가스를 대신하여 CF4(150∼200)과 O2(0∼10)의 가스를 사용하여 폴리 오버 에치량을 증가시키는 경우 패드폴리와 옥사이드의 단차가 400Å 미만으로 형성되도록 하는 것을 특징으로 하는 패드폴리 형성방법을 제공하여 폴리 리세스(Poly Recess)량을 종래 기술에서와 같이 유지하면서도 폴리 에치(Poly Etch)량을 종래 기술대비 2배 이상 증가시키기 위하여 BPSG(Brorn Phosphorus Silicate Glass) 막질에 대한 낮은 에치(Etch) 선택비 공정을 확보할 수 있다.
Description
본 발명은 반도체장치의 제조공정에 관한 것으로, 특히 반도체장치의 제조공정중 패드폴리(Pad Poly) 형성방법에 관한 것이다.
일반적으로, 반도체 장치의 집적도 향상에 따라 트랜지스터의 게이트 길이(Length)와 폭(Width)이 점점 축소되고, 이에 따라 소오스(Source) 및 드레인(Drain)에 콘택(Contact)형성을 위한 면적도 점점 줄어들고 있다.
따라서 상기 문제점의 해결책으로서, 소오스 및 드레인 영역에 패드폴리를 형성하고 상기 패드폴리 위에 콘택을 형성하는 방법을 사용한다. 상기 방법을 사용함으로써 콘택형성을 위한 면적 확보가 가능하고, 또한 콘택 에치(Etch)에 의한 접합손산(Junction Damage)을 방지할 수 있으며, 얕은 접합(Shallow Junction)을 형성할 수 있다는 장점이 있다.
종래의 패드폴리 형성방법을 첨부도면 도 1 내지 도 8를 참조하여 설명한다.
먼저 도 1를 참조하여, 실리콘기판(도시되지 않았음)에 통상의 방법으로 아이 소레이션(Isolation)을 형성한 후, 상기 실피콘기판의 전면에 게이트산화막(Gate Oxide)(10)을 형성하고, 상기 게이트산화막의 전면에 게이트라인(Gate Line) 형성층, 게이트라인 캐핑층(Capping Layer)인 제1산화막, 즉 HTO를 순차적으로 적층한다.
이후 통상의 사진 및 식각방법으로 상기 제1산화막 및 게이트라인 형성층을 건식식각하여, 제1산화막 패턴(14) 및 게이트라인 패턴(12)을 형성한다.
첨부한 각 도면에서는 패드폴리 형성방법의 이해를 쉽게하기 위해 메모리 셀 부분과 주변회로부분을 나누어 도시하였고,각 도면의 왼쪽 부분이 메모리 셀 부분을 도시한 것이고 오른쪽 부분이 주변회로 부분을 도시한 것이다.
도 2를 참조하여, 상기 결과물의 전면에 제2산화막(HTO)(16), 질화막(SiN)(18)을 순차적으로 적층한 후, 포토 공정에 의해 메모리 셀 부분, 즉 패드폴리 패턴이 형성될 영역을 덮는 제1포토레지스트 패턴(19)을 형성한다.
상기 제2산화막(16)은 주변회로 부분의 게이트라인 스페이서(Spacer)형성에 사용되고, 상기 질화막(18)은 이의 전면에 적층되는 제3산화막(20)을 습식식각시 버퍼막(Buffer Layer)으로 작용한다.
도 3를 참조하여, 상기 결과물의 노출된 주변회로 부분의 상기 질화막(18)을 건식식각하고, 상기 제2산화막(16)을 스페이서 건식식각하여 스페이서(16a)를 형성한다. 도 4를 참조하여, 상기 제1포토레지스트 패턴(19)을 제거한 다음, 상기 결과물인 전면에 제3산화막(HTO)(20)을 적층한후 메모리 셀 부분을 노출시키기 위하여 포토공정에 의해 주변회로 부분에만 제2포토레지스트 패턴(22)을 형성한다.
이때 상기 제2포토레지스트 패턴(22)은 상기 제1포토레지스트 패턴(19) 부분과 겹치게 패터닝해야 하는데, 이는 제3산화막(20) 습식식각시 상기 스페이서(16a)가 식각되는 것을 방지하기 위함이다.
도 5를 참조하여, 상기 제3산화막(20)을 BOD 및 HF 중 선택된 한가지를 사용하여 습식식각한다. 따라서 메모리 셀 부분의 질화막(18)이 노출된다. 도 6을 참조하여, 상기 제2포토레지스트 패턴(22)을 마스킹(Masking)으로 사용하여, 메모리 셀 부분의 게이트라인 측벽에 상기 제2산화막(16)을 스페이서 건식식각한 후 과도 건식식각하여 상기 실리콘기판(도시되지 않았음)을 노출시키고 스페이서(16b)을 형성한다.
도 7를 참조하여, 상기 제2포토레지스트 패턴(22)을 통상의 애싱(Ashing)기법으로 제거하고, 상기 결과물의 전면에 패드폴리 패턴 형성물질(24)을 적층한 후, 상기 결과물 상부위 패드폴리 패턴이 형성될 위치에 패드폴리 포토레지스트 패턴(26)을 형성한다. 도 8을 참조하여, 상기 패드폴리 패턴(26)을 마스킹으로해 상기 패드폴리 패턴 형성물질(24)을 식각하여 패드폴리 패턴(24a)을 형성한 후, 상기 패드폴리 포토레지스트 패턴(26)을 제거함으로써 제조공정이 완료된다.
이러한, 패드폴리 형성과정에서 현재 사용되고 있는 8.0 패드폴리 에치백(Etch Back)공정 조건에 대해 살펴보면, 사용되는 장비는 "ALLIANCE 4428"이며 이에 각 공정에 따른 스텝 "BT"에서는 C2F6(50∼150)의 가스를 사용한다. 또한, 스텝 "ME"에서는 SF6(150∼250)와 He(200∼300)의 가스를 사용하고, 스텝 "OE"에서는 SF6(250∼350)의 가스를 사용한다.
이때, 상술한 가스들을 사용하여 패드폴리 에치백(Etch Back)공정을 진행하는 경우 폴리 오버 에치의 마진(Margin)이 부족하게 되는 문제점이 발생되는 데, 그 원인은 각 설비별로 폴리 리세스 편차가 심해 오버 에치량을 늘리는 경우 옥사이드와 콘넥터내 폴리의 단차가 켜지며 이로 인해 후 공정인 DC포토 진행시 미스정렬(misalign) 현상을 유발시킬 수 있기 때문이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 폴리 리세스(Poly Recess)량을 종래 기술에서와 같이 유지하면서도 폴리 에치(Poly Etch)량을 종래 기술대비 2배 이상 증가시키기 위하여 BPSG(Brorn Phosphorus Silicate Glass) 막질에 대한 낮은 에치(Etch) 선택비 공정을 확보하기 위한 패드폴리(Pad Poly) 형성방법을 제공하는 데 있다.
또한, "Alliance Poly Etch 설비"의 낮은 에치(Etch) 선택비 특성을 감안하여 기존의 SF6가스를 대신하여 CF4가스를 오버 에치 스텝의 에치환경으로 사용하여 적정 공정 조건을 확보하고자 하는 데 있다.
도 1 내지 도 8은 패드폴리 형성 공정을 살펴보기 위한 공정 순서도
도 9는 종래 기술에 따른 패드폴리 형성시 발생되는 문제점을 살펴보깅 nl한 예시도
도 10은 본 발명에 따른 패드폴리 형성 상태의 예시도
상기 목적을 달성하기 위한 본 발명의 특징은, 에치설비로 "ALLIANCE 4428"로 사용하여 스텝 "BT"에서는 C2F6(50∼150)의 가스를 사용하고, 스텝 "ME"에서는 SF6(150∼250)과 He(200∼300)의 가스를 사용하며, 스텝 "OE"에서는 SF6(250∼350)의 가스를 사용하는 폴리에치백 공정을 수행하는 패드폴리 형성방법에 있어서: 상기 스텝 "OE"에서 사용되는 SF6(250∼350) 가스를 대신하여 CF4(150∼200)과 O2(0∼10)의 가스를 사용하여 폴리 오버 에치량을 증가시키는 경우 패드폴리와 옥사이드의 단차가 400Å 미만으로 형성되도록 하는 데 있다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
우선, 종래 기술에 따른 8.0 패드폴리 에치백(Etch Back)공정 조건의 문제점이 발생되는 원인을 살펴보면, 종래 기술에서 사용되는 장비는 "ALLIANCE 4428"이며 이에 각 공정에 따른 스텝 "BT"에서는 C2F6(50∼150)의 가스를 사용한다. 또한, 스텝 "ME"에서는 SF6(150∼250)과 He(200∼300)의 가스를 사용하고, 스텝 "OE"에서는 SF6(250∼350)의 가스를 사용한다.
이때, 상술한 가스들을 사용하여 패드폴리 에치백(Etch Back)공정을 진행하는 경우 폴리 오버 에치의 마진(Margin)이 부족하게 되는 문제점이 발생되는 데, 그 원인은 각 설비별로 폴리 리세스 편차가 심해 오버 에치량을 늘리는 경우 옥사이드와 콘넥터내 폴리의 단차가 켜기져 이로 인해 후공정인 DC포토 진행시 미스정렬(misalign) 현상을 유발시킬 수 있기 때문이다.
또한, 폴리 오버 에치량이 적으므로 인해 전 스텝 패턴 기인성의 패드 폴리 브릿지가 발생될 수 잇고 웨이퍼 센터에 폴리 언에치 현상이 발생될 수 있다.
즉, 종래 기술에서 발생되는 문제점의 근본적인 원인은 에칭 공정을 수행하기 위한 에칭환경의 조성에 사용되는 가스들 중 스텝 "OE"에서는 사용되는 SF6(250∼350)에 있는 것이므로, 이를 개선하고자 하는 것이다.
즉, 첨부한 도 9에 도시되어 있는 바와 같이 기존 조건에서 폴리 오버 에치량을 증가시키는 경우 옥사이드와 패드폴리간에 단차가 적정하다고 이미 인정되고 있는 400Å에 비해 상대적으로 매우 큰 정도로 이격되는 현상이 발생되는 것이다.
따라서, 본 발명은 종래 에칭 공정을 수행하기 위한 에칭환경의 조성에 사용되는 가스들 중 스텝 "OE"에서는 사용되는 SF6(250∼350) 가스를 대신하여 CF4가스를 적용하여 폴리 리세스(Poly Recess)량을 종래 기술에서와 같이 유지하면서도 폴리 에치(Poly Etch)량을 종래 기술대비 2배 이상 증가시키기 위하여 BPSG(Brorn Phosphorus Silicate Glass) 막질에 대한 낮은 에치(Etch) 선택비 공정을 확보하도록 하는 것이다.
즉, 기존의 SF6(250∼350) 가스는 옥사이드의 선택비가 높아 폴리 오버 에치량을 증가시키는 경우 패드폴리와 옥사이드의 단차가 커져서 후공정에 불량을 유발할 수 있으므로 옥사이드의 선택비가 낮은 CF4가스를 적용하는 것이다.
그 적용 환경을 살펴보면, 에치설비로 "ALLIANCE 4428"로 사용하여 스텝 "BT"에서는 C2F6(50∼150)의 가스를 사용하고, 스텝 "ME"에서는 SF6(150∼250)과 He(200∼300)의 가스를 사용하며, 스텝 "OE"에서는 CF4(150∼200)과 O2(0∼10)의 가스를 사용하게 된다.
이러한 환경의 변경을 통해 본 발명에 따른 제조방법에 따른 공정에서 폴리 오버 에치량을 증가시키는 경우 첨부한 도 10에 도시되어 있는 바와 같이 패드폴리와 옥사이드의 단차가 400Å 미만으로 낮아지게 된다.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명에 따른 패드폴리 형성방법을 제공하면 폴리 리세스(Poly Recess)량을 종래 기술에서와 같이 유지하면서도 폴리 에치(Poly Etch)량을 종래 기술대비 2배 이상 증가시키기 위하여 BPSG(Brorn PhosphorusSilicate Glass) 막질에 대한 낮은 에치(Etch) 선택비 공정을 확보할 수 있다.
Claims (1)
- 에치설비로 "ALLIANCE 4428"로 사용하여 스텝 "BT"에서는 C2F6(50∼150)의 가스를 사용하고, 스텝 "ME"에서는 SF6(150∼250)과 He(200∼300)의 가스를 사용하며, 스텝 "OE"에서는 SF6(250∼350)의 가스를 사용하는 폴리에치백 공정을 수행하는 패드폴리 형성방법에 있어서,상기 스텝 "OE"에서 사용되는 SF6(250∼350) 가스를 대신하여 CF4(150∼200)과 O2(0∼10)의 가스를 사용하여 폴리 오버 에치량을 증가시키는 경우 패드폴리와 옥사이드의 단차가 400Å 미만으로 형성되도록 하는 것을 특징으로 하는 패드폴리 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010015560A KR100735607B1 (ko) | 2001-03-26 | 2001-03-26 | 패드폴리 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010015560A KR100735607B1 (ko) | 2001-03-26 | 2001-03-26 | 패드폴리 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020075531A true KR20020075531A (ko) | 2002-10-05 |
| KR100735607B1 KR100735607B1 (ko) | 2007-07-04 |
Family
ID=27698656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010015560A KR100735607B1 (ko) | 2001-03-26 | 2001-03-26 | 패드폴리 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100735607B1 (ko) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0166203B1 (ko) * | 1995-10-06 | 1999-02-01 | 김광호 | 반도체장치의 콘택 형성방법 |
| KR100264888B1 (ko) * | 1997-12-12 | 2000-09-01 | 구본준 | 액정표시장치제조방법 |
| KR100386432B1 (ko) * | 1998-09-24 | 2003-08-25 | 삼성전자주식회사 | 박막트랜지스터및이를포함하는액정표시장치용기판의제조방법 |
-
2001
- 2001-03-26 KR KR1020010015560A patent/KR100735607B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100735607B1 (ko) | 2007-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100535030B1 (ko) | 반도체소자의 제조방법 | |
| KR100735607B1 (ko) | 패드폴리 형성방법 | |
| KR100420413B1 (ko) | 반도체소자의 제조방법 | |
| KR100256798B1 (ko) | 반도체 소자의 자기정렬콘택 형성방법 | |
| KR100490299B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20010005210A (ko) | 얕은 트렌치 소자분리 방법 | |
| KR100504551B1 (ko) | 반도체 소자의 제조방법 | |
| KR100895822B1 (ko) | 반도체 소자의 엘디디 스페이서 형성방법 | |
| KR20030045216A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR100318262B1 (ko) | 반도체 소자의 얼라인먼트 키 형성방법 | |
| KR100386625B1 (ko) | 반도체 소자의 제조방법 | |
| KR20040076982A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100290912B1 (ko) | 반도체소자의 격리막 형성방법 | |
| KR100265010B1 (ko) | 반도체 소자의 콘택 홀 형성 방법 | |
| KR100239425B1 (ko) | 트랜지스터의 제조 방법 | |
| KR970007788B1 (ko) | 반도체소자의 콘택홀 형성방법 | |
| KR100653035B1 (ko) | 반도체 소자의 절연막 스페이서 형성 방법 | |
| KR100548586B1 (ko) | 반도체소자의 트랜치 제조방법 | |
| KR100423064B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20020096468A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20020001113A (ko) | 반도체소자의 제조방법 | |
| KR20000004522A (ko) | 반도체 소자의 제조방법 | |
| KR20020057339A (ko) | 반도체 소자 제조방법 | |
| KR20010060550A (ko) | 플래쉬 메모리 소자 제조방법 | |
| KR20020024922A (ko) | 반도체소자의 콘택 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20100528 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |