KR20020057339A - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

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Abstract

소스와 드레인이 형성될 부분의 질화막 제거후 실시되는 실리콘 표면의 건식식각시에 AR:CF4:O2가 (20~100SCCM):(40~100SCCM):(4~7SCCM)의 비로 혼합된 식각가스를 사용하므로써, 상기 식각 공정시 등방성 특성을 확보할 수 있도록 하여 실리콘 계면에 존재하는 격자 손상층이나 이물질(질화막 잔존물이나 폴리머 성분)을 효율적으로 제거하고, 콘택 저항을 감소시키며, 수율 저하를 막을 수 있도록 한 반도체 소자 제조방법이 개시된다.
이를 구현하기 위하여 본 발명에서는, 트랜치 아이솔레이션(TI)이 구비된 실리콘 기판 상에 게이트 전극을 사이에 두고, 상단부에는 절연 마스크가 놓이고 하단부에는 게이트 산화막이 놓이는 구조의 결과물을 형성하는 단계와, 상기 결과물을 포함한 상기 실리콘 기판 상에 질화막과 산화막을 순차 적층하는 단계와, 콘택 형성부를 한정하는 레지스트 패턴을 마스크로해서 상기 산화막을 식각하는 단계와, 식각처리된 상기 산화막을 마스크로해서 소스·드레인이 형성될 부분의 상기 기판 표면이 노출되도록 상기 질화막을 선택식각하여, 질화막 스페이서와 SAC(Self Align Contact)를 각각 형성하는 단계 및 상기 기판의 표면 노출부를 AR:CF4:O2=(20~100SCCM):(40~100SCCM):(4~7SCCM)의 비로 혼합된 식각가스를 사용하여 일정 두께 건식식각하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.

Description

반도체 소자 제조방법{Method for fabicating semiconductor device}
본 발명은 SAC(Self Align Contact) 프로세스를 적용한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 액티브영역의 오픈 면적이 점차로 적어지게 되고, 콘택 형성을 위한 프로세스 기술 또한 점점 더 고도화되고 있다. 이에 따라, 디자인 룰이 0.21㎛ 이하급인 소자의 경우는 스몰 콘택(small contact)을형성하기 위하여 통상 SAC(self Align Contact) 프로세스를 적용하여 소자 제조를 이루고 있다.
상기 SAC 프로세스는 트랜지스터의 스페이서를 HTO막 대신에 SiN막으로 형성하여 콘택 홀 형성시 식각 선택비를 증가시키므로써, 미스얼라인(misalign)에 대한 공정 마진을 증가시킬 수 있도록 한 기술로서, 도 1a 내지 도 1f에는 상기 공정 기술을 적용한 종래의 일반적인 반도체 소자 제조방법을 보인 공정순서도가 제시되어 있다. 이를 도 2에 제시된 공정블럭도를 참조하여 제 6 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계(100)로서, 도 1a와 같이 TI(Trench Isolation)(12)가 구비된 실리콘 기판(100) 상에 폴리실리콘 재질의 게이트 전극(16)을 사이에 두고, 상단부에는 절연 마스크(18)가 놓이고 하단부에는 게이트 산화막(14)이 놓이는 구조의 결과물을 형성한다. 여기서, TI(12) 상에 형성된 게이트 전극은 패스(path) 트랜지스터용 전극을 나타내고, 액티브영역에 형성된 게이트 전극은 억세스(access) 트랜지스터용 전극을 나타낸다.
제 2 단계(110)로서, 도 1b와 같이 상기 결과물 상에 이후 스페이서로 사용될 소정 두께의 질화막(20)을 형성된다.
제 3 단계(120)로서, 도 1c와 같이 질화막(20) 사이의 액티브영역이 충분히 채워지도록 상기 결과물 상에 산화막(22)을 형성한다.
제 4 단계(130)로서, 도 1d와 같이 상기 산화막(22) 상에 콘택 형성부를 한정하는 레지스트 패턴(24)을 형성하고, 이를 마스크로해서 산화막(22)을 선택식각한다.
제 5 단계(140)로서, 도 1e와 같이 상기 레지스트 패턴(24)을 제거하고, 식각처리된 산화막(22)을 마스크로해서 소스와 드레인이 형성될 부분의 기판(10) 표면이 노출되도록 상기 질화막(20)을 선택식각한다. 그 결과, 게이트 전극(16)의 양 측벽으로는 질화막 재질의 스페이서(20')가 놓이고, 스페이서(20')와 스페이서(20') 사이의 기판 상에는 SAC(h)가 정의되는 구조의 결과물이 만들어진다.
제 6 단계(150)로서, 도 1f와 같이 AR:CF4:O2= 250SCCM:40SCCM:15SCCM의 비로 혼합된 식각가스를 이용해서 스페이서(20') 사이의 실리콘 표면(실리콘 계면)(10)을 일정 두께 건식식각하므로써, 본 공정 진행을 완료한다. 이와 같이 서로 인접된 스페이서(20') 간의 질화막(20) 식각후 표면이 드러난 실리콘 기판(10)을 별도 더 건식식각한 것은, 이 부분(이후 트랜지스터의 소스와 드레인이 형성될 부분)에 질화막(20)의 식각이 충분하지 않아 잔존물이 남거나 식각 공정중에 생성된 폴리머 성분이 잔존되거나 혹은 식각 과정에서 실리콘 표면에 격자 손상층이 발생된 경우, 이들을 완전히 제거하지 않은 상태에서 후단 공정을 진행하면 콘택 저항이 높아지면서 수율이 저하되는 현상이 야기되기 때문이다.
하지만, 상기와 같이 AR:CF4:O2= 250SCCM:40SCCM:15SCCM의 비로 혼합된 식각가스를 이용해서 건식식각을 진행하면, 실리콘 표면이 도 1f의 ⓐ 부분과 같이 이방성 특성을 가지도록 식각이 이루어지므로, 식각면의 바텀면을 따라 존재하는 이물질(질화막 잔존물이나 폴리머 성분)이나 실리콘 표면의 격자 손상층은 어느 정도 제거할 수 있으나 그 측면쪽을 따라 존재하는 이물질과 격자 손상층은 효율적으로 제거할 수 없다는 문제가 발생된다.
이에 본 발명의 목적은, 소스와 드레인이 형성될 부분의 실리콘 표면 식각시 AR:CF4:O2가 (20~100SCCM):(40~100SCCM):(4~7SCCM)의 비로 혼합된 식각가스를 사용하므로써, 상기 식각 공정시 등방성 특성을 확보할 수 있도록 하여 실리콘 계면에 존재하는 격자 손상층과 이물질(질화막 잔존물이나 폴리머 성분)을 효율적으로 제거하고, 콘택 저항을 감소시키며, 수율 저하를 막을 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
도 1a 내지 도 1f는 SAC 공정을 적용한 반도체 소자 제조방법을 보인 공정순서도,
도 2는 도 1a 내지 도 1f에 대응되는 종래의 반도체 소자 제조방법을 보인 공정블럭도,
도 3은 도 1a 내지 도 1f에 대응되는 본 발명에 의한 반도체 소자 제조방법을 보인 공정블럭도이다.
상기 목적을 달성하기 위하여 본 발명에서는, TI가 구비된 실리콘 기판 상에 게이트 전극을 사이에 두고, 상단부에는 절연 마스크가 놓이고 하단부에는 게이트 산화막이 놓이는 구조의 결과물을 형성하는 단계; 상기 결과물을 포함한 상기 실리콘 기판 상에 질화막과 산화막을 순차 적층하는 단계; 콘택 형성부를 한정하는 레지스트 패턴을 마스크로해서 상기 산화막을 식각하는 단계; 식각처리된 상기 산화막을 마스크로해서 소스·드레인이 형성될 부분의 상기 기판 표면이 노출되도록 상기 질화막을 선택식각하여, 질화막 스페이서와 SAC를 각각 형성하는 단계; 및 상기 기판의 표면 노출부를 AR:CF4:O2=(20~100SCCM):(40~100SCCM):(4~7SCCM)의 비로 혼합된 식각가스를 사용하여 일정 두께 건식식각하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
상기 공정을 적용하여 반도체 소자를 제조할 경우, 소스와 드레인이 형성될 부분의 실리콘 표면 식각시 AR:CF4:O2=(20~100SCCM):(40~100SCCM):(4~7SCCM)의 비로 혼합된 식각가스가 사용되므로, 실리콘 표면이 등방성 특성을 가지도록 식각이 이루어지게 되어, 실리콘 계면에 존재하는 격자 손상층과 이물질(질화막 잔존물이나 폴리머 성분)을 보다 효율적으로 제거할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3은 본 발명에서 제안된 SAC 공정을 적용한 반도체 소자 제조방법을 보인 공정블럭도를 도시한 것으로, 이를 도 1a 내지 도 1f에 제시된 공정순서도를 참조하여 제 6 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계(200)로서, 도 1a와 같이 TI(12)가 구비된 실리콘 기판(100) 상에 게이트 산화막(14)과 폴리실리콘막을 순차적으로 형성한 후, 그 위에 마스크로 사용되어질 SiN막과 HTO막을 차례로 형성하고, 게이트 전극 형성부를 한정하는 레지스트 패턴을 마스크로해서 상기 HTO막과 SiN막을 순차 식각하여 NO(SiN막/HTO막) 구조의 절연 마스크(18)를 형성한다. 이어, 절연 마스크(18)를 마스킹층으로 이용하여 폴리실리콘막과 게이트 산화막(14)을 순차 식각한다. 그 결과, 폴리실리콘 재질의 게이트 전극(16)을 사이에 두고, 그 상단부에는 절연 마스크(18)가 놓이고 하단부에는 게이트 산화막(14)이 놓이는 구조의 결과물이 만들어진다. 여기서, TI(12) 상의 게이트 전극(16)은 패스 트랜지스터용 전극을 나타내고, 액티브영역 상의 게이트 전극(16)은 억세스 트랜지스터용 전극을 나타낸다.
제 2 단계(210)로서, 도 1b와 같이 상기 결과물 상에 이후 스페이서로 사용될 질화막(20)을 600±50Å의 두께로 형성된다.
제 3 단계(220)로서, 도 1c와 같이 상기 질화막(20) 사이의 액티브영역이 충분히 채워지도록 상기 결과물 상에 산화막(22)을 형성한다.
제 4 단계(230)로서, 도 1d와 같이 상기 산화막(22) 상에 콘택 형성부를 한정하는 레지스트 패턴(24)을 형성하고, 이를 마스크로해서 산화막(22)을 선택식각한다. 이 과정에서 질화막(20) 상단 또한 일부 함께 리세스되는데, 이는 산화막(22) 식각시 오버에치(overetch)가 발생되기 때문이다.
제 5 단계(240)로서, 도 1e와 같이 상기 레지스트 패턴(24)을 제거하고, 식각처리된 산화막(22)을 마스크로해서 소스와 드레인이 형성될 부분의 기판(10) 표면이 노출되도록 상기 질화막(20)을 선택식각한다. 그 결과, 게이트 전극(16)의 양 측벽으로는 질화막 재질의 스페이서(20')가 놓이고, 스페이서(20')와 스페이서(20') 사이의 기판 상에는 SAC(h)가 정의되는 구조의 결과물이 만들어진다. 이때 상기 스페이서(20')는 그 상단부가 완만한 라운드 구조를 가지게 되는데, 이는 서로 인접된 스페이서(20') 간의 질화막(20) 식각시 상단부의 날카로운 에지부분이 함께 제거되기 때문이다.
제 6 단계(250)로서, 도 1f와 같이 AR:CF4:O2가 (20~100SCCM): (40~100SCCM):(4~7SCCM)의 비로 혼합된 식각가스를 이용해서 스페이서(20') 사이의 실리콘 표면(실리콘 계면)(10)을 일정 두께 건식식각하므로써, 본 공정 진행을 완료한다. 이와 같이 스페이서(20') 사이의 실리콘 표면을 별도 더 건식식각한 것은 질화막(20) 식각 과정에서 충분히 제거되지 못하고, 이 부분(이후 트랜지스터의 소스와 드레인이 형성될 부분)에 남겨진 이물질(질화막 잔존물이나 폴리머 성분)이나 격자 손상층 등을 완전하게 제거하기 위함이다.
상기와 같이 AR:CF4:O2가 (20~100SCCM): (40~100SCCM):(4~7SCCM)의 비로 혼합된 식각가스를 사용해서 스페이서(20') 사이의 실리콘 표면(실리콘 계면)(10)을 건식식각할 경우, 실리콘 표면이 도 1f의 ⓑ 부분과 같이 등방성 특성을 가지도록 식각이 이루어지게 되므로, 실리콘 계면에 존재하는 격자 손상층과 이물질(질화막 잔존물이나 폴리머 성분)을 기존대비 효율적으로 제거할 수 있게 된다.
이는 실리콘 기판의 표면 식각이 등방성 특성에 의해 수직 방향과 그 측면을 따라 동시에 이루어지므로, 식각면의 바텀면과 측면을 따라 존재하던 이물질(질화막 잔존물이나 폴리머 성분)과 격자 손상층을 모두 제거할 수 있기 때문이다.
그 결과, 소스와 드레인이 형성될 부분의 기판(10) 표면에 이물질이나 격자 손상층이 잔존됨으로 인해 야기되던 콘택 저항 증가를 막을 수 있게 되므로 수율 향상을 이룰 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 소스와 드레인이 형성될 부분의 질화막 제거후 실시되는 실리콘 표면의 건식식각 공정시에 AR:CF4:O2가 (20~100SCCM):(40~100SCCM):(4~7SCCM)의 비로 혼합된 식각가스를 사용하므로써, 상기 식각 공정시 등방성 특성을 확보할 수 있게 되므로, 실리콘 표면의 격자 손상층과 이물질(질화막 잔존물이나 폴리머 성분)을 기존보다 효율적으로 제거할 수 있게 될 뿐 아니라 이로 인해 콘택 저항을 감소시킬 수 있게 되어 수율 또한 향상시킬 수 있게 된다.

Claims (4)

  1. 트랜치 아이솔레이션(TI)이 구비된 실리콘 기판 상에 게이트 전극을 사이에 두고, 상단부에는 절연 마스크가 놓이고 하단부에는 게이트 산화막이 놓이는 구조의 결과물을 형성하는 단계;
    상기 결과물을 포함한 상기 실리콘 기판 상에 질화막과 산화막을 순차 적층하는 단계;
    콘택 형성부를 한정하는 레지스트 패턴을 마스크로해서 상기 산화막을 식각하는 단계;
    식각처리된 상기 산화막을 마스크로해서 소스·드레인이 형성될 부분의 상기 기판 표면이 노출되도록 상기 질화막을 선택식각하여, 질화막 스페이서와 SAC을 각각 형성하는 단계; 및
    상기 기판의 표면 노출부를 AR:CF4:O2=(20~100SCCM):(40~100SCCM):(4~7SCCM)의 비로 혼합된 식각가스를 사용하여 일정 두께 건식식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1항에 있어서, 상기 TI가 구비된 기판 상에 게이트 전극을 사이에 두고, 상단부에는 절연 마스크가 놓이고 하단부에는 게이트 산화막이 놓이는 구조의 결과물을 형성하는 단계는,
    TI가 구비된 실리콘 기판 상에 게이트 산화막과 폴리실리콘막을 순차적으로 형성하는 단계;
    상기 폴리실리콘막 상의 게이트 전극 형성부에 절연 마스크를 형성하는 단계;
    상기 절연 마스크를 마스킹층으로 이용해서 상기 폴리실리콘막과 상기 게이트 산화막을 순차 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 2항에 있어서, 상기 절연 마스크는 NO(SiN막/HTO막) 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 1항에 있어서, 상기 질화막은 600±50Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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* Cited by examiner, † Cited by third party
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