KR20020069843A

KR20020069843A - 입력 영상 신호의 동적 범위를 넓히고 라인 노이즈를최소화할 수 있는 클램프 회로 및 방법

Info

Publication number: KR20020069843A
Application number: KR1020010010358A
Authority: KR
Inventors: 안길초; 정재천
Original assignee: 삼성전자 주식회사
Priority date: 2001-02-28
Filing date: 2001-02-28
Publication date: 2002-09-05
Also published as: KR100360415B1; NL1019630A1; US20020118127A1; US6515602B2; NL1019630C2

Abstract

입력 영상 신호의 동적 범위를 넓히고 라인 노이즈를 최소화할 수 있는 클램프 회로 및 방법이 개시된다. 본 발명에 따른 클램프 회로는, 제1클램프부, 가변 이득 증폭기, 제2클램프부 및 클램프 제어부를 구비한다. 제1클램프부는 특정 조건에서 동작하며, 아날로그 영상 신호의 기준 입력 구간을, 적어도 하나의 제1클램프 펄스에 의해서 클램프하여 영상 신호의 직류 바이어스 레벨을 소정 레벨로 고정한다. 가변이득 증폭기는 제1클램프부에서 클램프된 영상 신호의 이득을 증폭하고, 이득 증폭된 신호를 출력한다. 제2클램프부는 특정 조건이 아닌 경우에 동작하며, 이득 증폭된 영상 신호의 기준 입력 구간을 적어도 하나의 제2클램프 펄스에 의해 클램프하여 직류 바이어스 레벨을 조정한다. 아날로그/디지탈 변환기는 가변 이득 증폭기의 출력과 상기 제2클램프부에서 클램프된 영상 신호중 어느 하나를 디지탈 신호로 변환하고, 상기 변환된 신호를 소정 비트의 디지탈 데이타로서 출력한다. 클램프 제어부는 디지탈 데이타를 누적하여 평균값을 구하고, 구해진 평균값과 목표 레벨을 비교하여 제1클램프 펄스와 제2클램프 펄스를 생성한다. 본 발명에 따르면, 두 개의 클램프 회로를 이용함으로써 이득 증폭기에서 나타나는 오프셋을 제거하여 입력에 대한 동적범위를 넓힐 수 있을 뿐만 아니라, 이득 증폭 시에 의해 나타날 수 있는 라인 노이즈를 최소화할 수 있다는 효과가 있다.

Description

입력 영상 신호의 동적 범위를 넓히고 라인 노이즈를 최소화할 수 있는 클램프 회로 및 방법{Clamp circuit and method for having wide dynamic range of input image signal and minimizing line noise}

본 발명은 영상 처리 시스템에 관한 것으로서, 특히, 입력 영상 신호의 동적 범위를 넓히고 라인 노이즈를 최소화할 수 있는 클램프 회로 및 방법에 관한 것이다.

일반적으로, 비디오 카세트 레코더(Video Cassette Recorder:이하, VCR) 또는 전하 결합 소자(Charge Coupled Device:이하, CCD)등과 같은 영상 신호원으로부터 제공되는 영상 신호는 대부분 아날로그 신호들이다. 아날로그 영상 신호를 수신하는 비디오 디코더는 디지탈 프로세서가 처리할 수 있도록 아날로그 영상 신호를 디지탈 신호로 바꾼다.

한편, 아날로그 영상신호를 만들어내는 장치들은 회로 구동 방법과 특성에 따라 출력되는 영상신호의 직류 레벨이 다른 경우가 많다. 따라서, 서로 다른 직류레벨을 갖는 영상신호가 비디오 디코더 내부의 가변 이득 증폭기나 아날로그/디지탈 변환기(Analog Digital Converter:이하, ADC)에 직접 연결되면 경우에 따라서 영상 신호의 심각한 왜곡이나 오동작을 일으킬 소지가 있다. 이를 해결하기 위해 클램프 회로를 사용하여 영상신호의 직류레벨을 일정하게 맞추는 방안이 개발되고 있다.

도 1은 종래의 클램프 회로를 설명하기 위한 도면이다. 클램프 회로는 가변이득 증폭기(Variable Gain Amplifier:이하, VGA)(10), 클램프부(12), 아날로그/디지탈 변환기(ADC)(14) 및 클램프 제어부(16)를 포함한다. 가변 이득 증폭기(10)는 아날로그 입력 신호(A_IN)의 직류 레벨을 소정 이득으로 증폭하고, 증폭된 신호를 출력한다. 클램프부(12)는 클램프 제어부(16)에서 출력되는 클램프 펄스에 응답하여, 이득 증폭된 아날로그 신호의 직류 레벨을 소정 레벨로 클램핑한다. ADC(14)는 클램프된 아날로그 신호를 디지탈 신호로 변환하여 디지탈 데이타(D_OUT)를 생성한다. 클램프 제어부(16)는 ADC(14)에서 출력되는 디지탈 데이타(D_OUT)와 기준이 되는 디지탈 코드 값을 비교하고, 비교된 결과에 응답하여 클램프부(12)를 제어하기 위한 제어 신호를 생성한다.

도 1에 도시된 종래의 클램프 회로는 VGA(10)에서 발생되는 오프셋 성분을 제거하지 못하고 그대로 클램핑을 수행하기 때문에, 결과적으로 입력 신호에 대한 동적 범위(dynamic range)가 줄어들 수 있다. 그러나, 캠코더와 같이 이득이 큰 영상 처리 시스템의 경우, 전체적인 영상 처리 경로에서 발생될 수 있는 오프셋을 제거할 수 있도록 클램핑이 이루어져야 한다. 따라서, 입력 신호에 대한 동적 범위가 넓게 설정되는 것이 요구된다.

도 2는 종래의 클램프 회로를 설명하기 위한 다른 회로를 나타내는 도면으로서, 클램프부(20), 가변 이득 증폭기(VGA)(22), ADC(24) 및 클램프 제어부(26)로 구성된다. 도 2에 도시된 회로는, 도 1의 회로와 비교할 때 클램프부(20)에서 먼저 입력 신호(A_IN)를 클램핑한 후 이득이 증폭된다는 점에서 차이가 있다. 이러한 경우에, VGA(22)에서 나타나는 오프셋이 먼저 클램프부(20)에서 제거될 수 있으므로,입력에 대한 동적 범위가 줄어드는 문제는 해결될 수 있다. 그러나, 도 2의 클램프 회로는 클램프부(20)에서 클램핑된 레벨이 작은 경우에도, 가변 이득 증폭기(VGA)(22)의 영향에 의해 그 값이 증폭되어 크게 나타날 수 있다. 따라서, 매 수평 라인마다 클램핑이 이루어지는 비디오 시스템의 경우에는, 높은 이득을 갖는 부분에서 라인 노이즈가 나타날 수 있다는 문제점이 있다.

이와 같이, 도 1에 도시된 클램프 회로와, 도 2에 도시된 클램프 회로에서 나타나는 각각의 단점들을 보상해줄 수 있는 효율적인 클램프 기법이 요구된다.

본 발명이 이루고자하는 기술적 과제는, 영상 신호의 이득 변화에 따른 라인 노이즈를 최소화하고, 입력 신호에 대한 동적 범위를 넓게 할 수 있는 클램프 회로를 제공하는 것이다.

본 발명의 다른 기술적 과제는, 상기 클램프 회로에서 수행되는 클램프 방법을 제공하는 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 클램프 회로를 나타내는 도면이다.

도 2는 종래의 클램프 회로를 나타내는 다른 도면이다.

도 3은 본 발명의 일실시예에 따른 클램핑 회로를 나타내는 도면이다.

도 4는 도 3에 도시된 회로의 제1클램프부를 설명하기 위한 회로도이다.

도 5는 도 3에 도시된 회로의 제2클램프부를 설명하기 위한 회로도이다.

도 6은 도 3에 도시된 회로의 클램프 제어부를 설명하기 위한 회로도이다.

도 7(a)~도 7(d)는 도 6에 도시된 클램프 제어부의 동작을 설명하기 위한 파형도들이다.

도 8은 도 6에 도시된 회로의 제1, 제2클램프 펄스 발생부를 설명하기 위한 회로도이다.

도 9는 도 8에 도시된 제1, 제2클램프 펄스 발생부의 동작을 설명하기 위한 회로도이다.

도 10은 본 발명에 따른 클램프 방법을 설명하기 위한 플로우차트이다.

상기 과제를 이루기위해, 본 발명에 따른 클램프 회로는, 제1클램프부, 가변 이득 증폭기, 제2클램프부 및 클램프 제어부를 구비한다. 제1클램프부는 특정 조건에서 동작하며, 아날로그 영상 신호의 기준 입력 구간을, 적어도 하나의 제1클램프 펄스에 의해서 클램프하여 영상 신호의 직류 바이어스 레벨을 소정 레벨로 고정한다. 가변이득 증폭기는 제1클램프부에서 클램프된 영상 신호의 이득을 증폭하고, 이득 증폭된 신호를 출력한다. 제2클램프부는 특정 조건이 아닌 경우에 동작하며,이득 증폭된 영상 신호의 기준 입력 구간을 적어도 하나의 제2클램프 펄스에 의해 클램프하여 직류 바이어스 레벨을 조정한다. 아날로그/디지탈 변환기는 가변 이득 증폭기의 출력과 상기 제2클램프부에서 클램프된 영상 신호중 어느 하나를 디지탈 신호로 변환하고, 상기 변환된 신호를 소정 비트의 디지탈 데이타로서 출력한다. 클램프 제어부는 디지탈 데이타를 누적하여 평균값을 구하고, 구해진 평균값과 목표 레벨을 비교하여 제1클램프 펄스와 제2클램프 펄스를 생성한다.

상기 다른 과제를 이루기위해, 본 발명에 따른 클램프 방법은, 외부에서 입력되는 아날로그 영상 신호의 직류 레벨을 소정 레벨로 클램프하는 클램프 방법에 있어서, (a) 내지 (d) 단계를 구비한다. (a)단계에서는 특정 조건을 나타내는 신호가 인가되는가를 판단한다. (b)단계에서는 특정 조건을 나타내는 신호가 인가된 것으로 판단되면, 제1소정 시간 동안 기준 입력 신호 구간의 디지탈 변환된 영상 데이타의 평균값과 제1목표 레벨을 비교하여 기준 입력 신호의 직류 바이어스 레벨을 소정 레벨로 고정한다. (c)단계에서는 바이어스 레벨이 고정된 영상 신호의 이득을 레벨로 증폭한다. (d)단계에서는 제2소정 시간 동안, 기준 입력 신호 구간의 디지탈 변환된 영상 데이타의 평균값과 제2목표 레벨을 비교하여 기준 입력 신호의 직류 바이어스 레벨을 조정한다.

이하, 본 발명에 따른 입력 영상 신호의 동적 범위를 넓히고 라인 노이즈를 최소화할 수 있는 클램프 회로 및 방법에 대하여 첨부된 도면을 참조하여 다음과 같이 설명한다.

도 3은 본 발명의 실시예에 의한 클램프 회로를 설명하기 위한 도면이다. 도3을 참조하면, 클램프 회로는 제1클램프부(30), 가변 이득 증폭기(VGA)(32), 제2클램프부(34), ADC(36) 및 클램프 제어부(38)를 포함한다.

제1클램프부(30)는 초기에 전원이 인가되는 경우 또는 영상 신호의 이득을 조정하는 경우 등을 포함한 특정 조건에서 동작된다. 즉, 제1클램프부(30)는 특정 조건을 만족하는 소정 시간 동안 아날로그 영상 신호의 기준 입력 신호 구간을, 적어도 하나의 제1클램프 펄스에 의해서 클램프하여 영상 신호의 직류 바이어스 레벨을 소정 레벨로 고정한다. 여기에서, 클램프 펄스는 클램프 제어부(38)에서 생성되는 제1업 신호(UP1) 및 제1다운 신호(DN1)가 될 수 있다. 제1클램프부(30)는 초기에 전압 이득 증폭기(32)에 의해 나타나는 오프셋을 제거할 수 있다. 제1클램프부(30)가 동작하지 않는 동안에는 단지 신호 전달 경로로써 사용된다.

가변 이득 증폭기(32)는 제1클램프부(30)에서 클램프된 영상 신호, 즉, 직류 바이어스 레벨이 고정된 영상 신호의 이득을 증폭하고, 이득 증폭된 신호를 출력한다.

제2클램프부(34)는 제1클램프부(30)의 동작이 완료된 후, 다시 특정 조건이 주어질 때까지 소정 시간 동안 동작한다. 이 때, 제1클램프부(30)는 동작하지 않는다. 즉, 제2클램프부(34)는 영상 신호의 직류 바이어스 레벨이 고정된 상태에서, 가변 이득 증폭기(32)를 통하여 증폭된 신호(Vin2)의 직류 바이어스 레벨을 제2클램프 펄스에 응답하여 조정한다. 여기에서, 조정된 신호는 Vout2로서 표시된다. 또한, 제2클램프 펄스는 클램프 제어부(38)에서 생성되는 제2업 신호 (UP2)와 제2다운 신호(DN2)라 할 수 있다. 즉, 제2클램프부(34)는 이득이 증폭된 영상 신호에서나타날 수 있는 라인 노이즈를 줄이기 위한 역할을 한다. 만일, 제2클램프부(34)가 동작하지 않는 동안에는 단지 신호 전달 경로로써 사용되며, 이 때 VGA(32)의 출력을 그대로 ADC(36)로 전달한다.

ADC(36)는 제2클램프부(34)에서 직류 바이어스 레벨이 조정된 영상 신호(Vout2)를 소정 비트의 디지탈 신호로 변환하고, 변환된 신호를 N비트 디지탈 데이타(D_OUT)로서 출력한다.

클램프 제어부(38)는 다수의 제어 신호들과, ADC(36)에서 출력되는 디지탈 데이타(D_OUT)에 응답하여 제1클램프부(30) 또는 제2클램프부(34)를 인에이블시키기 위한 제1, 제2인에이블 신호를 내부적으로 생성하고, 제1클램프부(30)를 제어하기 위한 제1업/다운 신호(UP1/DN1)와, 제2클램프부(34)를 제어하기 위한 제2업/다운 신호(UP2/DN2)를 생성한다.

전술한 바와 같이, 클램프 회로는 영상 신호를 서로 다른 기기간에 송수신할 때 영상 신호의 직류 레벨을 일정하게 고정시키는데 이용된다. 즉, 디지탈 카메라 또는 개인용 컴퓨터의 모니터와 같은 영상 신호 처리 시스템에서는 클램프 회로를 이용하여 기준의 흑 레벨을 일정하게 유지함으로써 영상의 평균 휘도와 색 레벨을 충실히 재생한다. 만약, 영상 신호가 클램프되어 있지 않고 기준 레벨이 설정되어있지 않으면, 영상 레벨의 변화에 따라 흑레벨의 직류 레벨이 변동해서 올바른 밝기가 재현되지 않는다.

본 발명에서는 아날로그 영상 신호가 입력되는 입력측과, 이득 증폭기 이후에 각각 클램프 회로를 구비함으로써, 이득 증폭기에서 나타나는 오프셋을 제거하고, 이득 변화에 대한 라인 노이즈를 최소화할 수 있다.

도 4는 도 3에 도시된 회로의 제1클램프부(30)를 설명하기 위한 회로도로서, 커패시터(C40), 스위치(SW40), 디지탈/아날로그 변환기(Digital Analog Converter:이하, DAC라 함) 및 코드 값 조정부(44)를 구비한다.

도 4를 참조하면, 입력 영상 신호(Vin1)와 출력 신호(Vout1) 사이에는 교류 커플링 커패시터(C40)가 연결되어 입력 영상 신호(Vin1)를 교류 커플링한다. 여기에서, 입력 신호(Vin1)는 아날로그 입력 신호(A_IN)를 나타낸다.

코드값 조정부(44)는 제1업 신호(UP1)와 제1다운 신호(DN1)에 응답하여 입력 바이어스 레벨을 조정하기 위한 디지탈 코드 값을 조정한다. 예를 들어, 코드 값 조정부(44)는 제1업 신호(UP1)에 응답하여 코드 값을 1씩 증가시키고, 제1다운 신호(DN1)에 응답하여 1씩 감소시키도록 구현될 수 있다.

디지탈/아날로그 변환기(DAC)(42)는 코드 값 조정부(44)에서 조정된 디지탈 코드 값을 아날로그 신호로 변환하고, 변환된 신호를 출력한다. 스위치(SW40)는 제1업 신호(UP1) 또는 제1다운 신호(DN1)에 응답하여 스위칭 온/오프되며, 스위칭 온 된 상태에서 디지탈/아날로그 변환기(DAC)(42)에서 변환된 아날로그 신호를 출력 신호(Vout1)로써 전달한다.

이와 같은 구성을 갖는 도 4에 도시된 제1클램프부(30)는 전원이 인가되는 동작 시에 또는 이득 조정과 같은 특정 조건에서 아날로그 영상 신호(A_IN)의 기준 입력 구간에서 클램핑 동작을 수행한다. 코드값 조정부(44)는 초기에 일정한 디지탈 코드 값을 갖도록 설정된다. 만일, 제1업 신호(UP1) 또는 제1다운 신호(DN1)가발생되면, 그에 해당하는 값으로 디지탈 코드 값이 증가 또는 감소되어 제1클램프부(30)에서 출력되는 출력 신호(Vout1)의 직류 바이어스 레벨이 조정된다. 이와 같이, 특정 조건에서 디지탈 코드 값의 변화에 의해 직류 바이어스 레벨이 소정 레벨로 고정되면, 그 출력(Vout1)이 계속 일정하게 유지되고 제1클램프부(30)는 동작하지 않는다.

도 5는 도 3에 도시된 회로의 제2클램프부(34)를 설명하기 위한 상세한 회로도로서, 커플링 커패시터(C50), 제1전류원(I50), 제2전류원(I51) 및 스위치들(SW50, SW51)을 포함한다.

커플링 커패시터(C50)는 입력 신호(Vin2)를 교류 커플링하고, 교류 커플링된 영상 신호를 출력한다. 제1전류원(I50)은 전원 전압(VDD)과 일측이 연결되고, 스위치(SW50)의 일측과 타측이 연결된다. 즉, 제1전류원(I50)은 전류 소스(source)의 역할을 하며, 전원 전압(VDD)으로부터 전류원(I50)에 상응하는 소정의 전류를 흘려준다. 스위치(SW50)는 제2업 신호(UP2)에 응답하여 스위칭 온/오프되고, 스위칭 온 상태에서 전류원(I50)과 출력 전압(Vout2) 사이에 전류 경로를 형성한다. 즉, 스위치(SW50)가 온 되면, 전류원(I50)에 해당하는 전류를 소싱하여 출력 전압(V2out)이 변화되고 이로 인해 클램핑 레벨이 조절된다.

스위치(SW51)는 제2다운 신호(DN2)에 응답하여 스위칭 온/오프되며, 스위칭 온 상태에서 출력 전압(Vout2)으로부터의 전류 경로를 형성한다. 제2전류원(I51)은 전류 싱크(sink) 역할을 하며, 스위치(SW51)가 온 된 상태에서 소정의 전류를 접지(VSS)로 흐르게 한다.

즉, 도 5에 도시된 제2클램프부(34)는 제2업 신호(UP2)와 제2다운 신호(DN2)에 응답하여 전류 소싱 또는 싱킹하여 클램프 레벨을 적정 레벨로 고정한다. 도 5에서 스위치(SW50, SW51)는 하이 레벨 상태의 업 신호(UP2) 또는 다운 신호(DN2)가 인가될 때 온 상태가 될 수 있다.

도 6은 도 3에 도시된 회로의 클램프 제어부(38)를 설명하기 위한 블럭도이다. 도 6을 참조하면, 클램프 제어부(38)는 클램프부 선택 회로(60), 제1클램프 펄스 발생부(62) 및 제2클램프 펄스 발생부(64)로 구성된다.

클램프부 선택 회로(60)는 특정 조건에서 발생되는 시작 신호(START)와, 외부에서 인가되는 수평 동기 신호(HSYNC)에 응답하여 서로 다른 시점에 인에이블되는 제1,제2인에이블 신호(EN1, EN2)를 생성한다. 여기에서, 시작 신호(START)는 특정 조건에서 제1클램프부(30)를 동작시키기 위해 설정된 신호라 할 수 있다. 수평 동기 신호(HSYNC)는 클램프부 선택 회로(60)와, 제1, 제2클램프 펄스 발생부(62, 64)에 인가되며, 입력 영상 신호 중에서 기준 입력 신호 구간, 즉, 기준 입력 신호가 인가되는 위치를 알려주는 신호이다. 또한, 제1인에이블 신호(EN1)는 제1클램프부(30)를 동작시키기 위한 신호로서, 제1클램프부(30)가 동작하는 구간 동안 인에이블된다. 또한, 제2인에이블 신호(EN2)는 제2클램프부(34)를 동작시키기 위한 신호로서, 제2클램프부(34)가 동작하는 구간동안 인에이블된다.

제1클램프 펄스 발생부(62)는 ADC(36)(도 3참조)에서 출력되는 디지탈 데이타(D_OUT)를 입력하고, 제1인에이블 신호(EN1)와, 수평 동기 신호(HSYNC) 및 클럭 신호(CK)에 응답하여 제1업 신호(UP1)와 제1다운 신호(DN1)를 생성한다.

제2클램프 펄스 발생부(64)는 ADC(36)에서 출력되는 디지탈 데이타(D_OUT)를 입력하고, 제2인에이블 신호(EN2), 수평 동기 신호(HSYNC) 및 클럭 신호(CK)에 응답하여 제2업 신호(UP2)와 제2다운 신호(DN2)를 생성한다.

도 7(a)~도 7(d)는 도 6에 도시된 클램프 제어부(38)의 동작을 설명하기 위한 파형도들로서, 도 7(a)는 시작 신호(START)를 나타내고, 도 7(b)는 수평 동기 신호(HSYNC)를 나타내고, 도 7(c)는 제1인에이블 신호(EN1)를 나타내고, 도 7(d)는 제2인에이블 신호(EN2)를 나타낸다.

도 6 및 도 7을 참조하여 클램프 제어부(38)의 동작을 설명하면 다음과 같다. 우선, 도 7(a)의 시작 신호(START)가 인가되면, 클램프부 선택 회로(60)는 제1클램프부(30)를 동작시키기 위해 도 7(c)의 제1인에이블 신호(EN1)를 생성한다. 즉, 제1인에이블 신호(EN1)가 액티브되는 구간(T70) 동안, 제1클램프 펄스 발생부(62)는 도 7(b)의 수평 동기 신호(HSYNC)마다 검출되는 기준 입력 신호 구간에서 클럭 신호(CK)와 디지탈 데이타(D_OUT)에 의해 제1업 신호(UP1) 또는 제1다운 신호(DN1)를 생성한다.

또한, 제1 인에이블 신호(EN1)가 인액티브되면, 도 7(d)의 제2인에이블 신호(EN2)가 액티브된다. 이 때, 제2클램프 펄스 발생부(64)는 제2업 신호(UP2) 또는 제2다운 신호(DN2)를 생성하여 클램핑이 이루어지도록 동작한다.

도 8은 도 6에 도시된 회로의 제1클램프 펄스 발생부(62)와 제2클램프 펄스 발생부(64)를 설명하기 위한 실시예의 회로도이다. 도 8을 참조하면, 제1클램프 펄스 발생부(62)와 제2클램프 펄스 발생부(64)는 각각 누산부(800), 비교기(830) 및업/다운 신호 발생부(850)로 구성된다.

누산부(800)는 아날로그/디지탈 변환기에서 출력되는, 기준 입력 신호 구간의 디지탈 데이타들을 소정의 누산 클럭 신호(CK_ACM)에 응답하여 누산하고, 누산된 데이타의 평균값을 구하여 그 결과 데이타를 출력한다. 이러한 동작을 위해, 누산부(800)는 제1래치(802), 가산기(804) 및 제2래치(806)를 구비한다.

구체적으로, 제1래치(802)는 리셋 신호(RESET)에 응답하여 리셋되며, 누산 클럭 신호(CK_ACM)에 응답하여 n(예를 들어, 8)비트 디지탈 데이타(D_OUT)를 래치하고, 래치된 신호를 소정 비트, 예를 들어 8비트 데이타로서 출력한다. 가산기(804)는 리셋 신호(RESET)에 응답하여 리셋되며, 제1래치(802)에서 출력되는 8비트의 데이타와 이전 디지탈 데이타, 즉, 제2래치(806)를 통하여 출력되는 12비트의 신호를 더하여 그 결과를 12비트 신호로서 출력한다. 제2래치(806)는 리셋 신호(RESET)에 응답하여 리셋되고, 누산 클럭 신호(CK_ACM)에 응답하여 가산기(804)로부터의 출력을 래치한다. 이 때, 제2래치(806)에서 출력되는 12비트 출력 데이타는 제1래치(802)에 피드백 입력된다. 또한, 12비트 출력 데이타 중에서 하위 4비트 값은 버리고, 상위 8비트 데이타만이 비교기(830)로 입력되며, 이는 누산된 값에 대하여 계산된 평균값이 된다.

비교기(830)는 제2래치(820)에서 출력되는 8비트 데이타 값과, 목표로 하는 클램프 레벨(C_LEV)을 비교하고, 비교된 결과를 1비트 신호로서 출력한다.

업/다운 신호 발생부(850)는 비교 클럭 신호(CK_CMP)에 응답하여 비교기(830)의 1비트 출력을 래치하고, 래치된 데이타의 부호를 판단하여 업/다운신호(UP/DN)를 생성한다. 도 8의 클램프 펄스 발생부가 제1클램프 펄스 발생부(62)인 경우에, 업 신호와 다운 신호는 각각 UP1, DN1이 되고, 제2클램프 펄스 발생부(64)인 경우에, 업 신호와 다운 신호는 각각 UP2/DN2가 된다. 이러한 동작을 위해, 업/다운 신호 발생부(850)는 제3래치(852)와 업/다운 제어부(854)로 구성된다. 즉, 제3래치(852)는 비교기(830)에서 출력되는 1비트 신호를 비교 클럭 신호(CK_COMP)에 응답하여 래치하고, 래치된 데이타를 출력한다. 업/다운 제어부(854)는 제3래치(852)에서 출력되는 1비트 출력 신호의 부호를 판단하고, 판단된 결과에 응답하여 업 신호(UP) 또는 다운 신호(DN)를 생성한다.

도 9(a)~도 9(k)는 도 8에 도시된 제1, 제2클램프 펄스 발생부(62, 64)의 동작을 설명하기 위한 파형도들로서, 도 9(a)는 클럭 신호(CK)를 나타내고, 도 9(b)는 수평 동기 신호(HSYNC)를 나타내고, 도 9(c)는 리셋 신호(RESET)를 나타내고, 도 9(d)는 클럭 제어 신호(CONCK)를 나타내고, 도 9(e)는 누산 클럭 신호(CK_ACM)를 나타내고, 도 9(f)는 디지탈 데이타(D_OUT)를 나타낸다. 또한, 도 9(g)는 제1래치(802)의 출력 신호를 나타내고, 도 9(h)는 제2래치(804)의 출력 신호를 나타내고, 도 9(i)는 비교 클럭 신호(CK_COMP)를 나타낸다. 또한, 도 9(j)와 도 9(k)는 각각 업 신호(UP)와 다운 신호(DN)를 나타낸다.

도 8 및 도 9를 참조하여 제1, 제2클램프 펄스 발생부(62, 64)의 동작이 구체적으로 설명된다. 설명의 편의를 위해, 제1인에이블 신호(EN1)가 액티브되어 제1클램프부(30)가 동작하는 경우를 가정하여 설명한다. 이 때, 제1클램프 펄스 발생부(62)는 동작의 기준이 되는 도 9(a)의 클럭 신호(CK)에 응답하여, 도 9(b)의 수평 동기 신호(HSYNC)를 입력받는다. 또한, 동작 초기에 수평 동기 신호(HSYNC)와 함께 도 9(c)의 리셋 신호(RESET)가 인에이블된다. 리셋 신호(RESET)가 인에이블되면, 도 8의 제1, 제2래치(802, 806)는 리셋되어 초기화된다. 이 때, 도 9(d)의 클럭 제어 신호(CONCK)에 의해 도 9(e)의 누산 클럭 신호(CK_ACM)가 생성된다. 즉, 클럭 제어 신호(CONCK)는 수평 동기 신호(HSYNC)가 발생된 후 소정 구간 동안 하이 레벨을 갖도록 설정된다. 다시 말해서, 도 9(d)의 클럭 제어 신호(CONCK)는 영상 신호에 있어서 수평 동기 신호(HSYNC)로부터 기준 레벨이 인가되는 구간(기준 입력 구간) 동안에 인에이블되도록 외부에서 설정되어 인가될 수 있다. 따라서, 도 9(e)의 누산 클럭 신호(CK_ACM)는 클럭 제어 신호(CONCK)가 인에이블된 구간 동안 발생되는 클럭 신호(CK)로서 정의될 수 있다. 이 때, 도 1의 ADC(36)로부터의 디지탈 데이타(D_OUT)가 도 9(f)와 같이 인가된다고 할 때, 도 8의 제1래치(802)에서 출력되는 신호는 도 9(e)의 누산 클럭 신호(CK_ACM)에 동기되어 도 9(g)와 같이 나타난다. 또한, 제2래치(806)의 출력 신호는 누산 클럭 신호(CK_ACM)에 의해 도 9(h)와 같이 나타난다. 도 9의 구간(T90)은 초기 동작으로부터 실제 누산된 데이타가 출력되기 전까지의 지연 시간이라 할 수 있다. 도 9에 도시된 바와 같이, 기준 입력 신호 구간 동안에는 누산 클럭 신호(CK_ACM)가 인에이블되어 디지탈 데이타(D_OUT)를 누산한다. 구간(T91)은 누산 데이타가 출력되는 구간을 나타내며, 도 9(h)는 기준 입력 신호가 인가되는 동안 누산 클럭 신호(CK_ACM)에 의해 디지탈 데이타(D_OUT)가 16번 샘플링되는 경우의 예가 도 9에 도시된다. 도 9(h)에 도시된 각각의 누산 데이타(S0~S15)에서 하위 비트들을 제거하면 평균값이 구해진다. 즉, 도 8의 비교기(830)는 제2래치(820)의 8비트 데이타를 8비트의 목표 레벨(C_LEV)과 비교하여 1비트 데이타를 출력한다. 이 때, 도 9(i)의 비교 클럭 신호(CK_COMP)가 인에이블되면 제3래치(852)와 업/다운 제어부(854)가 인에이블된다. 따라서, 도 9(i)와 같이, 비교 클럭 신호(CK_COMP)가 하이 레벨로 인에이블되는 구간 동안, 도 9(j)의 업 신호(UP) 또는 도 9(k)의 다운 신호(DN)가 생성된다. 여기에서, 업 신호(UP)가 하이 레벨일 때 다운 신호(DN)는 로우 레벨이 되고, 업 신호(UP)가 로우 레벨일 때 다운 신호(DN)는 하이 레벨이 된다. 도 9에서의 구간(T92)은 업 신호(UP) 또는 다운 신호(DN)와 같은 클램프 펄스가 인에이블되는 구간이라 할 수 있다. 또한, 시스템 설계 방식에 따라서 상기 업 신호와 다운 신호의 펄스 길이, 즉, 하이 레벨 구간의 폭은 조정될 수 있다.

도 10은 본 발명에 따른 클램프 방법을 설명하기 위한 플로우차트이다. 도 10을 참조하여 본 발명에 따른 클램프 방법이 구체적으로 설명된다. 우선, 특정 조건을 나타내는 신호가 인가되는지가 판단된다(제100단계). 전술한 바와 같이, 특정 조건은 시스템에 전원이 인가되는 경우와 영상 신호의 이득을 조정하는 경우가 될 수 있다. 만일, 제100단계에서 특정 조건을 나타내는 신호가 인가되었다면, 제1소정 시간 동안, 기준 입력 신호 구간의 디지탈 변환된 영상 데이타(D_OUT)의 평균값과 제1목표 레벨(C_LEV)을 비교하여 기준 입력 신호의 직류 바이어스 레벨을 소정 레벨로 고정한다(제120단계). 구체적으로, 제120단계에서 제1소정 시간, 즉, 제1인에이블 신호(EN1)가 액티브되는 구간 동안, 제1클램프 펄스 발생부(62)는 디지탈 변환된 영상 데이타(D_OUT) 값을 누적하고, 그 평균값을 계산한다(제122단계). 이때, 계산된 평균값은 제1목표 레벨과 비교되어 제1업 신호(UP1) 또는 제1다운 신호(DN1)가 발생된다(제124단계). 여기에서, 제1목표 레벨은 입력되는 영상 신호의 전체 범위의 중심 레벨로 설정될 수 있다. 제124단계에서 업 신호(UP1) 또는 다운 신호(DN1)가 생성되면, 제1클램프부(30)(도 1참조)는 생성된 신호에 의해 기준 입력신호 구간의 직류 바이어스 레벨을 조정하여 소정 레벨로 고정되도록 한다(제126단계).

이와 같이, 제120단계에서 기준 입력 신호 구간의 레벨이 소정 레벨로 고정되면, 제1클램프부(30)는 동작하지 않고, 도 3의 VGA(32)에 의해 영상 신호의 이득이 증폭된다(제140단계). 이득 증폭된 신호는 제2클램프부(34)로 인가되고, 제2클램프 펄스 발생부(64)는 제2소정 시간 동안 기준 입력 신호 구간의 디지탈 변환된영상 데이타의 평균값과, 제2목표 클램프 레벨을 비교하여 기준 입력 신호의 바이어스 레벨을 조정한다(제160단계). 구체적으로, 제160단계에서 제2소정 시간, 즉, 제2인에이블 신호(EN2)가 액티브된 구간 동안, 제2클램프 펄스 발생부(64)는 디지탈 데이타(D_OUT) 값을 누적하여 평균값을 계산한다(제162단계). 따라서, 제2클램프 펄스 발생부(64)는 계산된 평균값을 제2목표 레벨과 비교하여 제2업 신호(UP2) 또는 제2다운 신호(DN2)를 생성한다(제164단계). 여기에서, 계산된 평균값이 제2목표 레벨보다 작으면 업 신호(UP2)가 생성되고, 평균값이 제2목표 레벨보다 크면 다운 신호(DN2)가 생성된다. 따라서, 제2클램프부(34)(도 3참조)는 제2업 신호(UP2) 또는 제2다운 신호(DN2)에 응답하여 기준 입력 신호의 직류 바이어스 레벨을 조정한다(제166단계). 예를 들어, 제2업 신호(UP2)가 발생되면, 전류 소싱에 의해 바이어스 레벨을 높이도록 동작된다. 반면, 제2다운 신호(DN2)가 발생되면 전류 싱킹에 의해 클램핑 동작 시 바이어스 레벨이 낮아지도록 동작된다.

본 발명에서는 이상과 같은 동작을 통하여, 영상 신호의 클램핑 동작을 이득 증폭 전과 후에 대하여 분리하여 수행함으로써 VGA에서 나타나는 오프셋 제거가 가능해지고, 이득 변화에 따른 라인 노이즈가 줄어들 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따르면, 특정 조건에서는 하나의 클램프 회로를 이용하여 영상 신호의 이득 증폭 전에 클램프를 수행함으로써 이득 증폭기에서 나타나는 오프셋을 제거하여 입력 신호에 대한 동적 범위를 넓힐 수 있을 뿐만 아니라, 이득 증폭기 이후 단에서 다른 클램프 회로를 이용하여 클램프함으로써 이득 증폭에 의해 나타날 수 있는 라인 노이즈를 최소화할 수 있다는 효과가 있다.

Claims

특정 조건에서 동작하며, 아날로그 영상 신호의 기준 입력 구간을, 적어도 하나의 제1클램프 펄스에 의해서 클램프하여 상기 영상 신호의 직류 바이어스 레벨을 소정 레벨로 고정하는 제1클램프부;

상기 제1클램프부에서 클램프된 영상 신호의 이득을 증폭하고, 상기 이득 증폭된 신호를 출력하는 가변 이득 증폭기;

상기 특정 조건이 아닌 경우에 동작하며, 이득 증폭된 영상 신호의 상기 기준 입력 구간을 적어도 하나의 제2클램프 펄스에 의해 클램프하여 상기 직류 바이어스 레벨을 조정하는 제2클램프부;

상기 가변 이득 증폭기의 출력과 상기 제2클램프부에서 클램프된 영상 신호중 어느 하나를 디지탈 신호로 변환하고, 상기 변환된 신호를 소정 비트 디지탈 데이타로서 출력하는 아날로그/디지탈 변환기; 및

상기 디지탈 데이타를 누적하여 평균값을 구하고, 상기 구해진 평균값과 목표 레벨을 비교하여 상기 제1클램프 펄스와 상기 제2클램프 펄스를 생성하는 클램프 제어부를 구비하는 것을 특징으로 하는 클램프 회로.
제1항에 있어서, 상기 제1클램프부는,

상기 제1클램프 펄스에 의해 디지탈 코드값을 조정하여 아날로그 신호로 변환하고, 상기 변환된 신호에 의해 상기 직류 바이어스 레벨을 조정하는 것을 특징으로 하는 클램프 회로.
제1항에 있어서, 상기 제2클램프부는,

상기 제2클램프 펄스에 의해 소정의 전류를 소싱 또는 싱킹하여 상기 직류바이어스 레벨을 조정하는 것을 특징으로 하는 클램프 회로.
제1항에 있어서, 상기 제1클램프 펄스는 제1업 신호와 제1다운 신호로 구성되고, 상기 제2클램프 펄스는 제2업 신호와 제2다운 신호로 구성되는 것을 특징으로 하는 클램프 회로.
제4항에 있어서, 상기 클램프 제어부는,

상기 특정 조건에서 인가되는 시작 신호와, 수평 동기 신호에 응답하여 상기 제1클램프부와 상기 제2클램프부를 선택하기 위한 제1, 제2인에이블 신호를 생성하는 클램프부 선택 회로;

상기 제1인에이블 신호, 상기 수평 동기 신호 및 소정의 클럭 신호에 응답하여 상기 디지탈 데이타를 누산하며, 상기 누산된 데이타의 평균값을 구하여 제1목표 레벨과 비교하고, 상기 비교된 결과를 상기 제1업 신호 또는 상기 제1다운 신호로서 출력하는 제1클램프 펄스 발생부; 및

상기 제2인에이블 신호, 상기 수평 동기 신호 및 클럭 신호에 응답하여 상기 디지탈 데이타를 누산하고 상기 누산된 데이타의 평균값을 구하여 제2목표 레벨과 비교하고, 상기 비교된 결과를 상기 제2업 신호 또는 상기 제2다운 신호로서 출력하는 제2클램프 펄스 발생부를 구비하는 것을 특징으로 하는 클램프 회로.
제5항에 있어서, 상기 특정 조건은,

초기에 전원이 인가되는 조건을 나타내는 것을 특징으로 하는 클램프 회로.
제5항에 있어서, 상기 특정 조건은,

상기 입력되는 영상 신호의 이득을 조정하는 조건을 나타내는 것을 특징으로 하는 클램프 회로.
제5항에 있어서, 상기 제1 및 제2클램프 펄스 발생부는,

상기 아날로그/디지탈 변환기에서 출력되는, 상기 기준 입력 구간의 상기 디지탈 데이타들을 소정의 누산 클럭 신호에 응답하여 누산하고, 상기 누산된 데이타의 평균값을 구하여 그 결과 데이타를 출력하는 누산부;

상기 평균값을 상기 제1 또는 제2목표 레벨과 비교하고, 상기 비교된 결과를 출력하는 비교기; 및

소정의 비교 클럭 신호에 응답하여 상기 비교기의 출력 값을 상기 제1/제2업 신호 또는 상기 제1/제2다운 신호로서 출력하는 업/다운 신호 발생부를 각각 구비하는 것을 특징으로 하는 클램프 회로.
제8항에 있어서, 상기 누산부는,

리셋 신호와 상기 누산 클럭 신호에 응답하여 상기 아날로그/디지탈 변환기에서 출력되는 상기 디지탈 데이타를 래치하고, 상기 래치된 데이타를 출력하는 제1래치;

상기 제1래치에서 출력되는 데이타와, 이전 디지탈 데이타 값을 가산하고, 상기 가산된 데이타를 출력하는 가산기; 및

상기 리셋 신호와 상기 누산 클럭 신호에 응답하여 상기 가산기의 출력 신호를 래치하고, 상기 래치된 데이타를 출력하는 제2래치를 구비하는 것을 특징으로 하는 클램프 회로.
제8항에 있어서, 상기 업/다운 신호 발생부는,

상기 비교기의 출력 신호를 상기 비교 클럭 신호에 응답하여 래치하고, 상기 래치된 신호를 출력하는 래치; 및

상기 래치의 출력 신호에 응답하여 상기 업 신호 또는 다운 신호를 출력하는 업/다운 제어부를 구비하는 것을 특징으로 하는 클램프 회로.
외부에서 입력되는 아날로그 영상 신호의 직류 레벨을 소정 레벨로 클램프하는 클램프 방법에 있어서,

(a) 특정 조건을 나타내는 신호가 인가되는가를 판단하는 단계;

(b) 상기 특정 조건을 나타내는 신호가 인가된 것으로 판단되면, 제1소정 시간 동안 상기 기준 입력 신호 구간의 디지탈 변환된 영상 데이타의 평균값과 제1목표 레벨을 비교하여 상기 기준 입력 신호의 직류 바이어스 레벨을 소정 레벨로 고정하는 단계;

(c) 상기 바이어스 레벨이 고정된 영상 신호의 이득을 레벨로 증폭하는 단계; 및

(d) 제2소정 시간 동안, 상기 기준 입력 신호 구간의 디지탈 변환된 영상 데이타의 평균값과 제2목표 레벨을 비교하여 상기 기준 입력 신호의 직류 바이어스 레벨을 조정하는 단계를 구비하는 것을 특징으로 하는 클램프 방법.
제11항에 있어서, 상기 특정 조건은,

초기에 전원이 인가되는 조건을 나타내는 것을 특징으로 하는 클램프 방법.
제11항에 있어서, 상기 특정 조건은,

상기 입력되는 영상 신호의 이득을 조정하는 조건을 나타내는 것을 특징으로 하는 클램프 방법.
제11항에 있어서, 상기 (b)단계는,

(b1) 상기 제1소정 시간동안 상기 기준 입력 신호 구간의 디지탈 변환된 영상 데이타 값을 누적하고, 상기 누적된 값의 평균값을 계산하는 단계;

(b2) 상기 계산된 평균값을 제1목표 레벨과 비교하고, 상기 비교된 결과에 응답하여 제1업/다운 신호를 생성하는 단계; 및

(b3) 상기 제1업/다운 신호에 의해 상기 기준 입력 신호 구간의 직류 바이어스 레벨을 소정 레벨로 고정시키는 단계를 구비하는 것을 특징으로 하는 클램프 방법.
제11항에 있어서, 상기 (d)단계는,

(d1) 상기 제2소정 시간동안 상기 기준 입력 신호 구간의 디지탈 변환된 영상 데이타 값을 누적하고, 상기 누적된 값의 평균값을 계산하는 단계;

(d2) 상기 계산된 평균값을 제2목표 레벨과 비교하고, 상기 비교된 결과에 응답하여 제2업/다운 신호를 생성하는 단계; 및

(d3) 상기 제2업/다운 신호에 의해 상기 기준 입력 신호 구간의 직류 바이어스 레벨을 조정하는 단계를 구비하는 것을 특징으로 하는 클램프 방법.