KR20020064279A - 반도체 디바이스 제조 방법 - Google Patents
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Abstract
본 발명은 에미터, 베이스 및 컬렉터가 모두 단일 활성 영역 내에 위치한 주입 베이스, 이중 폴리실리콘 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다. 본 방법에 따르면, 먼저 실리콘 본체(1)내에 활성 영역(4)을 규정하는 아일랜드 격리부(3)가 제공되며, 이 활성 영역은 컬렉터(5)를 형성한다. 제 1 폴리실리콘층(6)이 표면상에 증착된다. 폴리 I의 제 1 부분(6a)은 p 타입 도핑되며, 제 2 부분은 n 타입 도핑된다. 에칭에 의해서, 2개의 격리부가 제 1 폴리층으로부터 형성되며, 한 부분은 p 타입 도핑되어 베이스 단자(8)를 형성하고, 다른 부분은 n 타입 도피이되어 컬렉터 단자를 형성하는데, 상기 2개의 부분은 활성 영역의 표면이 노출된 중간 영역(10)에 의해서 격리된다. 이들 폴리 단자의 에지에는 스페이서(13,15)가 제공되며, 활성 영역의 노출부에는 스페이서(14,16)가 제공된다. 진성 베이스 영역(11)의 제공 후에, 무벽의 에미터(non-walled emitter) 및 n 타입 도핑된 제 2 폴리층 형태의 에미터 단자(18)가 베이스와 컬렉터 단자 사이의 상기 중간 영역 내에 제공된다.
Description
상기 언급된 특허 명세서 US-A 5,204,274에서, 이러한 타입의 트랜지스터의 다양한 실시예와 이를 제조하는 다양한 방법이 기술되어 있다. US-A 5,204,274의 도 2H에 도시된 바와 같은 특정 실시예에서, 실리콘 본체내의 활성 영역은 본체 내에 리세스(recess)된 실리콘 산화물의 패턴으로 둘러싸인다. 에미터 컨택트 및 컬렉터 컨택트가 제 1 반도체층(도핑된 폴리)으로부터 형성되며, 에미터 컨택트는 좌측 에지(edge)에 인접하는 활성 영역의 일부에 대하여 연장하고, 컬렉터 컨택트는 좌측에 위치한 활성 영역의 일부에 대하여 연장한다. 에미터 컨택트 및 컬렉터 컨택트는 모두 n 타입 컨택트이다. 이들 컨택트 사이의 중간 영역에서, p 타입 베이스 컨택트는 제 2 폴리 내에 제공된다. 따라서, 이렇게 획득된 트랜지스터내의 에미터는 리세스된 실리콘 산화물과 활성 영역의 주변에서 3측 상에서 인접한다. 통상적으로, 특히 활성 영역의 에지를 따른 에미터와 컬렉터 사이의 단락 회로를 배제하기 위하여 실리콘 산화물로부터 좀 떨어진 곳에 에미터를 제공하는 것이 바람직하다.
발명의 개요
본 발명의 목적은 에미터가 활성 영역의 에지로부터 좀 떨어져서 위치하도록, 특히 단일 활성 영역 내에 이중 폴리 트랜지스터를 제공하는 것이다. 이러한 목적은 도입부에 기술된 타입의 방법으로부터 달성되는데, 본 발명에 따르면 이것은 제 1 반도체층으로부터 형성된 2개의 컨택트 영역 중 컬렉터 영역에 접속된 제 1 컨택트 영역이 제 1 도전성 타입의 불순물로 도핑되며, 베이스 영역에 접속된 다른 제 2 컨택트 영역은 제 2 도전성 타입의 불순물로 도핑되고, 중간 영역내의 제 1 반도체층의 제거 후에 반도체 본체는 상기 중간 영역의 위치에서 제 2 도전성 타입의 불순물로 도핑되어 진성(intrinsic) 베이스 영역을 형성하는 베이스 영역의 일부를 형성하며, 그 후에 반도체층이 증착되고, 이로부터 에미터 컨텍트 및 제 1 도전성 타입의 에미터 영역이 형성되며, 중간 영역의 위치에서 제 1 반도체층이 제거된 후에, 그리고 제 2 반도체층이 증착되기 전의 스테이지(stage)에서 에미터 영역을 격리 영역으로부터 격리시키는 전기적 절연 재료의 스트립(strip)이 활성 영역의 2개의 반대측에 형성되고, 이 위치에서 베이스 컨택트와 컬렉터 컨택트 사이의 중간 영역이 격리 영역에 인접하는 특징을 가진다. 제 1 폴리층을 이용하여 베이스 및 컬렉터 단자를 형성하고, 이들 단자를 활성 영역의 양 측면 중 한 측면 상에 제공하며, 에미터가 형성될 중간 영역내의 활성 영역의 에지에 추가적인 전기적 절연 재료의 스트립을 형성함으로써, 활성 영역의 에지로부터 좀 떨어져서 활성영역의 중간에 에미터를 제공하는 것이 가능하게 된다. 베이스 단자 및 컬렉터 단자가 반대로 도핑되므로, 이들 단자는 원칙적으로 연속적인 폴리층을 형성하며, 이들 단자는 폴리 내의 pn 접합 또는 pin 접합(a pin-junction)에 의해서 격리된다. 그러나, 바람직하게 베이스 및 컬렉터 단자는 완전히 격리되도록 배열되어, 이들 단자 사이에 폴리 pn(pin) 접합이 형성되지 않도록 한다. 그 결과, 베이스 및 컬렉터 사이의 누설이 작게 유지될 수 있다.
본 발명에 따른 방법의 다양한 실시예가 종속 청구항에 기술되며, 각각의 실시예는 이용된 특정한 조건에 따라 자신만의 장점을 가진다.
본 발명의 이들 측면 및 다른 측면은 이후에 기술되는 실시예를 참조하여 명백하기 설명될 것이다.
본 발명은 반도체 디바이스의 제조 방법에 관한 것으로, 반도체 본체에는 표면에서 반도체 본체 내에 리세스된(recessed) 격리 영역(isolation region)이 제공되고, 이 격리 영역은 반도체 본체 내에 연속적인 활성 영역을 규정하며, 여기에 표면에 인접하여 제 1 도전성 타입의 에미터 및 컬렉터 영역과, 반대의 제 2 도전성 타입의 베이스 영역이 형성된 트랜지스터를 가지고, 상기 에미터, 베이스 및 컬렉터 영역에는 각기 컨택트 영역(contact region)이 제공되며, 이를 위하여, 제 1 실리콘층이 표면상에 증착되며, 이 실리콘층으로부터 상기 3개의 컨택트 영역 중 2개의 컨택트 영역이 형성되는데, 이들은 중간 영역에 의해서 상호 격리되며, 여기서는 제 1 반도체층이 제거되고, 이 중간 영역은 활성 영역의 길이에 대하여 가로질러 연장하며, 그 후에 제 2 실리콘층이 증착되며, 이는 제 1 실리콘층으로부터 전기적으로 절연되고, 이 제 2 실리콘층으로부터 제 3 컨택트 영역이 먼저 언급한 2개의 컨택트 영역 사이의 중간 영역의 위치에서 형성된다. 이러한 방법은 특히 특허 명세서 US-A 5,204,274에 개시되어 있다.
상기 언급된 제 1 및 제 2 반도체층은 특정 실시예에서 도핑된 다결정 실리콘(폴리(poly))층에 의해서 형성된다. 컬렉터 단자를 포함하는 전체 트랜지스터가 단일 활성 영역 내에 제공되는 설계를 가지는 2층 폴리 프로세스에서 에미터, 베이스 및 컬렉터 단자를 결합함으로써 매우 작은 치수를 가지는 트랜지스터가 제조될 수 있다. 이러한 트랜지스터는, 특히 고주파수 응용 및/또는 매우 낮은 전력 응용에서 중요한 이점을 가진다. 이러한 트랜지스터는 별개의 디바이스(a discrete device)가 되도록 구현될 수 있으며, 또는 집적 회로의 일부를 형성할 수 있다.
도 1은 본 발명에 따른 방법을 이용하여 제조된 반도체 디바이스의 평면도,
도 2 내지 도 5는 도 1의 라인 A-A 및 B-B상에서 취해진 제조 프로세스의 다양한 단계에서의 본 디바이스의 단면도,
도 6 내지 도 9는 도 1의 라인 A-A 및 B-B상에서 취해진 제조 프로세스의 다양한 단계에서의 본 디바이스의 변형예의 단면도,
도 10은 본 발명에 따른 방법의 상이한 실시예를 이용하여 제조된 반도체 디바이스의 평면도,
도 11 내지 도 15는 도 10의 라인 A-A 및 B-B상에서 취해진 제조 프로세스의다양한 단계에서의 본 디바이스의 단면도,
도 16 내지 도 19는 앞선 실시예에 따른 방법의 변형을 이용하여 제조된 반도체 디바이스의 단면도.
도면은 도식적이며 실제 축적이 아니다. 도 2a, 3a, 4a 및 5a는 라인 A-A상에서 취해진 단면도이며, 도 2b, 3b, 4b 및 5b는 도 1의 라인 B-B상에서 취해진 디바이스의 단면도이다.
디바이스를 제조하기 위하여, p 타입 영역(1)을 포함하는 실리콘 반도체 본체를 이용하며, 이 p 타입 영역은 표면(2)에 인접하고, 표면(2)에 인접하는 활성 영역(4)이 격리 영역(3)에 의해서 규정된다. 이 예에서, 격리 영역(3)은 실리콘 산화물의 패턴에 의해서 형성되며, 이 실리콘 산화물의 패턴은 실리콘 본체(1)의 마스크 산화(masked oxidation)에 의해서 획득된다(locos). 이와 달리, 영역(3)은 유전 재료로 충진된 그루브(groove)에 의해서 형성될 수도 있음은 명백할 것이다. 예를 들면, 비소 또는 인 이온의 주입에 의해서, n 타입 컬렉터(5)가 활성 영역 내에 형성되며, 상기 컬렉터의 횡방향 경계(lateral boundary)는 활성 영역(4)의 에지와 완전히 또는 적어도 실질적으로 완전히 일치한다. 본 발명의 범위 내에서는 주입된 컬렉터는 필요치 않다. 예를 들면, 컬렉터는 대안적으로 p 타입 기판상의 n 타입 에피텍셜층의 아일랜드 형태의 부분(island-shaped part)에 의해서 형성될 수 있으며, 상기 아일랜드는 격리 영역에 의해서 에피텍셜층의 이웃하는 부분으로부터 횡방향으로 격리된다. 이 경우에, 필요하다면 강도핑된 n 타입 매립 컬렉터층이 에피텍셜층과 기판 사이에 제공될 수 있다.
컬렉터(5)를 규정한 후에, 표면은 제 1 반도체 층(6)으로 피복되며, 이 제 1 반도체 층(6)은 통상적으로 다결정이며, 따라서, 이후에 제 1 폴리층(first poly layer) 또는 폴리 I(poly I)으로 불릴 것이다. 2개의 마스크에 의해서, 이 층은 상이한 도펀트로 도핑된다. 이 예에서, 베이스 컨택트를 형성하는 좌측 부분(6a)은 붕소 이온으로 p 타입 도핑된다. 컬렉터 단자를 형성하고 컬렉터(5)에 도전적으로 접속되는, 참조 부호가 6b인 폴리 I층의 우측 부분은 비소 또는 인 이온의 주입에 의해서 n 타입 도핑된다. 도 2a 및 도 2b는 프로세스 중에서 이러한 스테이지를 나타낸다.
이어서, 폴리층(6)은 유전층으로 피복되는데, 본 실시예에서는 증착된 실리콘 산화물층(7)으로 피복된다. 다음에, 마스크가 통상적인 방식으로 제공되며, 이 마스크는 폴리층 내에 베이스 단자 및 컬렉터 단자를 규정한다. 이어서, 에칭에 의해 마스크의 패턴이 산화물층(7) 및 폴리층(6)내에 전송되어서 p 타입 베이스 컨택트(8) 및 n 타입 컬렉터 컨택트(9)의 형성을 초래한다(도 3a 및 도 1 참조). 컨택트(8 및 9)는 서로간에 완전히 격리되어 있으며, 폴리층 내의 이들 컨택트 간에 pn 접합이 존재하지 않는 경우에도, 이들 컨택트 간의 누설 전류는 낮은 상태로 유지될 수 있다. 활성 영역(4)에서, 컨택트(8 및 9)는 활성 영역의 폭을 가로질러 연장하는 중간 영역(10)에 의해서 격리되며, 여기서 반도체 본체의 표면이 노출된다.
본 실시예에서, 트랜지스터의 구조는 대칭적이다. 이것이 필수적인 것은 아니며, 본 발명의 범위 내에서 비대칭적 구성 또한 가능하다.
폴리 I가 구성된 이후에, 중간 영역(10)내에 p 타입 베이스(11)가 붕소 이온의 주입에 의해서 자기 정렬 방식으로 제공될 수 있다. 베이스(11)는 p 타입베이스 컨택트(8)에 도전적으로 접속된다. (상기 주입 전에 또는 주입 후에)포토마스크의 제거 이후에, 도 3a 및 도 3b에 도시된 바와 같은 상황이 얻어진다. 다음 단계에서, 통상적으로 공지된 L자 형태를 가지는 에미터-베이스 스페이서(emitter-base spacer)가 형성된다. 이것을 위하여, 먼저 실리콘 산화물에 대하여 선택적으로 에칭될 수 있는 재료의 제 1 층이, 본 예에서는 실리콘 질화물층이 제공되며, 그 후에, 실리콘 질화물에 대하여 선택적으로 에칭될 수 있는 제 2 유전층이, 본 예에서는 실리콘 산화물층이 증착에 의해서 제공된다. 에미터는 컨택트(8 및 9)에 의해서 도 1의 라인 A-A 방향으로 경계를 이루며, 이 라인을 횡단하는 방향, 즉 도 1의 라인 B-B 방향으로도 경계를 이루게 하기 위하여, 중간 영역(10)내의 활성 영역과 겹치는 제 1 마스크(12)(도 4b)가 제공된다. 먼저, 이방성 에칭에 의해서 산화물 층으로부터 베이스 및 컬렉터 컨택트(8 및 9)의 에지를 따라 스페이서(13)(도 4a 참조)가 형성된다. 마스크(12) 아래에서, 산화물 층(14)이 형성되는데, 이는 활성 영역(4)과 겹친다. 다음 단계에서, 산화물 스페이서(13)를 마스크로 이용하여 질화물층이 선택적으로 에칭된다. 그 결과, L자 형태의 질화물 스페이서(15)가 컨택트(8 및 9)의 에지를 따라 형성된다. 동시에, 유사한 질화물 스페이서(16)가 스페이서(14) 아래에 형성된다. 질화물을 에칭한 후에, 스페이서(13 및 14)의 산화물은 제거될 수 있다. 이러한 스테이지에서, 에미터 윈도우(17)(도 1 참조)가 규정되며, 이것은 폴리 I 컨택트(8 및 9)에 의해서 한 방향에서 경계를 이루며, 다른 방향에서는 스페이서(16)에 의해서 경계를 이루어, 전체 외주(circumference)를 따라서 리세스된 산화물(recessed oxide)(3)로부터 소정의 거리만큼 떨어져서 위치한다.
스페이서의 형성 후에, 폴리 Ⅱ 층이 제공되는데, 이것은 n 타입 도핑되며, 에미터 단자(18)는 통상적으로 상기 폴리 Ⅱ 층으로부터 포토리소그래피 프로세스에 의해서 형성된다(도 5 참조). n 타입 에미터(19)는 폴리층(18)으로부터의 확산의 결과로 작은 거리만큼 베이스(11)로 연장할 수 있다.
이 디바이스는 금속 컨택트의 제공, 패시베이션(passivation) 및 안티 스크래치(anti-scratch)층의 제공 및 엔빌로프(envelope)내에 디바이스의 매립과 같은 통상적인 프로세스 단계를 더 거칠 수 있는데, 이는 본 명세서에서는 기술되지 않는다.
전체 외주를 따라, 에미터는 활성 영역(4)의 에지 및 산화물 패턴(3)으로부터 격리되어 트랜지스터의 동작에 불리하게 작용하는 에지 효과를 배제한다. 전체 트랜지스터는 단일의 코히어런트 활성 영역(a single, coherent active region) 내에 위치하며, 에미터, 베이스 및 컬렉터의 접속을 가능하게 하는 2개의 폴리층을 포함하도록 만들어진다. 이 덕택에, 트랜지스터의 치수, 따라서, 예를 들면 캐패시턴스가 매우 작을 수 있어서, 트랜지스터는 매우 낮은 전력으로도 동작할 수 있으며/있거나, 트랜지스터는 특히, 예를 들어 무선 주파수 범위와 같은 고주파수에서의 동작에 적합하다.
여기에 기술된 방법의 변형이 도 6, 도 7 및 도 8에 나타나 있다. a 및 b로 인덱싱(indexing)된 도면은 앞의 예에서와 마찬가지로 도 1의 라인 A-A 및 B-B에서 각기 취해진 단면도를 나타낸다. 도 6은 활성 영역이 반도체 기판(1)내에 로코스 패턴(locos pattern)(3)에 의해서 규정되며, 컬렉터(5)가 n 타입 주입에 의해서 활성 영역 내에 형성되는 상황을 나타낸다. 다음으로, 마스크(20)가 표면상에 제공되는데, 이 마스크는 아래의 실리콘을 산화로부터 보호한다. 간단하게 나타내기 위하여 도면에서는 단일층으로 도시된 마스크(20)는 그 자체로 공지된 실리콘 질화물층을 포함할 수 있으며, 필요한 경우에는 실리콘 산화물의 기저층을 포함할 수도 있다. 마스크(20)는 주로 활성 영역을 피복하고, 활성 영역의 에지에서 단지 2개의 스트립(strip)(21)(도 6b 참조)만을 노출된 상태로 남겨두며, 여기에서 스페이서는 형성될 에미터와 로코스(locos) 사이에 형성되어야 한다. 열적 산화에 의해서, 스트립(21)의 위치에서 산화물 패턴(3)의 두께 보다 훨씬 작은 두께로 산화물층(22)(도 7b)이 형성된다. 층(22)은 이전의 예에서의 스페이서(16)와 동일한 기능을 수행한다. 산화 단계 및 마스크(21)의 제거 후에, 폴리 I 층(6)이 제공된다(도 7a 및 도 7b 참조). 이어서, 앞선 예에서와 동일한 프로세스 단계가 수행되는데, 차이점은 제 1 예에서 스페이서(16)를 규정하는 데에 이용된 마스크(12)(도 4b 참조)가 본 경우에는 이용되지 않는다는 점이다. 종국적으로 획득된 구조가 도 8a 및 도 8b에 도시되어 있다. 본 경우에도 획득된 이중 폴리 트랜지스터는 필드 산화물(field oxide)(3)에 의해서 주변이 둘러싸인 단일 활성 영역을 포함한다. 베이스 단자 및 컬렉터 단자는 각기 p 타입 베이스(11)에 도전적으로 접속된 p 타입 폴리 경로(8) 및 n 타입 컬렉터(5)에 도적적으로 접속된 n 타입 폴리 경로(9)에 의해서 형성되는데, 상기 폴리 경로(8 및 9)는 모두 제 1 폴리층으로부터 제조된다. 에미터 단자(18)는 n 타입 에미터(19)에 도적적으로 접속되며 제 2 폴리층으로부터 제조되는 n 타입 폴리 경로에 의해서 형성된다. 에미터(19)는 본 실시예에서는 실리콘 표면의 마스크 산화(masked oxidation)에 의해서 획득된 실리콘 산화물의 스트립에 의해서 형성된 스페이서(22)에 의해서 필드 산화물(3)로부터 횡방향으로 격리된다. 스페이서(22)는 베이스가 형성되기 전에 제공되므로, 베이스 또한 수직으로 경계를 이룰 수 있어서, 도 8b에 도시된 바와 같이 적어도 한 방향에서 베이스(11)는 필드 산화물(3)로부터 떨어져서 위치한다. 이 때문에, 베이스와 컬렉터 사이의 캐패시턴스가 매우 바람직하게 제한된다.
이러한 실시예의 변형이 도 9에 도시되어 있다. 이 변형에서, 중간 영역내의 스페이서(22)는 실리콘 본체(1)의 표면의 열적 산화에 의해서 획득된 산화물에 의해서 형성되지 않으며, 대신 표면의 증착에 의해서 형성된 산화물에 의해서 형성된다. 이러한 산화물층은 제 1 폴리층 내에 단자(8 및 9)를 형성함으로써 중간 영역이 규정된 이후에, 그리고 베이스 주입이 수행되기 전에 증착된다. 증착 프로세스 이후에, 이 산화물층 내에 필드 산화물(3)의 에지에서 포토리소그래피에 의해서 스페이서(22)가 형성될 수 있으며, 그 후에 베이스 주입 및 추가적인 상기 기술된 프로세스 단계가 수행될 수 있다.
본 발명에 따른 방법의 다른 실시예가 이제 도 10 내지 도 15를 참조하여 기술될 것이다. 도 10의 평면도는 특히 연속적으로 이용될 다양한 마스크의 상대적인 위치를 나타낸다. 도 11에 도시된 상황으로부터 시작하는데, 반도체 본체(1)내의 활성 영역(4)은 이전의 예에서처럼 필드 산화물에 의해 규정되는 대신에 종종 약자로 STI로 쓰는 얕은 트렌치 격리(shallow trench isolation)에 의해서 규정된다. 이러한 실시예에서, 표면에는 그루브(groove)가 제공되며, 이는 이어서, 예를 들어 실리콘 산화물과 같은 전기적 절연 재료로 충진되어 편평하거나, 실질적으로 편평한 표면을 형성한다. 필요한 경우에는, 컬렉터(5)내에 원하는 도핑 농도를 획득하기 위하여 활성 영역(4)내에 n 타입 주입이 수행될 수 있다. 이어서, 제 1 폴리층(6)이 제공되는데, 그 좌측 반(6a)은 p 타입 도핑되며, 그 우층 반(6b)은 n 타입 도핑되며, 이들은 각기 트랜지스터의 베이스 단자 및 컬렉터 단자가 된다. 그런 다음, 폴리층(6)은 실리콘 산화물층(7)으로 피복된다. 마스크에 의해서, 윈도우(24)(도 10 참조)가 층(6,7)내에 형성되는데, 이 윈도우는 트랜지스터의 진성 베이스를 규정한다. 윈도우(24)는 격리부(3)로부터 떨어져서 전측방향으로(omnilaterally) 위치한다. 다음으로, 예를 들어 실리콘 질화물의 비교적 두꺼운 층이 전체 위에 제공되는데, 이 층은 CMP(화학 기계적 연마)에 의해서 산화물층(7)까지 제거되어 실리콘 질화물의 플러그(plug)(25)가 윈도우(24)에 남게 된다(도 11 참조).
이어지는 스테이지에서, 앞선 예에서와 동일한 방식으로 p 타입 베이스 단자(8) 및 컬렉터 단자(9)(도 12 참조)가 마스크(26)(도 10 참조)에 의해서 제 1 폴리층 내에 형성된다. 또한, 도 10에 도시된 바와 같이 마스크(26)는 노출된 질화물의 일부를 남겨두므로, 폴리층(6)은 질화물에 대하여 선택적으로 에칭되어야 한다. 단자(8 및 9)는 폴리 재료가 제거되는 중간 영역(10)에 의해서 상호 격리되어야 하며, 이 영역은 활성 영역의 폭을 가로질러 연장하며, 질화물 플러그(25)로 부분적으로 충진된다.
도 12에 도시된 다음 스테이지에서, 비교적 두꺼운 산화물층(27)이 제공되며, 이는, 예를 들면 CMP에 의해서 플러그(25)의 레벨까지 제거된다(도 13 참조). 플러그(25)는 선택적 습식 에칭에 의해서 제거될 수 있으며, 이 플러그는 윈도우(28)의 형성을 야기하며(도 14 참조), 이것은 단자(8 및 9)에 의해서 라인 A-A를 따라, 그리고 산화물층(27)에 의해서 라인 B-B를 따라 산화물(3)로부터 격리된다. 이 윈도우를 통하여, 진성 p 타입 베이스(11)가, 예를 들면 붕소 이온의 주입에 의해서 제공될 수 있다. 추가적으로, 원한다면 윈도우(28)를 통하여 n 타입 주입이 수행되어 컬렉터내의 농도를 국부적으로 증가시킬 수 있다. 이어서, 앞의 예에서 기술된 바와 같이, 에미터 베이스 스페이서(13,15)가 형성될 수 있으며, 그 후에 n 타입 에미터(18,19)가 윈도우(28)내에 형성된다. 또한, 이 경우에 결과적인 트랜지스터가 단일 활성 영역 내에 형성되며, 트랜지스터는, 이 경우에 비교적 두꺼운 평탄화된 산화물층(27)에 의해서 활성 영역을 둘러싸는 산화물 아일랜드 격리부(3)로부터 격리되는 에미터를 포함한다.
본 발명의 변형이 트랜지스터의 단면도를 참조하여 기술되는데, 도 16 내지 도 19는 상기 트랜지스터의 생산 프로세스에 있어서의 다양한 스테이지를 나타낸다. 또한, 이 경우에 아일랜드 격리부(3)가 상기 기술된 "얕은 트렌치 격리"에 의해서 획득되어 편평하거나, 실질적으로 편평한 표면을 야기한다. 폴리 I 층 내의 n 타입 및 p 타입 주입이 수행된 후에, 중간 영역(10)에 의해서 상호 격리되는 p 타입 베이스 단자(8) 및 n 타입 컬렉터 단자(9)는 앞선 예와는 달리 폴리 I 층으로부터 직접적으로 형성된다(도 16 참조). 다음으로, 전체가 실리콘 산화물층(7)에 대하여 선택적으로 에칭될 수 있는 재료의 비교적 두꺼운 층(30)으로 피복되며, 이 경우에 층(30)은 실리콘 질화물을 포함한다. 층(30)은 CMP에 의해서 산화물층(7)의 레벨까지 제거된다(도 17 참조). 이어서, 마스크에 의해서 베이스 영역이 규정되며, 그 후에 실리콘 질화물이 형성될 (진성) 베이스 영역의 위치에서 층(30)으로부터 에칭되어 윈도우(31)를 야기한다(도 18 참조). 도 10의 라인 A-A를 따라, 윈도우(31)는 폴리 산화물층(7,8 및 7,9)에 의해서 경계를 이루며, 라인 B-B를 따라, 상기 윈도우는 질화물층(30)에 의해서 경계를 이룬다. 양 방향에서 윈도우(31)는 격리부(3)로부터 떨어져서 위치한다. 질화물이 산화물에 대하여 선택적으로 에칭되므로, 윈도우의 형성에 이용된 마스크(31)는 베이스 및 컬렉터 단자(8 및 9) 위의 산화물층과 겹칠 것이다. 윈도우(31)를 통하여, 붕소 이온의 주입을 통하여 진성 베이스(11)가 제공될 수 있다. 또한, 이 경우에, 원한다면 n 타입 이온의 주입에 의해서 베이스(11) 아래의 컬렉터의 농도가 증가될 수 있다. 다음 스테이지에서, 윈도우(31)의 에지에는 베이스-에미터 스페이서(15)가 제공될 수 있으며, 그 후에 에미터 단자를 형성하는 n 타입 폴리층(18) 및 n 타입 에미터(19)가 제공된다. 또한, 이 경우에, 결과적인 트랜지스터가 단일 활성 영역(5)내에 형성되며, 이는 2개의 폴리층을 포함하고, 아일랜드 격리부(3)로부터 횡방향으로 격리되는 에미터를 구비한다.
본 발명이 상기 기술된 예에 한정되지 않으며, 본 발명의 범위 내에서 많은 변형이 가능함은 본 기술 분야의 당업자에게 명백할 것이다. 예를 들면, 에미터는 중간 베이스 핑거를 가지는 많은 인접하는 핑거(finger)를 포함하도록 구현될 수 있다. npn 트랜지스터는 별도로, 본 발명에 따른 방법은 pnp 트랜지스터 또한 제조될 수 있도록 한다. 더욱이, 본 발명은 별개의 트랜지스터(discrete transistor)의 제조에 이용될 수 있을 뿐만 아니라, 바이폴라 IC 프로세스 또는 BICMOS 프로세스에도 또한 이용될 수 있다.
Claims (11)
- 반도체 디바이스 제조 방법으로서, 반도체 본체에는 상기 반도체 본체 내에 리세스된(recessed) 격리 영역이 표면에 제공되고, 상기 격리 영역은 상기 반도체 본체 내에 연속적인 활성 영역을 규정하며, 상기 반도체 본체 내에는 상기 표면에 인접하여 제 1 도전성 타입의 에미터 및 컬렉터 영역과 반대의 제 2 도전성 타입의 베이스 영역을 가지는 트랜지스터가 형성되며, 상기 에미터, 베이스 및 컬렉터 영역에는 각기 컨택트 영역(a contact region)이 제공되고, 이를 위하여 제 1 실리콘층이 상기 표면상에 증착되며, 상기 실리콘층으로부터 상기 3개의 컨택트 영역 중 2개의 컨택트 영역이 형성되며, 상기 2개의 컨택트 영역은 상기 제 1 반도체층이 제거되는 중간 영역에 의해서 격리되고, 상기 중간 영역은 상기 활성 영역의 길이 넘어 교차하여 연장하고, 그 후에 제 2 실리콘층이 증착되며, 상기 제 2 실리콘층은 상기 제 1 실리콘층으로부터 전기적으로 절연되고, 상기 제 2 실리콘층으로부터 먼저 언급된 상기 2개의 컨택트 영역 사이의 중간 영역의 위치에서 상기 제 3 컨택트 영역이 형성되는 반도체 디바이스 제조 방법에 있어서,상기 제 1 반도체층으로부터 형성된 2개의 컨택트 영역 중에서, 상기 컬렉터 영역에 접속된 제 1 컨택트 영역은 제 1 도전성 타입의 불순물로 도핑되며, 상기 베이스 영역에 접속된 다른 제 2 컨택트 영역은 제 2 도전성 타입의 불순물로 도핑되고, 상기 중간 영역내의 상기 제 1 반도체층의 제거 후에 상기 반도체 본체는 상기 중간 영역의 위치에서 상기 제 2 도전성 타입의 불순물로 도핑되어진성(intrinsic) 베이스 영역을 형성하는 상기 베이스 영역의 일부를 형성하며, 그 후에, 상기 제 2 반도체층이 증착되고, 이로부터 상기 에미터 컨택트 및 상기 제 1 도전성 타입의 상기 에미터 영역이 형성되며, 상기 제 1 반도체층이 상기 중간 영역의 위치에서 제거된 후에, 그리고 상기 제 2 반도체층이 증착되기 전의 스테이지(stage)에서, 상기 에미터 영역을 상기 격리 영역으로부터 격리시키는 전기적 절연 재료의 스트립(strips)이 상기 베이스 컨택트와 상기 컬렉터 컨택트 사이의 중간 영역이 상기 격리 영역에 인접하는 위치에서 상기 활성 영역의 2개의 반대측에 형성되는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 제 1 반도체층의 증착 이전에, 상기 트랜지스터의 상기 컬렉터를 형성하는 상기 활성 영역이 상기 제 1 도전성 타입으로 도핑되는 반도체 디바이스 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 진성 베이스 영역의 형성 후에 전기적 절연 재료의 층이 제공되며, 상기 전기적 절연 재료의 층은 에칭 동작(an etching operation)을 거쳐서 상기 베이스 컨택트 및 상기 컬렉터 컨택트의 에지 상에 스페이서(spacer)를 형성하고, 상기컨택트들이 생산 프로세스의 후속하는 스테이지에서 형성될 상기 에미터 컨택트로부터 전기적으로 절연되도록 하는 반도체 디바이스 제조 방법.
- 제 3 항에 있어서,상기 스페이서들은 L자 형태로 구현되는 반도체 디바이스 제조 방법.
- 제 3 항 또는 제 4 항에 있어서,상기 에칭 동작동안, 전기적 절연 재료의 층의 일부는 상기 중간 영역이 상기 절연 영역에 인접하는 위치에서 상기 중간 영역내의 마스크에 의해서 에칭에 대해서 보호되어, 상기 에미터 영역을 상기 격리 영역으로부터 격리시키는 상기 전기적 절연 재료의 스트립이 에칭에 의해서 형성되는 반도체 디바이스 제조 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 진성 베이스 영역을 형성하는 상기 도핑 단계는 상기 전기적 절연 재료의 스트립의 제공 이전에 수행되는 반도체 디바이스 제조 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,실리콘의 반도체 본체를 이용하는 경우에, 상기 활성 영역의 표면은 상기 중간 영역의 위치에서 마스킹층(a masking layer)으로 피복되어 상기 전기적 절연 재료의 스트립을 형성하며, 상기 마스킹층은 상기 표면을 산화로부터 보호하고, 실리콘 산화물에 대하여 선택적으로 에칭될 수 있으며, 상기 마스킹층은 스트립이 형성되어야 하는 상기 활성 영역의 일부를 노출된 상태로 남겨두고, 그 후에 산화에 의해서 상기 활성 영역의 상기 노출된 부분에 실리콘 산화물층이 제공되며, 그 후에 상기 마스킹층이 선택적인 에칭에 의해서 제거되는 반도체 디바이스 제조 방법.
- 제 7 항에 있어서,상기 활성 영역을 둘러싸는 상기 격리 영역은 마스크 산화 단계(a masked oxidation step)에 의해서 형성되며, 상기 활성 영역은 산화 마스크에 의해서 산화에 대하여 보호되고, 상기 활성 영역 주변의 비보호 영역(unprotected region)은 상기 반도체 본체 내에 적어도 부분적으로 리세스된 실리콘 산화물의 패턴으로 변환되며, 제조 프로세스의 다음 스테이지에서, 상기 활성 영역에는 상기 실리콘 산화물의 스트립이 제공되고, 상기 실리콘 산화물의 스트립의 두께는 상기 격리 영역내의 상기 실리콘 산화물의 두께 보다 작은 반도체 디바이스 제조 방법.
- 제 6 항에 있어서,상기 베이스 컨택트 및 상기 컬렉터 컨택트의 형성 후에, 전체가 전기적 절연 재료의 층으로 피복되며, 이로부터 상기 전기적 절연 재료의 스트립이 마스크를 이용한 에칭에 의해서 상기 중간 영역 내에 형성되고, 그 후에 상기 진성 베이스 영역이 상기 중간 영역의 노출된 부분에 형성되는 반도체 디바이스 제조 방법.
- 제 4 항에 있어서,상기 중간 영역이 규정되기 전에, 상기 반도체층이 유전층으로 피복되고, 그 후에 상기 유전층 및 상기 제 1 반도체층 내에 윈도우(a window)가 형성되며, 상기 윈도우층은 형성될 진성 베이스 영역을 규정하고, 이어서 상기 윈도우는 상기 유전층 및 이후에 제공될 전기적 절연 재료의 층에 대하여 선택적으로 에칭될 수 있는 재료로 충진되며, 그 후에 에칭 프로세스가 수행되어 상기 제 1 반도체층 뿐만 아니라 상기 베이스 컨택트와 상기 컬렉터 컨택트 사이에 위치한 중간 영역으로부터 상기 베이스 컨택트 및 상기 컬렉터 컨택트를 형성하고, 그 후에 전기적 절연 재료의 층이 전체에 피복되며, 상기 전기적 절연 재료의 층은 상기 진성 베이스 영역 외부의 중간 영역을 피복하고 상기 활성 영역의 에지를 따라 상기 전기적 절연 재료의 스트립을 형성하며, 그 후에 상기 진성 베이스 영역 위에 제공되는 상기 재료가 선택적 에칭에 의해서 제거되고, 상기 진성 베이스 및 상기 에미터는 획득된 윈도우를 통하여 형성되는 반도체 디바이스 제조 방법.
- 제 4 항에 있어서,상기 제 1 반도체층은 유전층으로 피복되며, 그 후에 상기 베이스 컨택트, 상기 컬렉터 컨택트 및 상기 컨택트들 사이에 위치한 상기 중간 영역이 형성되고, 그 후에, 다음 스테이지에서, 상기 유전층에 대하여 선택적으로 에칭될 수 있으며 상기 베이스 컨택트 및 상기 컬렉터 컨택트는 노출된 상태로 남긴 채 상기 중간 영역을 충진하는 재료의 층이 제공되며, 그 후에, 개구부가 선택적인 에칭에 의해서 상기 층 내에 형성되고, 상기 개구부는 상기 진성 베이스 영역을 규정하며 상기 활성 영역의 에지로부터 떨어져서 위치하고, 그 후에 상기 트랜지스터의 상기 진성 베이스 영역 및 상기 에미터가 상기 개구부를 통하여 제공되는 반도체 디바이스 제조 방법.
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