KR20020058271A - 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 전계인가 금속유도 결정화를 이용한 다결정 박막트랜지스터를 제조하는 방법에 관한 것이다.
본 발명은 비정질 실리콘을 결정질 실리콘으로 형성하기 위한 촉매금속에 전계를 인가함과 동시에, 상기 촉매금속의 확산속도를 극대화하는 방법으로 자기장을 인가하는 결정화 방법을 제안하여, 결정온도를 450℃미만으로 낮출 수 있다.
이와 같이 하면, 결정화 속도를 빠르게 할 수 있고 기판의 열변형을 방지할 수 있다.

Description

박막 트랜지스터 및 그 제조방법{Thin film transistor and the method of fabricating the same}
본 발명은 액정 표시장치에 관한 것으로, 특히 액정표시장치에 구성되는 스위칭 소자로서, 다결정 실리콘으로 이루어지는 채널을 사용하는 박막트랜지스터 제조방법에 관한 것이다.
일반적으로, 다결정 실리콘박막을 형성하기 위해서는 순수 비정질 실리콘(intrinsic amorphous silicon)을 소정의 방법 즉, 절연 기판에 500 Å 두께의 플라즈마 기상증착법(Plasma chemical vapor deposition)이나 LPCVD(Low pressure CVD) 방법으로 비정질 실리콘 막을 증착한 후, 이를 다시 결정화하는 방법을 사용했다.
상기 결정화 방법은 다음과 같이 크게 세 가지로 분류될 수 있다.
첫째, 레이저 열처리(laser annealing) 방법은 비정질 실리콘 박막이 증착된 기판에 레이저를 가해서 다결정 실리콘을 성장하는 방법이다.
둘째, 고상 결정화(solid phase crystallization : 이하 SPC라 칭한다) 방법은 비정질 실리콘을 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 방법이다.
셋째, 금속유도 결정화(metal induced crystallization : MIC) 방법은 비정질 실리콘 상에 금속을 증착하여 다결정 실리콘을 형성하는 방법으로, 대면적의 유리기판을 사용할 수 있다.
첫번째 방법인 레이저 열처리는 현재 널리 연구되고 있는 다결정 실리콘 형성 방법으로 비정질 실리콘이 증착된 기판에 레이저 에너지를 공급하여 상기 비정질 실리콘을 용융상태로 만든 후 냉각에 의해 다결정 실리콘을 형성하는 방법이다.
두 번째 방법인 고상 결정화는 600℃ 이상의 고온을 견딜 수 있는 석영기판에 불순물의 확산을 방지하기 위해 소정의 두께로 완충층(buffer layer)을 형성하고, 상기 완충층 상에 비정질 실리콘을 증착한 후, 퍼니스에서 고온 장시간 열처리하여 다결정 실리콘을 얻는 방법으로, 전술한 바와 같이 상기 고상 결정화는 고온에서 장시간 수행되므로 원하는 다결정 실리콘 상(phase)을 얻을 수 없으며, 그레인 성장 방향성이 불규칙하여 박막 트랜지스터로의 응용시 다결정 실리콘과 접속될 게이트 절연막이 불규칙하게 성장되어 소자의 항복전압이 낮아지는 문제점이 있고, 다결정 실리콘의 입경(grain)의 크기가 심하게 불균일하여 소자의 전기적 특성을 저하시킬 뿐만 아니라, 고가의 석영기판을 사용해야 하는 문제점이 있다.
세 번째 방법인 금속유도 결정화는 저가의 대면적 유리기판을 사용하여 다결정 실리콘을 형성할 수 있으나, 상기 다결정 실리콘 내부의 네트워크(network) 속에 금속의 잔류물이 존재할 가능성이 많기 때문에 막질의 신뢰성을 보장할 수 없으나, 상기 MIC 방법을 새로이 응용하여, 결정화된 다결정 실리콘을 박막 트랜지스터 및 액정표시장치의 스위칭 소자에 적용하려는 시도가 제안되고 있다.
대표적으로 상기 MIC방법을 개선한 방법인 전계유도 결정화 방법(Field Enhanced MIC : FE-MIC))을 예로 들 수 있다.
상기 전계유도 결정화방법은 기판에 가해주는 열에너지와, 고전압에 의해 발생하는 전기에너지에 의해 비정질실리콘을 결정화하는 방법을 말한다.
이하, 도 1a 내지 도 1c를 참조하여, 종래의 실리콘 결정화 공정을 통해 상세히 설명한다.
먼저, 도 1a에 도시한 바와 같이, 기판(1) 상에 제 1 절연물질과 비정질 실리콘을 연속으로 증착하여, 버퍼층(2)과 비정질 실리콘층(4)을 형성한다.
상기 버퍼층(2)은 추후 공정에서 생성될 수 있는 기판(1)내부의 알칼리 물질의 용출을 방지하기 위한 용도로 형성하며, 일반적으로 산화실리콘(SiO2)을 증착하여 형성한다.
다음으로, 상기 비정질 실리콘층(4)상에 미량의 금속(8)을 증착한다.
상기 비정질 실리콘 상에 처리되는 금속은 촉매금속이라 하며, 고전압이 인가되면 열을 발생하여, 그 하부의 비정질 실리콘층(4)을 결정화하는 촉매역할을 한다. 즉, 상기 증착된 금속과 상기 실리콘이 반응한 물질인 실리사이드(silicide)가 결정화의 씨드(seed)로 작용하여 결정화가 진행된다.
이때, 상기 금속은 니켈(Ni), 납(Pb), 코발트(Co)등을 사용하며 스퍼터(sputter), 진공 증발 증착기(evaporater), 또는 금속용액(metal solution)등을 이용하여 증착한다.
도 1b는 상기 비정질 실리콘층(4)을 결정화하는 단계이다.
즉, 상기 비정질 실리콘층에 증착된 촉매금속(8)에 직류의 고 전압(10)을 인가하게 되면, 상기 금속의 확산에 의해 발생하는 열에 의해 상기 비정질 실리콘층의 결정화 시간을 단축할 수 있다.
따라서, 도 1c에 도시한 바와 같이, 상기 FE-MIC 방법에 의해 상기 비정질 실리콘(4)층을 결정화하여, 순수 다결정 실리콘(5)을 형성하게 된다.
그러나, 상술한 종래의 다결정 실리콘 박막 트랜지스터 제작방법에서, 상기 촉매금속으로 사용되는 니켈(Ni)과 같은 금속의 양을 극 미량으로 사용해야 하는 제약 때문에 그 반응속도가 낮아 통상 500℃부근에서 반응이 이루어진다.
또한, 고체상태의 비정질 실리콘 상을 통하여 상기 니켈 원자들이 이동해 가며, 그 촉매작용에 의하여 비정질 실리콘이 결정질 실리콘으로 상 변태하는 과정을 거치기 때문에, 상기 니켈원자의 확산속도에 의하여 결정화 반응속도 및 결정화 온도가 큰 영향을 받게된다.
또한, 결정화 반응이 진행될 때, 표면 열손실에 의한 열에너지 감소로 500℃부근의 온도에서 결정화 속도가 감소된다.
이러한 문제를 해결하기 위한 본 발명은 상기 니켈과 같은 강자성체 금속의 확산속도를 증가시키기 위해, 결정화 반응시 금속의 이동이 요구되는 방향으로 자석이나 전자석 등의 자기장 형성장치를 설치하여, 비정질 실리콘 박막의 결정화 속도를 증가시키는 방법을 제안한다.
따라서, 전술한 본 발명은 결정화 속도를 증가시켜 비정질 실리콘 박막의 결정화 온도를 450℃미만으로 낮추는 것을 목적으로 한다.
도 1a 내지 도 1c는 종래의 실리콘 결정화 공정을 도시한 도면이고,
도 2a 내지 도 2d는 본 발명에 따른 실리콘 결정화 공정을 도시한 도면이고,
도 3a 내지 도 3f는 본 발명에 따른 실리콘 결정화 공정을 도입한, 다결정 박막트랜지스터의 제조공정을 도시한 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 102 : 버퍼층
104 : 비정질 실리콘층 108 : 촉매 금속층
109 : 자기장 형성장치 110 : 직류 고전압.
전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 실리콘 결정화 방법은 기판을 구비하는 단계와; 기판 상에 절연물질을 증착하여 버퍼층을 형성하는 단계와; 상기 버퍼층 상에 비정질 실리콘을 증착하는 단계와; 상기 비정질 실리콘층의 표면에 촉매금속을 증착하는 단계와; 자기장 형성장치를 이용하여, 상기 촉매금속에 자기장을 가해주면서, 상기 촉매 금속의 양단에 직류 전압을 인가하여, 상기 비정질 실리콘층을 결정질 실리콘으로 결정화하는 단계를 포함한다.
상기 촉매 금속은 니켈(Ni), 납(Pb), 코발트(Co)로 구성된 집단에서 선택된 하나로 형성한다.
본 발명의 특징에 따른 박막트랜지스터 형성방법은 기판을 구비하는 단계와;
기판 상에 절연물질을 증착하여 버퍼층을 형성하는 단계와; 상기 버퍼층 상에 비정질 실리콘을 증착하는 단계와; 상기 비정질 실리콘층의 표면에 촉매금속을 증착하는 단계와; 자기장 형성장치를 이용하여, 상기 촉매금속에 자기장을 가해주면서, 상기 촉매 금속의 양단에 직류 전압을 인가하여, 상기 비정질 실리콘층을 결정질 실리콘으로 결정화하는 단계와; 상기 결정질 실리콘층을 아일랜드로 형성하는 단계와; 상기 아일랜드와 게이트 절연막을 사이에 두고, 상기 아일랜드의 중앙에 게이트 전극을 형성하는 단계와; 노출된 아일랜드의 양측에 불순물 이온을 도핑하여 오믹콘택층을 형성하는 단계와; 상기 게이트전극이 형성된 기판 상에 층간절연막을 형성하고, 상기 오믹콘택층을 노출하는 단계와; 상기 오믹콘택층에 접촉하는 소스전극과 드레인 전극을 형성하는 단계를 포함한다.
상기 불순물 이온은 N-형 또는 P-형 반도체중 선택된 하나로 도핑한다.
본 발명의 특징에 따른 다결정 박막트랜지스터 형 액정표시장치는 기판을 구비하는 단계와; 기판 상에 절연물질을 증착하여 버퍼층을 형성하는 단계와; 상기버퍼층 상에 비정질 실리콘을 증착하는 단계와; 상기 비정질 실리콘층의 표면에 촉매금속을 증착하는 단계와; 자기장 형성장치를 이용하여, 상기 촉매금속에 자기장을 가해주면서, 상기 촉매 금속의 양단에 직류 전압을 인가하여, 상기 비정질 실리콘층을 결정질 실리콘으로 결정화하는 단계와; 상기 결정질 실리콘층을 아일랜드로 형성하는 단계와; 상기 아일랜드와 게이트 절연막을 사이에 두고, 상기 아일랜드의 중앙에 게이트 전극을 형성하는 단계와; 노출된 아일랜드의 양측에 불순물 이온을 도핑하여 오믹콘택층을 형성하는 단계와; 상기 게이트전극이 형성된 기판 상에 층간절연막을 형성하고, 상기 오믹콘택층을 노출하는 단계와; 상기 오믹콘택층에 접촉하는 소스전극과 드레인 전극을 형성하는 단계와; 상기 드레인 전극과 접촉하는 투명 화소전극을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직할 실시예를 설명한다.
-- 제 1 실시예 --
도 2a 내지 도 2d는 본 발명에 따른 다결정 실리콘막을 형성하기 위한 공정을 도시한 도면이다.
먼저, 도 2a에 도시한 바와 같이, 기판(100) 상에 제 1 절연물질과 비정질 실리콘을 연속으로 증착하여, 버퍼층(102)과 비정질 실리콘층(104)을 형성한다.
상기 버퍼층(102)은 추후 공정에서 생성될 수 있는 기판(101)내부의 알칼리 물질의 용출을 방지하기 위한 용도로 형성하며, 일반적으로 산화실리콘(SiO2)을 증착하여 형성한다.
다음으로, 상기 비정질 실리콘층(104)상에 미량의 금속(108)을 증착한다.
상기 비정질 실리콘 상에 처리되는 금속은 촉매금속이라 하며, 고전압이 인가되면 열을 발생하여, 그 하부의 비정질 실리콘층(104)을 결정화하는 촉매역할을 한다. 즉, 상기 증착된 금속과 상기 실리콘이 반응한 물질인 실리사이드(silicide)가 결정화의 씨드(seed)로 작용하여 결정화가 진행된다.
이때, 상기 금속은 니켈(Ni), 납(Pb), 코발트(Co)등이 속하는 강자성체 물질 그룹 중 선택된 하나로 형성할 수 있다.
도 2b는 상기 비정질 실리콘층(104) 결정화하는 단계이다.
도시한 바와 같이, 상기 버퍼층(102)과 비정질 실리콘층(104)과, 상기 비정질 실리콘층(104)상에 촉매금속(108)이 증착된 기판(100)의 상부에 자기장 형성장치(109)를 설치한다.
다음으로, 상기 촉매금속에 직류의 고 전압(110)을 인가하는 동시에, 상기 자기장 형성장치(109)로 상기 기판에 수직하게 분포하는 자기장을 발생시키면, 상기 비정질 실리콘 막(104)에 증착된 니켈(Ni)원자의 확산속도가 엄청나게 증가하게 되며, 이에 따른 결정화 속도가 빨라진다.
따라서, 상기 비정질 실리콘 막을 결정화하는 온도를 기존의 500℃에 비해 낮은 450℃정도로 낮출 수 있다.
상기 자기장 형성장치 (109)는 상기 기판 (100)의 상부에 구성할 수 있고, 도 2c에 도시한 바와 같이 기판 (100)의 하부에 구성할 수 있다.
따라서, 도 2d에 도시한 바와 같이, 상기 FE-MIC 방법에 의해 상기 비정질 실리콘(104)층을 결정화하여, 순수 다결정 실리콘(105)을 형성한다.
이하, 상기 본 발명에 따른 다결정 실리콘 형성방법을 적용한 다결정 박막트랜지스터 제조방법과, 더불어 다결정 박막트랜지스터를 포함하는 액정표시장치의 제조방법을 설명한다.
-- 제 2 실시예 --
도 3a 내지 도 3f는 본 발명에 따른 다결정 실리콘 결정화 방법을 적용한 다결정 박막트랜지스터형 액정표시장치의 제조공정을 도시한 도면이다.
먼저, 도 3a에 도시한 바와 같이, 제 1 절연물질과 비정질 실리콘을 연속으로 증착하여, 버퍼층(102)과 제 1 비정질 실리콘층(104)을 차례로 형성한다.
상기 버퍼층(102)은 일반적으로 산화실리콘(SiO2)을 사용하여 형성한다.
다음으로, 상기 제 1 비정질 실리콘층(104) 상에 촉매금속(108)을 형성한다.
이때, 상기 촉매금속에 사용하는 금속은 니켈(Ni), 납(Pb), 코발트(Co)등을 사용하며 스퍼터(sputter), 진공 증발 증착기(evaporator), 또는, 금속 용액(metal solution) 등을 이용한 증착한다.
다음으로, 도 3b에 도시한 바와 같이, 상기 금속층(108)의 하부에 구성된 비정질 실리콘층(104)을 결정화하는 단계이다.
상기 촉매금속(108)이 형성된 기판(100)의 상부 또는 하부에 자기장 형성장치(109)를 구성하여 자기장을 가해준 상태에서, 상기 금속층(108)에 직류의 고 전압(110)을 인가하게 되면, 상기 금속층(108)이 빠른 속도로 확산하며 결정화의 촉매작용을 하여, 상기 비정질 실리콘층의 결정화 시간 및 결정화에 필요한 온도를 낮출 수 있다.
따라서, 상기 FE-MIC 방법에 의해 상기 제 1 비정질 실리콘층(104)과 제 2 비정질 실리콘층(109)을 결정화하여 순수 다결정 실리콘을 형성한다.
이후, 도 3c에 도시한 바와 같이, 상기 결정화된 다결정 실리콘을 액티브층의 아일랜드(112)로 패터닝한다.
도 3d에 도시된 공정은 게이트 절연막 및 게이트 전극을 형성하는 단계로, 상기 아일랜드(112) 상부에 제 2 절연층으로 게이트 절연막(114) 및 게이트 전극(116)을 형성한다. 상기 아일랜드(112)는 두 개의 영역으로 구분될 수 있으며, 제 1 액티브 영역(118)은 순수 실리콘 영역이고, 제 2 액티브 영역(120, 122)은 불순물 영역이 그것이다. 상기 제 2 액티브 영역(120, 122)은 상기 제 1 액티브 영역(118)의 양 가장자리에 위치하고 있다.
그리고, 상기 게이트 절연막(114) 및 상기 게이트 전극(116)은 상기 제 1 액티브 영역(118)상에 형성되게 되는 것이다.
이때, 상기 게이트 전극(116)은 알루미늄(Al), 알루미늄 합금, 텅스텐(W), 구리(Cu), 몰리브덴(Mo)등으로 구성된 도전성 금속그룹 중 선택된 하나로 형성한다.
상기 게이트 전극(116)과 게이트 절연막(114)은 마스크의 수를 절감하기 위해 동일 패턴으로 형성된다. 상기 게이트 전극(116) 형성 후에 상기 제 2 액티브 영역에 저항성 접촉 층을 형성하기 위해 이온도핑을 한다. 이 때, 상기 게이트 전극(116)은 상기 제 1 액티브(118)영역에 도펀트(dopant)가 침투하는 것을 방지하는 이온 스타퍼(Ion-stopper)의 역할을 하게 된다. 상기 이온도핑 시 도펀트의 종류에 따라 상기 실리콘 아일랜드(112)의 전기적 특성이 바뀌게 되며, 상기 도펀트가 B2H6등의 3족 원소가 도핑이 되면 P-형 반도체로, PH3등의 5족 원소가 도핑이 되면 N-형 반도체로서 동작을 하게 된다. 상기 도펀트는 반도체 소자의 사용 용도에 따라 적절한 선택이 요구된다. 상기 이온 도핑 공정 후에 상기 도펀트를 활성화하는 공정으로 진행된다.
도 3e는 상기 게이트 전극(116)과 제 2 액티브 영역(120, 122) 및 버퍼층(102)의 전면에 걸쳐 제 3 절연층인 층간 절연막(Inter layer insulator ; 124)을 증착하고 패터닝하는 단계로, 상기 제 2 액티브 영역(120, 122)에 각각 소스/드레인 콘택홀(120a,122a )을 형성한다.
도 3f에 도시된 도면은 여러 가지 공정을 복합적으로 나타내고 있다.
먼저, 도 3e에서 형성한 콘택홀(120a, 122a)을 통해 제 2 액티브 영역(120, 122)과 각각 접촉하는 소스 전극(124) 및 드레인 전극(126)을 형성한다.
이후, 상기 전극들(124, 126)및 기판의 전면에 걸쳐 보호층(128)을 증착하고 패터닝하여, 상기 드레인 전극(126)상부 상기 보호층(128)에 콘택홀(130)을 형성한다.
그리고, 투명 도전전극을 증착하고 패터닝하여, 상기 드레인 전극(126)의 일부를 노출하기 위해 상기 보호층(128)에 형성된 콘택홀(130)을 통해 상기 드레인 전극(126)과 전기적으로 접촉하는 화소전극(132)을 형성한다.
전술한 바와 같은 공정으로 본 발명에 따른 다결정 실리콘 결정화 방법을 이용한 박막트랜지스터형 액정표시장치를 제작할 수 있다.
본 발명의 실시예에 따른 결정화 방법을 적용하면 아래와 같은 효과가 있다.
첫째, 낮은 온도로 결정화를 이룰 수 있기 때문에 온도에 의한 기판의 변성을 막을 수 있다.
둘째, 빠른 속도로 결정화를 이룰 수 있다.
따라서, 생산수율을 향상시킬 수 있는 효과가 있다.

Claims (9)

  1. 기판을 구비하는 단계와;
    기판 상에 절연물질을 증착하여 버퍼층을 형성하는 단계와;
    상기 버퍼층 상에 비정질 실리콘을 증착하는 단계와;
    상기 비정질 실리콘층의 표면에 촉매금속을 증착하는 단계와;
    자기장 형성장치를 이용하여, 상기 촉매금속에 자기장을 가해주면서, 상기 촉매 금속의 양단에 직류 전압을 인가하여, 상기 비정질 실리콘층을 결정질 실리콘으로 결정화하는 단계
    를 포함하는 다결정 실리콘 형성방법.
  2. 제 1 항에 있어서,
    상기 자기장 형성장치는 기판의 상부 또는 하부에 구성하는 다결정 실리콘 형성방법.
  3. 제 1 항에 있어서,
    상기 촉매 금속은 니켈(Ni), 납(Pb), 코발트(Co)로 구성된 집단에서 선택된 물질인 다결정 실리콘 형성방법.
  4. 제 1 항에 있어서,
    상기 버퍼층은 산화실리콘(SiO2)인 다결정 실리콘 형성방법.
  5. 기판을 구비하는 단계와;
    기판 상에 절연물질을 증착하여 버퍼층을 형성하는 단계와;
    상기 버퍼층 상에 비정질 실리콘을 증착하는 단계와;
    상기 비정질 실리콘층의 표면에 촉매금속을 증착하는 단계와;
    자기장 형성장치를 이용하여, 상기 촉매금속에 자기장을 가해주면서, 상기 촉매 금속의 양단에 직류 전압을 인가하여, 상기 비정질 실리콘층을 결정질 실리콘으로 결정화하는 단계와;
    상기 결정질 실리콘층을 아일랜드로 형성하는 단계와;
    상기 아일랜드와 게이트 절연막을 사이에 두고, 상기 아일랜드의 중앙에 게이트 전극을 형성하는 단계와;
    노출된 아일랜드의 양측에 불순물 이온을 도핑하여 오믹콘택층을 형성하는 단계와;
    상기 게이트전극이 형성된 기판 상에 층간절연막을 형성하고, 상기 오믹콘택층을 노출하는 단계와;
    상기 오믹콘택층에 접촉하는 소스전극과 드레인 전극을 형성하는 단계
    를 포함하는 박막트랜지스터 제조방법.
  6. 제 5 항에 있어서,
    상기 불순물 이온은 N-형 또는 P-형 반도체인 박막 트랜지스터 제조방법.
  7. 제 5 항에 있어서,
    상기 촉매 금속은 니켈(Ni), 납(Pb), 코발트(Co)로 구성된 집단에서 선택된 물질인 박막 트랜지스터 제조방법.
  8. 제 5 항에 있어서,
    상기 버퍼층은 산화실리콘(SiO2)인 박막트랜지스터 제조방법.
  9. 기판을 구비하는 단계와;
    기판 상에 절연물질을 증착하여 버퍼층을 형성하는 단계와;
    상기 버퍼층 상에 비정질 실리콘을 증착하는 단계와;
    상기 비정질 실리콘층의 표면에 촉매금속을 증착하는 단계와;
    자기장 형성장치를 이용하여, 상기 촉매금속에 자기장을 가해주면서, 상기 촉매 금속의 양단에 직류 전압을 인가하여, 상기 비정질 실리콘층을 결정질 실리콘으로 결정화하는 단계와;
    상기 결정질 실리콘층을 아일랜드로 형성하는 단계와;
    상기 아일랜드와 게이트 절연막을 사이에 두고, 상기 아일랜드의 중앙에 게이트 전극을 형성하는 단계와;
    노출된 아일랜드의 양측에 불순물 이온을 도핑하여 오믹콘택층을 형성하는 단계와;
    상기 게이트전극이 형성된 기판 상에 층간절연막을 형성하고, 상기 오믹콘택층을 노출하는 단계와;
    상기 오믹콘택층에 접촉하는 소스전극과 드레인 전극을 형성하는 단계와;
    상기 드레인 전극과 접촉하는 투명 화소전극을 형성하는 단계
    를 포함하는 액정표시장치 제조방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100502336B1 (ko) * 2002-11-28 2005-07-20 삼성에스디아이 주식회사 실리콘 막의 결정화 방법
KR100818287B1 (ko) * 2007-01-10 2008-03-31 삼성전자주식회사 폴리 실리콘의 형성방법, 이 폴리 실리콘을 구비하는 박막트랜지스터 및 그 제조방법
KR100930362B1 (ko) * 2002-11-04 2009-12-08 엘지디스플레이 주식회사 다결정 실리콘막 형성방법과 이를 포함한박막트랜지스터의 제조방법
KR100947269B1 (ko) * 2002-10-31 2010-03-11 엘지디스플레이 주식회사 전극과 이를 이용한 다결정 박막트랜지스터의 제조방법
KR101008965B1 (ko) * 2010-10-20 2011-01-17 박노식 사격훈련의 명중탄 구분방법 및 이를 이용한 사격훈련 통제장치
KR101013720B1 (ko) * 2003-12-24 2011-02-10 엘지디스플레이 주식회사 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100662492B1 (ko) * 2001-07-10 2007-01-02 엘지.필립스 엘시디 주식회사 비정질막 결정화 방법 및 이를 적용한 액정표시소자의제조방법
KR100662494B1 (ko) * 2001-07-10 2007-01-02 엘지.필립스 엘시디 주식회사 비정질막 결정화방법 및 이를 이용한 액정표시소자의제조방법
US6737307B2 (en) * 2002-06-28 2004-05-18 Industrial Technology Research Institute Method for forming amorphous silicon film on single crystal silicon and structure formed
KR100470274B1 (ko) * 2002-11-08 2005-02-05 진 장 덮개층을 이용한 비정질 물질의 상 변화 방법
TWI226660B (en) * 2003-04-01 2005-01-11 Univ Nat Taiwan Method of fabricating polysilicon film by Nickel/Copper induced lateral crystallization
WO2004107453A1 (en) * 2003-05-27 2004-12-09 Jae-Sang Ro Method for annealing silicon thin films and polycrystalline silicon thin films prepared therefrom
KR100928490B1 (ko) * 2003-06-28 2009-11-26 엘지디스플레이 주식회사 액정표시패널 및 그 제조 방법
KR100721555B1 (ko) * 2004-08-13 2007-05-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
US8497494B2 (en) * 2006-11-24 2013-07-30 Lg Display Co., Ltd. Thin film transistor and array substrate for liquid crystal display device comprising organic insulating material
KR101056427B1 (ko) * 2009-08-13 2011-08-11 삼성모바일디스플레이주식회사 박막트랜지스터의 제조방법 및 그를 포함하는 유기전계발광표시장치의 제조방법
CN108493095B (zh) * 2018-03-06 2020-04-14 安阳师范学院 一种具有双层氧化物纳米晶存储层的电荷陷阱存储器件及其制备方法
CN108493096B (zh) * 2018-03-06 2020-04-14 安阳师范学院 一种退火处理形成电荷存储结构的方法
KR20200050093A (ko) * 2018-10-31 2020-05-11 삼성디스플레이 주식회사 디스플레이 장치 및 이의 제조 방법
CN109727875A (zh) * 2018-12-25 2019-05-07 惠科股份有限公司 一种薄膜晶体管的制作方法和显示面板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5096880A (en) * 1988-10-20 1992-03-17 General Dynamics Corp./Electronics Division Method and apparatus for inducing grain orientation by magnetic and electric field ordering during bulk superconductor synthesis
US5498904A (en) * 1994-02-22 1996-03-12 Sanyo Electric Co., Ltd. Polycrystalline semiconductive film, semiconductor device using the same and method of manufacturing the same
US5956581A (en) * 1995-04-20 1999-09-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6326226B1 (en) * 1997-07-15 2001-12-04 Lg. Philips Lcd Co., Ltd. Method of crystallizing an amorphous film
JP3754184B2 (ja) * 1997-07-16 2006-03-08 株式会社半導体エネルギー研究所 薄膜トランジスタを備えたフラットパネルディスプレイの作製方法
US6309951B1 (en) * 1998-06-10 2001-10-30 Lg. Philips Lcd Co., Ltd. Method for crystallizing amorphous silicon
KR100362724B1 (ko) * 1999-12-08 2002-11-27 김형준 교반자속 인가에 의한 비정질 실리콘막의 저온 결정화 장치

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100947269B1 (ko) * 2002-10-31 2010-03-11 엘지디스플레이 주식회사 전극과 이를 이용한 다결정 박막트랜지스터의 제조방법
KR100930362B1 (ko) * 2002-11-04 2009-12-08 엘지디스플레이 주식회사 다결정 실리콘막 형성방법과 이를 포함한박막트랜지스터의 제조방법
KR100502336B1 (ko) * 2002-11-28 2005-07-20 삼성에스디아이 주식회사 실리콘 막의 결정화 방법
KR101013720B1 (ko) * 2003-12-24 2011-02-10 엘지디스플레이 주식회사 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법
KR100818287B1 (ko) * 2007-01-10 2008-03-31 삼성전자주식회사 폴리 실리콘의 형성방법, 이 폴리 실리콘을 구비하는 박막트랜지스터 및 그 제조방법
KR101008965B1 (ko) * 2010-10-20 2011-01-17 박노식 사격훈련의 명중탄 구분방법 및 이를 이용한 사격훈련 통제장치

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