KR20020040117A - 신호 지연회로 및 이 회로를 이용한 반도체 메모리 장치 - Google Patents

신호 지연회로 및 이 회로를 이용한 반도체 메모리 장치 Download PDF

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KR20020040117A
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Abstract

본 발명은 신호 지연회로 및 이 회로를 이용한 반도체 메모리 장치를 공개한다. 이 회로는 전원전압과 접지전압사이에 연결되어 제1입력신호를 반전하기 위한 제1인버터와 제1인버터의 출력단과 접지전압사이에 연결되고 전원전압과 일정한 전압 차를 가지고 변화하는 제어전압에 응답하여 제1인버터의 출력단의 캐패시턴스를 조절하기 위한 제1가변 캐패시터를 구비한 제1지연회로, 및 전원전압과 접지전압사이에 연결되어 제2입력신호를 반전하기 위한 제2인버터와 전원전압과 제2인버터의 출력단사이에 연결되고 제어전압에 응답하여 제2인버터의 출력단의 캐패시턴스를 조절하기 위한 제2가변 캐패시터를 구비한 제2지연회로를 구비하고, 제1지연회로와 제2지연회로를 종속 연결하여 구성되어 있다. 따라서, 본 발명의 신호 지연회로는 전원전압의 변화에 무관하게 입력신호의 지연시간을 동일하게 할 수 있다. 또한, 본 발명의 신호 지연회로를 이용한 반도체 메모리 장치는 외부 전원전압의 변화에 무관하게 제어신호들의 지연시간을 동일하게 함으로써 동작의 신뢰성이 향상된다.

Description

신호 지연회로 및 이 회로를 이용한 반도체 메모리 장치{Signal delay circuit and semiconductor memory device using this circuit}
본 발명은 신호 지연회로에 관한 것으로, 특히 반도체 메모리 장치 내부에서 발생되는 신호들의 타이밍을 맞추기 위한 신호 지연회로 및 이 회로를 이용한 반도체 메모리 장치에 관한 것이다.
종래의 반도체 메모리 장치의 신호 지연회로는 메모리 셀 어레이 주변에 구성된다. 그리고, 반도체 메모리 장치의 데이터 리드, 라이트 동작은 주변회로에서 발생되는 제어신호들에 응답하여 수행된다. 따라서, 주변회로에서 발생되는 제어신호들의 타이밍이 정확하게 맞아야만 오류없이 데이터를 리드, 라이트할 수 있으며, 제어신호들의 타이밍을 맞추기 위하여 신호 지연회로를 사용한다.
종래의 반도체 메모리 장치는 외부 전원전압이 인가되면 외부 전원전압을 내부 전원전압으로 변환하여 내부 전원전압을 이용하여 장치 내부의 동작을 수행한다. 즉, 반도체 메모리 장치 내부의 메모리 셀 어레이뿐만아니라 주변회로의 신호 지연회로들이 내부 전원전압을 이용하여 동작을 수행한다.
그러나, 외부 전원전압이 낮아짐에 따라 주변회로의 신호 지연회로들이 내부 전원전압을 이용하여 동작을 수행할 수가 없게 되었다. 이는 외부 전원전압을 입력하여 내부 전원전압을 발생하는 내부 전원전압 발생회로의 구동 능력이 외부 전원전압이 낮아짐에 따라 떨어지기 때문이다. 즉, 내부 전원전압 발생회로의 구동 트랜지스터는 PMOS트랜지스터 또는 NMOS트랜지스터로 구성되는데, 외부 전원전압과 내부 전원전압의 차가 좁혀짐에 따라 구동 트랜지스터의 전류 구동 능력이 떨어지기 때문이다.
그래서, 종래의 반도체 메모리 장치는 메모리 셀 어레이는 내부 전원전압을 사용하고, 주변회로는 외부 전원전압을 사용하도록 구성하였다.
그러나, 주변회로의 신호 지연회로가 외부 전원전압을 사용하는 경우에 외부 전원전압의 크기가 커지게 되면 신호 전송 속도가 빨라지게 되고, 외부 전원전압의 크기가 작아지게 되면 신호 전송 속도가 느려지게 된다. 즉, 외부 전원전압의 변화에 따라 신호 지연회로의 지연시간이 달라지게 된다.
이와같은 신호 지연회로들의 지연시간의 변화는 메모리 셀 어레이로 인가되는 데이터 리드, 라이트를 위한 제어신호들의 타이밍에 영향을 끼치게 되어, 데이터 리드, 라이트 동작시에 오동작하게 된다.
본 발명의 목적은 전원전압의 레벨 변화에 무관하게 입력신호를 동일한 시간만큼 지연할 수 있는 신호 지연회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 신호 지연회로를 이용한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 신호 지연회로의 제1형태는 전원전압과 접지전압사이에 연결되어 입력신호를 반전하기 위한 반전 수단, 및 상기 반전 수단의 출력단과 접지전압사이에 연결되고 상기 전원전압과 일정한 전압 차를 가지고 변화하는 제어전압에 응답하여 상기 반전 수단의 출력단의 캐패시턴스를 조절하기 위한 가변 캐패시터 수단을 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 신호 지연회로의 제2형태는 전원전압과 접지전압사이에 연결되어 입력신호를 반전하기 위한 반전 수단, 및 상기 전원전압과 상기 반전 수단의 출력단사이에 연결되고 상기 전원전압과 일정한 전압 차를 가지고 변화하는 제어전압에 응답하여 상기 반전 수단의 출력단의 캐패시턴스를 조절하기 위한 가변 캐패시터 수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 신호 지연회로의 제3형태는 전원전압과 접지전압사이에 연결되어 입력신호를 반전하기 위한 반전 수단, 상기 전원전압과 상기 반전 수단의 출력단사이에 연결되고 상기 전원전압과 일정한 전압 차를 가지고 변화하는 제어전압에 응답하여 상기 입력신호가 제1상태에서 제2상태로 천이시에 상기 반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제1가변 캐패시터 수단, 및 상기 반전 수단의 출력단과 접지전압사이에 연결되고 상기 제어전압에 응답하여 상기 입력신호가 제2상태에서 제1상태로 천이시에 상기 반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제2가변 캐패시터 수단을 구비한 소정 개수의 지연회로들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 신호 지연회로의 제4형태는 전원전압과 접지전압사이에 연결되어 제1입력신호를 반전하기 위한 제1반전 수단과 상기 제1반전 수단의 출력단과 접지전압사이에 연결되고 상기 전원전압과 일정한 전압 차를 가지고 변화하는 제어전압에 응답하여 상기 제1반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제1가변 캐패시터 수단을 구비한 제1지연수단, 및 상기 전원전압과 접지전압사이에 연결되어 제2입력신호를 반전하기 위한 제2반전 수단과 상기 전원전압과 상기 제2반전 수단의 출력단사이에 연결되고 상기 제어전압에 응답하여 상기 제2반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제2가변 캐패시터 수단을 구비한 제2지연수단을 구비하고, 상기 제1지연수단과 상기 제2지연수단을 종속 연결한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 신호 지연회로를 이용한 반도체 메모리 장치의 제1형태는 외부 전원전압이 인가되는 복수개의 신호 지연회로들을 구비한 반도체 메모리 장치에 있어서, 상기 복수개의 신호 지연회로들 각각이 상기 외부 전원전압과 접지전압사이에 연결되어 제1입력신호를 반전하기 위한 제1반전 수단과 상기 제1반전 수단의 출력단과 접지전압사이에 연결되고 상기 외부 전원전압과 일정한 전압 차를 가지고 변화하는 제어전압에 응답하여 상기 제1반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제1가변 캐패시터 수단을 구비한 제1지연수단, 및 상기 외부 전원전압과 접지전압사이에 연결되어 제2입력신호를 반전하기 위한 제2반전 수단과 상기 외부 전원전압과 상기 제2반전 수단의 출력단사이에 연결되고 상기 제어전압에 응답하여 상기 제2반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제2가변 캐패시터 수단을 구비한 제2지연수단을 구비하고, 상기 제1지연수단과 상기 제2지연수단을 종속 연결한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 신호 지연회로를 이용한 반도체 메모리 장치의 제2형태는 외부 전원전압이 인가되는 복수개의 신호 지연회로들을구비한 반도체 메모리 장치에 있어서, 상기 복수개의 신호 지연회로들 각각이 상기 외부 전원전압과 접지전압사이에 연결되어 입력신호를 반전하기 위한 반전 수단, 상기 외부 전원전압과 상기 반전 수단의 출력단사이에 연결되고 상기 외부 전원전압과 일정한 전압 차를 가지고 변화하는 제어전압에 응답하여 상기 입력신호가 제1상태에서 제2상태로 천이시에 상기 반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제1가변 캐패시터 수단, 및 상기 반전 수단의 출력단과 접지전압사이에 연결되고 상기 제어전압에 응답하여 상기 입력신호가 제2상태에서 제1상태로 천이시에 상기 반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제2가변 캐패시터 수단을 구비한 소정 개수의 지연회로들을 구비하는 것을 특징으로 한다.
도1a, b는 종래의 지연회로의 실시예의 회로도이다.
도2는 도1a, b를 이용한 종래의 신호 지연회로의 실시예의 회로도이다.
도3a, b는 본 발명의 지연회로의 실시예의 회로도이다.
도4는 도3a, b를 이용한 본 발명의 신호 지연회로의 실시예의 회로도이다.
도5는 도4에 나타낸 신호 지연회로의 동작을 시뮬레이션한 그래프이다.
도6은 도4에 나타낸 제어전압(Vc)을 발생하기 위한 회로의 실시예의 회로도이다.
도7은 도4에 나타낸 제어전압(Vc)을 발생하기 위한 회로의 다른 실시예의 회로도이다.
도8은 도6에 나타낸 제어전압(Vc)를 발생하기 위한 회로의 외부 전원전압(VEXT)에 따른 제어전압(Vc)의 변화를 시뮬레이션한 그래프이다.
도9는 본 발명의 실시예의 제어전압(Vc) 안정화 회로의 실시예의 회로도이다.
도10은 도3a, b를 이용한 본 발명의 신호 지연회로의 다른 실시예의 회로도이다.
도11은 본 발명의 신호 지연회로의 또 다른 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 신호 지연회로 및 이를 이용한 반도체 메모리 장치를 설명하기 전에 종래의 신호 지연회로를 설명하면 다음과 같다.
도1a는 종래의 지연회로의 실시예의 회로도로서, PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)로 구성된 인버터(I1), 저항(R1), 및 NMOS캐패시터(NC)로 구성되어 있다.
PMOS트랜지스터(P1), NMOS트랜지스터(N1), 및 저항(R1)은 외부 전원전압(VEXT)과 접지전압사이에 직렬 연결되고, PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)의 게이트들 각각으로 입력신호(IN1)가 인가된다. NMOS캐패시터(NC)는 인버터(I1)의 출력신호(OUT1) 발생단자와 접지전압사이에 연결되어 있다.
도1a에 나타낸 회로의 동작을 설명하면 다음과 같다.
입력신호(IN1)가 "로우"레벨이면 PMOS트랜지스터(P1)가 온되어 NMOS캐패시터(NC)는 외부 전원전압(VEXT)에서 NMOS캐패시터(NC)의 문턱전압을 뺀 전압으로 충전된다. 입력신호(IN1)가 "로우"레벨에서 "하이"레벨로 천이되면 NMOS트랜지스터(N1)가 온되어 캐패시터(NC)에 충전된 전압이 방전된다. 이때, 방전되는 전하량은 NMOS캐패시터(NC)의 캐패시턴스와 NMOS트랜지스터(N1)와 저항(R1)의 저항값에 의존한다. 그런데, NMOS트랜지스터(N1)의 저항값은 외부 전원전압(VEXT)이 높아 입력신호(IN1)의 "하이"레벨이 높으면 작아지게 되고, 외부 전원전압(VEXT)이 낮아 입력신호(IN1)의 "하이"레벨이 낮으면 커지게 된다. 따라서, 외부 전원전압(VEXT)이 높으면 출력신호(OUT1)가 "로우"레벨로 천이하는 속도가 빨라지게 되고, 외부 전원전압(VEXT)이 낮으면 출력신호(OUT1)가 "로우"레벨로 천이하는 속도가 느려지게 진다. 즉, 외부 전원전압(VEXT)에 따라 입력신호(IN1)가 "로우"레벨에서 "하이"레벨로 천이시에 신호 지연시간에 차이가 발생하게 된다.
도1b는 종래의 지연회로의 다른 실시예의 회로도로서, PMOS트랜지스터(P2)와 NMOS트랜지스터(N2)로 구성된 인버터(I2), 저항(R2), 및 PMOS캐패시터(PC)로 구성되어 있다.
저항(R2), PMOS트랜지스터(P2), 및 NMOS트랜지스터(N2)는 외부 전원전압(VEXT)과 접지전압사이에 직렬 연결되고, PMOS트랜지스터(P2)와 NMOS트랜지스터(N2)의 게이트들 각각으로 입력신호(IN2)가 인가된다. PMOS캐패시터(PC)는 외부 전원전압(VEXT)과 인버터(I2)의 출력신호(OUT2) 발생단자사이에 연결되어 있다.
도1b에 나타낸 회로의 동작을 설명하면 다음과 같다.
입력신호(IN2)가 "하이"레벨이면 NMOS트랜지스터(N2)가 온되어 출력신호(OUT2) 발생단자는 "로우"레벨로 된다. 입력신호(IN2)가 "하이"레벨에서 "로우"레벨로 천이되면 PMOS캐패시터(PC)는 외부 전원전압(VEXT)에서 PMOS캐패시터(PC)의 문턱전압을 뺀 전압으로 충전된다. 이때, PMOS트랜지스터(P2)의 전류 구동 능력은 외부 전원전압(VEXT)이 높으면 커지고, 외부 전원전압(VEXT)이 낮으면 작아지게 된다. 따라서, 외부 전원전압(VEXT)이 높으면 출력신호(OUT2)가 "하이"레벨로 천이하는 시간이 빨라지고, 낮으면 출력신호(OUT2)가 "하이"레벨로 천이하는 시간이 느려지게 된다. 즉, 외부 전원전압(VEXT)에 따라 입력신호(IN2)가 "하이"레벨에서 "로우"레벨로 천이시에 신호 지연시간에 차이가 발생하게 된다.
도2는 도1a, b를 이용한 종래의 신호 지연회로의 실시예의 회로도로서, 인버터(I1), 저항(R1), 및 NMOS캐패시터(NC)로 구성된 지연회로들(DC1, DC3, DC5), 및 인버터(I2), 저항(R2), 및 PMOS캐패시터(PC)로 구성된 지연회로들(DC2, DC4, DC6)로 구성되어 있다.
도2에 나타낸 신호 지연회로는 지연회로들(DC1, DC2, DC3, DC4, DC5, DC6)을 종속 연결하여 구성되어 있다.
도2에 나타낸 신호 지연회로는 도1a에 나타낸 지연회로들(DC1, DC3, DC5)과 도1b에 나타낸 지연회로들(DC2, DC4, DC6)을 교대로 연결하여 구성함으로써, 입력신호(IN)가 "로우"레벨에서 "하이"레벨로 천이시에 지연회로들(DC1, DC2, DC3, DC4, DC5, DC6)에 의해서 지연하여 출력신호(OUT)를 "로우"레벨에서 "하이"레벨로 천이하게 한다.
그런데, 도2에 나타낸 신호 지연회로는 도1a, b에 나타낸 지연회로를 이용하여 구성하였기 때문에 외부 전원전압(VEXT)의 변화에 따라 출력신호(OUT)의 지연시간이 달라지게 된다.
도2에 나타낸 신호 지연회로의 지연시간은 종속 연결되는 지연회로들의 수가 증가할수록 증가하게 된다.
따라서, 도2에 나타낸 바와 같은 반도체 메모리 장치의 신호 지연회로들의 지연시간의 변화는 메모리 셀 어레이로 인가되는 데이터 리드, 라이트를 위한 제어신호들의 타이밍에 영향을 끼치게 되어, 데이터 리드, 라이트 동작시에 오류를 발생하게 된다.
도3a는 본 발명의 지연회로의 실시예의 회로도로서, 도1a에 나타낸 지연회로의 출력신호(OUT1) 발생단자와 NMOS캐패시터(NC)사이에 제어전압(Vc)이 인가되는 게이트를 가진 NMOS트랜지스터(N3)를 추가하여 구성되어 있다.
도3a에 나타낸 회로의 동작을 설명하면 다음과 같다.
제어전압(Vc)은 외부 전원전압(VEXT)의 변화에 따라 일정한 전압 차이를 가지고 변화하는 전압이다. 예를 들면, 외부 전원전압(VEXT)이 2.2V에서 2.8V로 변화하는 경우에 제어전압(Vc)은 0.5V 낮은 전압차이를 가지고 1.7V에서 2.3V로 변화하는 전압이 된다.
입력신호(IN1)가 "로우"레벨이면 PMOS트랜지스터(P1)가 온되어 출력신호(OUT1) 발생단자는 외부 전원전압(VEXT)으로 상승한다.
입력신호(IN1)가 "로우"레벨에서 "하이"레벨로 천이되면, NMOS트랜지스터(N1)가 온되어 출력신호(OUT1) 발생단자의 전압이 외부 전원전압(VEXT)에서 접지전압으로 떨어지게 된다. 이때, 출력신호(OUT1) 발생단자의 전압이 외부 전원전압(VEXT)으로부터 제어전압(Vc)에서 NMOS트랜지스터(N3)의 문턱전압을 뺀 전압으로 떨어질 때까지는 NMOS트랜지스터(N3)가 오프되어 있으므로 NMOS캐패시터(NC)의 영향을 받지 않고 외부 전원전압(VEXT)에 의존하여 빠르게 하강하게 되고, 출력신호(OUT1) 발생단자의 전압이 제어전압(Vc)에서 NMOS트랜지스터(N3)의 문턱전압을 뺀 전압이하가 되면 NMOS트랜지스터(N3)가 온되어 NMOS캐패시터(NC)의 영향을 받아 접지전압으로 느리게 하강하게 된다. 그리고, 출력신호(OUT1) 발생단자의 전압이 제어전압(Vc)에서 제어전압(Vc)으로부터 NMOS트랜지스터(N3)의 문턱전압을 뺀 전압으로 떨어지는 경우에는 NMOS트랜지스터(N1)의 구동 능력과 관성에 의해서 더 빠르게 하강하게 된다.
외부 전원전압(VEXT)이 2.2V에서 2.8V로 변화하고, 제어전압(Vc)이 1.7V에서 2.3V로 변화하고, NMOS트랜지스터(N3)의 문턱전압이 0.5V인 경우의 도3a에 나타낸 회로의 동작을 설명하면 다음과 같다.
외부 전원전압(VEXT)이 2.2V이고 제어전압(Vc)이 1.7V인 경우에, 0V의 입력신호(IN1)가 인가되면 PMOS트랜지스터(P1)이 온되어 출력신호(OUT1) 발생단자로 2.2V의 전압이 발생된다.
입력신호(IN1)가 0V에서 2.2V로 천이하면 NMOS트랜지스터(N1)가 온되어 출력신호(OUT1) 발생단자의 전압이 2.2V에서 0V로 하강하게 된다. 이때, 출력신호(OUT1) 발생단자의 전압이 1.2V가 될 때까지는 NMOS트랜지스터(N3)가 오프되어 출력신호(OUT1) 발생단자의 전압은 NMOS캐패시터(NC)의 영향없이 빠르게 하강하고, 출력신호(OUT1) 발생단자의 전압이 1.2V이하가 되면 NMOS트랜지스터(N3)가 온되어 NMOS캐패시터(NC)의 영향을 받아 느리게 0V로 하강한다.
외부 전원전압(VEXT)이 2.8V이고, 제어전압(Vc)이 1.8V인 경우에, 0V의 입력신호(IN1)가 인가되면 PMOS트랜지스터(P1)가 온되어 출력신호(OUT1) 발생단자로 2.8V의 전압이 발생된다.
외부 전원전압(VEXT)이 0V에서 2.8V로 천이하면 NMOS트랜지스터(N1)가 온되어 출력신호(OUT1) 발생단자의 전압이 2.8V에서 1.8V까지 빠르게 하강한다. 출력신호(OUT1) 발생단자의 전압이 1.8V가 되면 NMOS트랜지스터(N3)가 온되어 NMOS캐패시터(NC)의 영향을 받아 출력신호(OUT1) 발생단자의 전압이 1.8V로부터 0V로 느리게 하강한다.
도3a에 나타낸 신호 지연회로는 입력신호(IN1)가 "로우"레벨에서 "하이"레벨로 천이되면 출력신호(OUT1) 발생단자의 전압이 외부 전원전압(VEXT)으로부터 제어전압(Vc)에서 NMOS트랜지스터(N3)의 문턱전압을 뺀 전압으로 떨어질 때까지는 NMOS캐패시터(NC)의 영향을 받지 않고 외부 전원전압(VEXT)의 영향을 받아 빠르게 하강한다. 이때, 외부 전원전압(VEXT)이 크면 출력신호(OUT1) 발생단자의 전압이 제어전압(Vc)에서 NMOS트랜지스터(N3)의 문턱전압을 뺀 전압으로 떨어지는 속도가 빠르고, 외부 전원전압(VEXT)이 작으면 출력신호(OUT1) 발생단자의 전압이 외부 전원전압(VEXT)으로부터 제어전압(Vc)에서 NMOS트랜지스터(N3)의 문턱전압을 뺀 전압으로 떨어지는 속도가 외부 전원전압(VEXT)이 큰 경우에 비해서 느려지게 된다. 그리고, 출력신호(OUT1) 발생단자의 전압이 제어전압(Vc)에서 NMOS트랜지스터(N3)의 문턱전압을 뺀 전압으로부터 접지전압으로 떨어질 때까지는 NMOS캐패시터(NC)의 영향을 받아 느리게 하강한다. 이때, 제어전압(Vc)에서 NMOS트랜지스터(N3)의 문턱전압을 뺀 전압으로부터 접지전압으로 떨어지는 과정에서, 외부 전원전압(VEXT)의 레벨이 큰 경우에는 NMOS캐패시터(NC)에 충전된 전압 및 NMOS트랜지스터들(N1, N3)에 인가되는 전압의 레벨이 크고, 외부 전원전압(VEXT)의 레벨이 작은 경우에는 NMOS캐패시터(NC)에 충전된 전압 및 NMOS트랜지스터들(N1, N3)에 인가되는 전압의 레벨이 작으므로, 출력신호(OUT1) 발생단자의 전압이 접지전압으로 떨어지는 시간은 거의 동일하게 된다.
따라서, 도3a에 나타낸 지연회로는 외부 전원전압(VEXT)에 관계없이 다음단에 연결될 지연회로를 구성하는 인버터의 트립(trip) 전압에 도달하는 시간이 거의 동일하게 된다.
도3b는 본 발명의 지연회로의 다른 실시예의 회로도로서, 도1b에 나타낸 지연회로의 출력신호(OUT2) 발생단자와 PMOS캐패시터(PC)사이에 제어전압(Vc)이 인가되는 게이트를 가진 NMOS트랜지스터(N4)를 추가하여 구성되어 있다.
도3b에 나타낸 회로의 동작을 설명하면 다음과 같다.
제어전압(Vc)은 도3a에 나타낸 제어전압(Vc)과 마찬가지로 외부전원전압(VEXT)의 변화에 따라 일정하게 낮은 전압 차이를 가지고 변화하는 전압이다. 예를 들면, 외부 전원전압(VEXT)이 2.2V에서 2.8V로 변화하는 경우에 제어전압(Vc)은 0.5V의 전압차이를 가지고 1.7V에서 2.3V로 변화하는 전압이 된다.
도3b에 나타낸 회로의 동작을 설명하면 다음과 같다.
입력신호(IN2)가 "하이"레벨이면 NMOS트랜지스터(N2)가 온되어 출력신호(OUT2) 발생단자는 접지전압으로 하강한다.
입력신호(IN2)가 "하이"레벨에서 "로우"레벨로 천이하면, PMOS트랜지스터(P2)가 온되어 출력신호(OUT2) 발생단자는 접지전압에서 외부 전원전압(VEXT)으로 상승한다. 이때, 출력신호(OUT2) 발생단자의 전압이 접지전압으로부터 제어전압(Vc)에서 NMOS트랜지스터(N4)의 문턱전압을 뺀 전압이 될 때까지는 NMOS트랜지스터(N4)가 온되어 PMOS캐패시터(PC)의 영향을 받아 느리게 상승되고, 제어전압(Vc)에서 NMOS트랜지스터(N4)의 문턱전압을 뺀 전압이상이 되면 NMOS트랜지스터(N4)가 오프되어 PMOS캐패시터(PC)의 영향을 받지 않고 외부 전원전압(VEXT)으로 빠르게 상승한다.
도3b에 나타낸 신호 지연회로는 입력신호(IN2)가 "하이"레벨에서 "로우"레벨로 천이되면 출력신호(OUT2) 발생단자의 전압이 접지전압으로부터 제어전압(Vc)에서 NMOS트랜지스터(N4)의 문턱전압을 뺀 전압까지 상승할 때까지는 PMOS캐패시터(PC)의 영향을 받아 느리게 상승한다. 이때, 외부 전원전압(VEXT)의 레벨이 큰 경우에는 PMOS캐패시터(PC)에 충전되는 전압 및 PMOS트랜지스터(P2)와 NMOS트랜지스터(N4)에 인가되는 전압의 레벨이 크고, 외부 전원전압(VEXT)의 레벨이 작은 경우에는 PMOS캐패시터(PC)에 충전되는 전압 및 PMOS트랜지스터(P2)와 NMOS트랜지스터(N4)에 인가되는 전압의 레벨이 작으므로, 출력신호(OUT2) 발생단자의 전압이 접지전압으로부터 제어전압(Vc)에서 NMOS트랜지스터(N4)의 문턱전압을 뺀 전압까지 상승하는 시간은 거의 동일하게 된다. 그리고, 출력신호(OUT2) 발생단자의 전압이 제어전압(Vc)에서 NMOS트랜지스터(N4)의 문턱전압을 뺀 전압으로부터 외부 전원전압(VEXT)으로 상승할 때까지는 PMOS캐패시터(PC)의 영향을 받지 않고 외부 전원전압(VEXT)에 의존하여 상승한다.
따라서, 도3b에 나타낸 지연회로는 외부 전원전압(VEXT)의 레벨의 관계없이 다음단에 연결될 지연회로를 구성하는 인버터의 트립(trip) 전압에 도달하는 시간이 거의 동일하게 된다.
도4는 도3a, b를 이용한 본 발명의 신호 지연회로의 실시예의 회로도로서, 인버터(I1), 저항(R1), NMOS캐패시터(NC), 및 NMOS트랜지스터(N3)로 구성된 지연회로들(DC7, DC9, DC11), 및 인버터(I2), 저항(R2), PMOS캐패시터(PC), 및 NMOS트랜지스터(N4)로 구성된 지연회로들(DC8, DC10, DC12)로 구성되어 있다.
도4에 나타낸 신호 지연회로는 지연회로들(DC7, DC8, DC9, DC10, DC11, DC12)을 종속 연결하여 구성되어 있다.
도4에 나타낸 신호 지연회로는 도3a에 나타낸 지연회로들(DC7, DC9, DC11)과 도3b에 나타낸 지연회로들(DC8, DC10, DC12)을 교대로 연결하여 구성함으로써, 입력신호(IN)가 "로우"레벨에서 "하이"레벨로 천이시에 지연회로들(DC7, DC8, DC9, DC10, DC11, DC12)에 의해서 지연하여 출력신호(OUT)를 "로우"레벨에서 "하이"레벨로 천이한다.
도4에 나타낸 신호 지연회로는 도3a, b에 나타낸 지연회로들을 이용하여 구성하였기 때문에 외부 전원전압(VEXT)의 레벨이 변화하더라도 출력신호(OUT)의 지연시간이 거의 동일하게 된다.
본 발명의 신호 지연회로는 외부 전원전압(VEXT)의 변화시에 외부 전원전압(VEXT)과 일정한 전압 차를 가지고 변화하는 제어전압(Vc)을 발생하고, 제어전압(Vc)에 응답하여 출력신호(OUT) 발생단자에 연결된 캐패시터의 충전 및 방전을 제어함으로써, 외부 전원전압(VEXT)의 레벨 변화에 무관하게 출력신호(OUT)가 다음 단에 연결될 회로의 트립 전압에 도달하는 시간이 거의 동일하게 된다.
즉, 본 발명의 신호 지연회로는 외부 전원전압(VEXT)의 레벨 변화에 무관하게 출력신호(OUT)의 지연시간이 거의 동일하게 된다.
도5는 도4에 나타낸 신호 지연회로의 동작을 시뮬레이션한 그래프로서, 2.2V의 외부 전원전압(VEXT)과 입력신호(IN(low))와 1.7V의 제어전압(Vc)이 인가되고, 2.8V의 외부 전원전압(VEXT)과 입력신호(IN(high))와 2.3V의 제어전압(Vc)이 인가되는 경우의 지연회로(DC7)의 출력신호(O1(low), O1(high))와 지연회로(DC8)의 출력신호(O2(low), O2(high))를 나타내는 그래프이다.
도5로부터 알 수 있듯이, 입력신호(IN(low))가 0V에서 2.2V로 천이하면, 지연회로(D7)의 출력신호(O1(low))가 1.2V가 될 때까지는 빠르게 하강하고, 출력신호(O1(low))가 1.2V에서 0V가 될 때까지는 느리게 하강한다. 마찬가지로, 입력신호(IN(high))가 0V에서 2.8V로 천이하면, 지연회로(D7)의 출력신호(O1(high))가 1.8V로 될 때까지는 빠르게 하강하고, 출력신호(O1(high))가 1.8V에서 0V가 될 때까지는 느리게 하강한다. 그리고, 다음단의 지연회로(D8)의 출력신호(O2(low))는 출력신호(O1(low))가 약 1.1V로 되고, 출력신호(O2(high))는 출력신호(O1(high))가 약 1.4V가 되면 "하이"레벨로 상승하기 시작한다. 즉, 지연회로(D8)의 출력신호(O2(high), O2(low))가 "하이"레벨로 상승하는 시점은 동일하다.
즉, 외부 전원전압(VEXT)의 높고 낮음에 관계없이 지연회로들(D7, D8) 각각을 구성하는 인버터(I1, I2)의 트립 전압까지의 지연 시간이 거의 동일하게 됨으로 지연시간이 거의 동일하게 된다.
도6은 도4에 나타낸 제어전압(Vc)을 발생하기 위한 회로의 실시예의 회로도로서, PMOS트랜지스터(P3), NMOS트랜지스터(N5), 저항들(R3, R4), 및 NMOS캐패시터(MC)로 구성되어 있다.
외부 전원전압(VEXT)이 인가되는 소스와 기준전압(Vref)이 인가되는 게이트를 가진 PMOS트랜지스터(P3), PMOS트랜지스터(P3)의 드레인과 접지전압사이에 직렬 연결된 저항들(R3, R4), 외부 전원전압이 인가되는 드레인과 PMOS트랜지스터(P3)의 드레인에 연결된 게이트와 저항들(R3, 4)의 공통점과 제어전압(Vc) 발생단자에 연결된 소스를 가진 NMOS트랜지스터(N5), 및 NMOS트랜지스터(N5)의 소스와 접지전압사이에 연결된 NMOS캐패시터(MC)로 구성되어 있다.
도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
PMOS트랜지스터(P3)는 정전류원으로서, 외부 전원전압(VEXT)의 레벨이 크면 PMOS트랜지스터(P3)를 통하여 흐르는 전류가 증가하게 되고, 외부 전원전압(VEXT)의 레벨이 작으면 PMOS트랜지스터(P3)를 통하여 흐르는 전류가 감소하게 된다. 즉, PMOS트랜지스터(P3)를 통하여 흐르는 전류는 외부 전원전압(VEXT)의 레벨에 따라 변화하게 된다. 따라서, 전압(Va)은 PMOS트랜지스터(P3)를 통하여 흐르는 전류가 증가하면 커지게 되고, 전류가 작아지면 작아지게 된다. 즉, 전압(Va)은 외부 전원전압(VEXT)의 변화를 따라 변화하게 된다. 저항들(R3, R4)은 전압(Va)를 분배하여 제어전압(Vc)을 발생한다. 따라서, 외부 전원전압(VEXT)으로부터 일정하게 강하된 전압 차를 가지는 제어전압(Vc)이 발생된다. NMOS트랜지스터(N5)는 파워 업시에 제어전압(Vc)을 안정하시키기 위한 것이며, NMOS캐패시터(NC)는 제어전압(Vc)이 장치내의 전원전압 또는 접지전압의 변화를 따라 변화하도록 함으로써 안정성을 증가하기 위한 것이다.
외부 전원전압(VEXT)의 변화에 따른 PMOS트랜지스터(P3)의 저항(Rp)은 아래의 식1로 나타낼 수 있다.
상기 식에서, β는 PMOS트랜지스터(P3)의 이득을, Vtp는 PMOS트랜지스터(P3)의 문턱전압을 각각 나타낸다.
따라서, 저항(R4)이 저항(R3)의 n배인 경우에 외부 전원전압(VEXT)의 변화에 따른 제어전압(Vc)의 변화는 아래의 식2로 나타낼 수 있다.
식 1에서, 분자의 값과 β, 및 Vtp의 값은 일정함으로 저항(Rp)은 외부 전원전압(VEXT)의 증가에 따라 감소하게 된다.
식2에서, 제어전압(Vc)은 외부 전원전압(VEXT) 증가시에 저항(Rp)가 감소함으로써 외부 전원전압(VEXT)와 일정한 전압 차를 가지고 변화한다.
따라서, 도6에 나타낸 제어전압(Vc) 발생회로는 외부 전원전압(VEXT)의 변화에 따라 일정한 전압 차를 가지고 변화하는 제어전압(Vc)을 발생한다.
도7은 도4에 나타낸 제어전압(Vc)을 발생하기 위한 회로의 다른 실시예의 회로도로서, 도6에 나타낸 저항(R3)대신에 저항들(R5, R6, R7, R8)과 퓨즈들(F1, F2, F3)로 연결하고, 저항(R4)대신에 저항들(R9, R10, R11, R12)과 퓨즈들(F4, F5, F6)을 연결하여 구성되어 있다.
저항들(R5, R6, R7) 각각과 병렬로 퓨즈들(F1, F2, F3)를 연결하고, 저항들(R9, R10, R11) 각각과 병렬로 퓨즈들(F4, F5, F6)을 연결하여 구성되어 있다.
도7에 나타낸 회로의 동작은 도6에 나타낸 회로의 동작과 동일하며, 단지 퓨즈들(F1, F2, F3, F4, F5, F6)을 컷팅하고 컷팅하지 않음에 의해서 저항값을 조절함으로써 제어전압(Vc)과 외부 전원전압(VEXT)의 전압 차를 조절할 수 있다.
도8은 도6에 나타낸 제어전압(Vc)를 발생하기 위한 회로의 외부전원전압(VEXT)에 따른 제어전압(Vc)의 변화를 시뮬레이션한 그래프이다.
도8에 나타낸 그래프로부터 알 수 있듯이, 외부 전원전압(VEXT)이 증가함에 따라 전압(Va)이 외부 전원전압(VEXT)의 증가율보다 더 크게 증가한다. 그러나, 제어전압(Vc)은 외부 전원전압(VEXT)과 일정한 전압 차()를 가지고 증가한다.
도9는 본 발명의 실시예의 제어전압(Vc) 안정화 회로의 실시예의 회로도로서, 외부 전원전압(VEXT)와 제어전압(Vc) 발생단자사이에 병렬 연결된 PMOS캐패시터들(PC1, PC2), 및 제어전압(Vc) 발생단자와 접지전압사이에 병렬 연결된 NMOS캐패시터들(NC1, NC2)로 구성되어 있다.
도9에 나타낸 회로를 반도체 메모리 장치의 신호 지연회로들 근처에 구성함으로써, 외부 전원전압(VEXT) 및 접지전압에 노이즈 성분이 포함되는 경우에 PMOS캐패시터들(PC1, PC2)과 NMOS캐패시터들(NC1, NC2)에 의해서 제어전압(Vc)이 외부 전원전압(VEXT) 및 접지전압의 변화를 따라서 변화하도록 한다.
도9에 나타낸 실시예의 회로는 외부 전원전압(VEXT)와 접지전압사이에 직렬 연결된 PMOS캐패시터(PC1)와 NM0S캐패시터(NC1)를 두단으로 연결한 구성을 나타내었으나, 1단 또는 3단 이상으로 구성하여도 상관없다.
상술한 본 발명의 실시예의 신호 지연회로는 입력신호(IN)가 "로우"레벨에서 "하이"레벨로 천이하는 경우에 외부 전원전압(VEXT)의 변화에 무관하게 입력신호(IN)의 지연 시간을 동일하게 한다.
도10은 도3a, b를 이용한 본 발명의 신호 지연회로의 다른 실시예의 회로도로서, 도4에 나타낸 지연회로들(DC7, DC9, DC11)과 지연회로들(DC8, DC10, DC12)의위치를 서로 바꾸어서 연결하여 구성되어 있다.
도10에 나타낸 신호 지연회로의 동작은 상술한 도4에 나타낸 신호 지연회로의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
도10에 나타낸 신호 지연회로는 입력 신호(IN)가 "하이"레벨에서 "로우"레벨로 천이하는 경우에 외부 전원전압(VEXT)의 변화에 무관하게 입력 신호(IN)의 지연 시간을 동일하게 한다.
도11은 본 발명의 신호 지연회로의 또 다른 실시예의 회로도로서, 저항들(R1, R2), 인버터(I3), PMOS캐패시터(PC), NMOS캐패시터(NC), 및 NM0S트랜지스터들(N3, N4)로 구성된 지연회로들(DC13, DC14, DC15, DC16, DC17, DC18)로 구성되어 있다.
도11에 나타낸 지연회로들(DC13, DC14, DC15, DC16, DC17, DC18) 각각은 입력신호(IN)가 "하이"레벨에서 "로우"레벨로 천이하는 경우에 외부 전원전압(VEXT)의 변화에 무관하게 입력신호(IN)를 동일한 시간동안 지연시키기 위한 저항(R2), PMOS캐패시터(PC), 및 NMOS트랜지스터(N4)를 인버터(I3)의 풀업 측에 연결하고, "로우"레벨에서 "하이"레벨로 천이하는 경우에 외부 전원전압(VEXT)의 변화에 무관하게 입력신호(IN)를 동일한 시간동안 지연시키기 위한 저항(R1), NMOS캐패시터(NC), 및 NMOS트랜지스터(N3)를 인버터(I3)의 풀다운 측에 연결하여 구성되어 있다.
도11에 나타낸 신호 지연회로의 동작은 도4 및 도9에 나타낸 신호 지연회로의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
도11에 나타낸 지연회로는 입력신호(IN)가 "하이"레벨에서 "로우"레벨로 천이하는 경우 및 "로우"레벨에서 "하이"레벨로 천이하는 경우에 외부 전원전압(VEXT)의 변화에 무관하게 입력신호(IN)의 지연 시간을 동일하게 한다.
상술한 신호 지연회로들은 6단의 지연회로들을 종속적으로 연결한 구성을 예로 들어 나타내었으나, 단 수에는 제한이 없다.
본 발명의 신호 지연회로를 반도체 메모리 장치에 적용하게 되면 외부 전원전압(VEXT)의 변화에 무관하게 일정한 지연 시간을 가지는 제어신호들을 발생할 수 있게 됨으로써 리드, 라이트 동작시 오동작의 가능성이 줄어들게 된다.
예를 들면, 반도체 메모리 장치의 비트 라인 센스 증폭기 인에이블 신호가 신호 지연회로를 사용하여 발생되는데, 외부 전원전압의 레벨에 관계없이 비트 라인 센스 증폭기 인에이블 신호의 인에이블 시점이 동일하게 됨으로써 반도체 메모리 장치의 동작이 오류없이 수행될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 신호 지연회로는 전원전압의 변화에 무관하게 입력신호의 지연시간을 동일하게 할 수 있다.
또한, 본 발명의 신호 지연회로를 이용한 반도체 메모리 장치는 외부 전원전압의 변화에 무관하게 제어신호들의 지연시간이 동일하게 됨으로써 동작의 신뢰성이 향상된다.

Claims (50)

  1. 전원전압과 접지전압사이에 연결되어 입력신호를 반전하기 위한 반전 수단; 및
    상기 반전 수단의 출력단과 접지전압사이에 연결되고 상기 전원전압의 변화에 따라 소정의 낮은 전압 차를 가지고 변화하는 제어전압에 응답하여 상기 반전 수단의 출력단의 캐패시턴스를 조절하기 위한 가변 캐패시터 수단을 구비하는 것을 특징으로 하는 신호 지연회로.
  2. 제1항에 있어서, 상기 반전 수단은
    상기 전원전압과 출력단사이에 연결된 풀업 트랜지스터; 및
    상기 출력단과 접지전압사이에 직렬 연결된 풀다운 트랜지스터 및 저항을 구비하는 것을 특징으로 하는 신호 지연회로.
  3. 제1항에 있어서, 가변 캐패시터 수단은
    제1노드와 접지전압에 연결된 캐패시터; 및
    상기 반전 수단의 출력단과 상기 제1노드사이에 연결되고 상기 제어전압에 응답하여 상기 반전 수단의 출력단의 전압이 소정 레벨이하로 떨어지면 상기 캐패시터를 상기 반전 수단의 출력단에 연결하기 위한 스위칭 트랜지스터를 구비하는 것을 특징으로 하는 신호 지연회로.
  4. 제3항에 있어서, 상기 캐패시터는
    NMOS캐패시터인 것을 특징으로 하는 신호 지연회로.
  5. 제3항에 있어서, 상기 스위칭 트랜지스터는
    NMOS트랜지스터인 것을 특징으로 하는 신호 지연회로.
  6. 전원전압과 접지전압사이에 연결되어 입력신호를 반전하기 위한 반전 수단; 및
    상기 전원전압과 상기 반전 수단의 출력단사이에 연결되고 상기 전원전압의 변화에 따라 소정의 낮은 전압 차를 가지고 변화하는 제어전압에 응답하여 상기 반전 수단의 출력단의 캐패시턴스를 조절하기 위한 가변 캐패시터 수단을 구비하는 것을 특징으로 하는 신호 지연회로.
  7. 제6항에 있어서, 상기 반전 수단은
    상기 전원전압과 출력단사이에 직렬 연결된 저항과 풀업 트랜지스터; 및
    상기 출력단과 접지전압사이에 연결된 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 신호 지연회로.
  8. 제6항에 있어서, 상기 가변 캐패시터 수단은
    상기 전원전압과 제1노드사이에 연결된 캐패시터; 및
    상기 제1노드와 상기 반전 수단의 출력단사이에 연결되고 상기 제어전압에 응답하여 상기 반전 수단의 출력단의 전압이 소정 레벨에 도달할 때까지 상기 캐패시터를 상기 반전 수단의 출력단에 연결하기 위한 스위칭 트랜지스터를 구비하는 것을 특징으로 하는 신호 지연회로.
  9. 제8항에 있어서, 상기 캐패시터는
    PMOS캐패시터인 것을 특징으로 하는 신호 지연회로.
  10. 제8항에 있어서, 상기 스위칭 트랜지스터는
    NMOS트랜지스터인 것을 특징으로 하는 신호 지연회로.
  11. 전원전압과 접지전압사이에 연결되어 입력신호를 반전하기 위한 반전 수단;
    상기 전원전압과 상기 반전 수단의 출력단사이에 연결되고 상기 전원전압의 변화에 따라 소정의 낮은 전압 차를 가지고 변화하는 제어전압에 응답하여 상기 입력신호가 제1상태에서 제2상태로 천이시에 상기 반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제1가변 캐패시터 수단; 및
    상기 반전 수단의 출력단과 접지전압사이에 연결되고 상기 제어전압에 응답하여 상기 입력신호가 제2상태에서 제1상태로 천이시에 상기 반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제2가변 캐패시터 수단을 구비한 소정 개수의 지연회로들을 구비하는 것을 특징으로 하는 신호 지연회로.
  12. 제11항에 있어서, 상기 반전 수단은
    상기 전원전압과 상기 출력단사이에 직렬 연결된 제1저항과 제1풀업 트랜지스터; 및
    상기 출력단과 접지전압사이에 직렬 연결된 제1풀다운 트랜지스터와 제2저항을 구비하는 것을 특징으로 하는 신호 지연회로.
  13. 제11항에 있어서, 상기 제1가변 캐패시터 수단은
    제1노드와 접지전압에 연결된 제1캐패시터; 및
    상기 반전 수단의 출력단과 상기 제1노드사이에 연결되고 상기 제어전압에 응답하여 상기 반전 수단의 출력단의 전압이 소정 레벨이하로 떨어지면 상기 제1캐패시터를 상기 반전 수단의 출력단에 연결하기 위한 제1스위칭 트랜지스터를 구비하는 것을 특징으로 하는 신호 지연회로.
  14. 제13항에 있어서, 상기제1캐패시터는
    NMOS캐패시터인 것을 특징으로 하는 신호 지연회로.
  15. 제13항에 있어서, 상기 제1스위칭 트랜지스터는
    제1NMOS트랜지스터인 것을 특징으로 하는 신호 지연회로.
  16. 제11항에 있어서, 상기 제2가변 캐패시터 수단은
    상기 전원전압과 제2노드사이에 연결된 제2캐패시터; 및
    상기 제2노드와 상기 반전 수단의 출력단사이에 연결되고 상기 제어전압에 응답하여 상기 반전 수단의 출력단의 전압이 소정 레벨에 도달할 때까지 상기 제2캐패시터를 상기 반전 수단의 출력단에 연결하기 위한 제2스위칭 트랜지스터를 구비하는 것을 특징으로 하는 신호 지연회로.
  17. 제16항에 있어서, 상기 제2캐패시터는
    PMOS캐패시터인 것을 특징으로 하는 신호 지연회로.
  18. 제16항에 있어서, 상기 제2스위칭 트랜지스터는
    제2NMOS트랜지스터인 것을 특징으로 하는 신호 지연회로.
  19. 전원전압과 접지전압사이에 연결되어 제1입력신호를 반전하기 위한 제1반전 수단과
    상기 제1반전 수단의 출력단과 접지전압사이에 연결되고 상기 전원전압의 변화에 따라 소정의 낮은 전압 차를 가지고 변화하는 제어전압에 응답하여 상기 제1반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제1가변 캐패시터 수단을 구비한 제1지연수단; 및
    상기 전원전압과 접지전압사이에 연결되어 제2입력신호를 반전하기 위한 제2반전 수단과
    상기 전원전압과 상기 제2반전 수단의 출력단사이에 연결되고 상기 제어전압에 응답하여 상기 제2반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제2가변 캐패시터 수단을 구비한 제2지연수단을 구비하고,
    상기 제1지연수단과 상기 제2지연수단을 종속 연결한 것을 특징으로 하는 신호 지연회로.
  20. 제19항에 있어서, 상기 제1반전 수단은
    상기 전원전압과 출력단사이에 연결된 제1풀업 트랜지스터; 및
    상기 출력단과 접지전압사이에 직렬 연결된 제1풀다운 트랜지스터 및 제1저항을 구비하는 것을 특징으로 하는 신호 지연회로.
  21. 제19항에 있어서, 제1가변 캐패시터 수단은
    제1노드와 접지전압에 연결된 제1캐패시터; 및
    상기 제1반전 수단의 출력단과 상기 제1노드사이에 연결되고 상기 제어전압에 응답하여 상기 반전 수단의 출력단의 전압이 소정 레벨이하로 떨어지면 상기 제1캐패시터를 상기 반전 수단의 출력단에 연결하기 위한 제1스위칭 트랜지스터를 구비하는 것을 특징으로 하는 신호 지연회로.
  22. 제21항에 있어서, 상기 제1캐패시터는
    NMOS캐패시터인 것을 특징으로 하는 신호 지연회로.
  23. 제21항에 있어서, 상기 제1스위칭 트랜지스터는
    제1NMOS트랜지스터인 것을 특징으로 하는 신호 지연회로.
  24. 제19항에 있어서, 상기 제2반전 수단은
    상기 전원전압과 출력단사이에 직렬 연결된 제2저항과 제2풀업 트랜지스터; 및
    상기 출력단과 접지전압사이에 연결된 제2풀다운 트랜지스터를 구비하는 것을 특징으로 하는 신호 지연회로.
  25. 제19항에 있어서, 제2가변 캐패시터 수단은
    상기 전원전압과 제2노드사이에 연결된 제2캐패시터; 및
    상기 제2노드와 제2반전 수단의 출력단사이에 연결되고 상기 제어전압에 응답하여 상기 반전 수단의 출력단의 전압이 소정 레벨에 도달할 때까지 상기 제2캐패시터를 상기 반전 수단의 출력단에 연결하기 위한 제2스위칭 트랜지스터를 구비하는 것을 특징으로 하는 신호 지연회로.
  26. 제25항에 있어서, 상기 제2캐패시터는
    PMOS캐패시터인 것을 특징으로 하는 신호 지연회로.
  27. 제25항에 있어서, 상기 제2스위칭 트랜지스터는
    제2NMOS트랜지스터인 것을 특징으로 하는 신호 지연회로.
  28. 외부 전원전압이 인가되는 복수개의 신호 지연회로들을 구비한 반도체 메모리 장치에 있어서,
    상기 복수개의 신호 지연회로들 각각이
    상기 외부 전원전압과 접지전압사이에 연결되어 제1입력신호를 반전하기 위한 제1반전 수단과
    상기 제1반전 수단의 출력단과 접지전압사이에 연결되고 상기 전원전압의 변화에 따라 소정의 낮은 전압 차를 가지고 변화하는 제어전압에 응답하여 상기 제1반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제1가변 캐패시터 수단을 구비한 제1지연수단; 및
    상기 외부 전원전압과 접지전압사이에 연결되어 제2입력신호를 반전하기 위한 제2반전 수단과
    상기 외부 전원전압과 상기 제2반전 수단의 출력단사이에 연결되고 상기 제어전압에 응답하여 상기 제2반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제2가변 캐패시터 수단을 구비한 제2지연수단을 구비하고,
    상기 제1지연수단과 상기 제2지연수단을 종속 연결한 것을 특징으로 하는 반도체 메모리 장치.
  29. 제28항에 있어서, 상기 반도체 메모리 장치는
    상기 외부 전원전압과 제1노드사이에 연결된 정전류원;
    상기 제1노드와 접지전압사이에 연결되고 상기 제1노드의 전압을 분배하여 상기 제어전압을 발생하기 위한 전압 분배수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제29항에 있어서, 상기 전압 분배수단은
    상기 제1노드와 상기 제어전압 발생단자사이에 직렬 연결된 소정 개수의 제1저항들;
    상기 제1저항들 각각과 병렬 연결된 소정 개수의 제1퓨즈들;
    상기 제어전압 발생단자와 접지전압사이에 직렬 연결된 소정 개수의 제2저항들; 및
    상기 제2저항들 각각과 병렬 연결된 소정 개수의 제2퓨즈들을 구비하여,
    상기 제1퓨즈와 상기 제2퓨즈를 컷팅함에 의해서 상기 제어전압을 조절하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제28항에 있어서, 상기 복수개의 신호 지연회로들 각각의 제어전압 발생단자 근처에
    상기 외부 전원전압과 상기 제어전압 발생단자사이에 병렬 연결된 소정 개수의 제1캐패시터들; 및
    상기 제어전압 발생단자와 접지전압사이에 병렬 연결된 소정 개수의 제2캐패시터들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  32. 제28항에 있어서, 상기 제1반전 수단은
    상기 외부 전원전압과 출력단사이에 연결된 제1풀업 트랜지스터; 및
    상기 출력단과 접지전압사이에 직렬 연결된 제1풀다운 트랜지스터 및 제3저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제28항에 있어서, 제1가변 캐패시터 수단은
    제2노드와 접지전압에 연결된 제3캐패시터; 및
    상기 제1반전 수단의 출력단과 상기 제2노드사이에 연결되고 상기 제어전압에 응답하여 상기 반전 수단의 출력단의 전압이 소정 레벨이하로 떨어지면 상기 제3캐패시터를 상기 반전 수단의 출력단에 연결하기 위한 제1스위칭 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제33항에 있어서, 상기 제3캐패시터는
    NMOS캐패시터인 것을 특징으로 하는 반도체 메모리 장치.
  35. 제33항에 있어서, 상기 제1스위칭 트랜지스터는
    제1NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  36. 제28항에 있어서, 상기 제2반전 수단은
    상기 외부 전원전압과 출력단사이에 직렬 연결된 제4저항과 제2풀업 트랜지스터; 및
    상기 출력단과 접지전압사이에 연결된 제2풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제28항에 있어서, 제2가변 캐패시터 수단은
    상기 외부 전원전압과 제3노드사이에 연결된 제4캐패시터; 및
    상기 제3노드와 제2반전 수단의 출력단사이에 연결되고 상기 제어전압에 응답하여 상기 제2반전 수단의 출력단의 전압이 소정 레벨에 도달할 때까지 상기 제4캐패시터를 상기 반전 수단의 출력단에 연결하기 위한 제2스위칭 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제37항에 있어서, 상기 제4캐패시터는
    PMOS캐패시터인 것을 특징으로 하는 반도체 메모리 장치.
  39. 제37항에 있어서, 상기 제2스위칭 트랜지스터는
    제2NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  40. 외부 전원전압이 인가되는 복수개의 신호 지연회로들을 구비한 반도체 메모리 장치에 있어서,
    상기 복수개의 신호 지연회로들 각각이
    상기 외부 전원전압과 접지전압사이에 연결되어 입력신호를 반전하기 위한 반전 수단;
    상기 외부 전원전압과 상기 반전 수단의 출력단사이에 연결되고 상기 전원전압의 변화에 따라 소정의 낮은 전압 차를 가지고 변화하는 제어전압에 응답하여 상기 입력신호가 제1상태에서 제2상태로 천이시에 상기 반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제1가변 캐패시터 수단; 및
    상기 반전 수단의 출력단과 접지전압사이에 연결되고 상기 제어전압에 응답하여 상기 입력신호가 제2상태에서 제1상태로 천이시에 상기 반전 수단의 출력단의 캐패시턴스를 조절하기 위한 제2가변 캐패시터 수단을 구비한 소정 개수의 지연회로들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  41. 제40항에 있어서, 상기 반도체 메모리 장치는
    상기 외부 전원전압과 제1노드사이에 연결된 정전류원; 및
    상기 제1노드와 접지전압사이에 연결되고 상기 제1노드의 전압을 분배하여 상기 제어전압을 발생하기 위한 전압 분배수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  42. 제41항에 있어서, 상기 전압 분배수단은
    상기 제1노드와 상기 제어전압 발생단자사이에 직렬 연결된 소정 개수의 제1저항들;
    상기 제1저항들 각각과 병렬 연결된 소정 개수의 제1퓨즈들;
    상기 제어전압 발생단자와 접지전압사이에 직렬 연결된 소정 개수의 제2저항들; 및
    상기 제2저항들 각각과 병렬 연결된 소정 개수의 제2퓨즈들을 구비하여,
    상기 제1퓨즈와 상기 제2퓨즈를 컷팅함에 의해서 상기 제어전압을 조절하는 것을 특징으로 하는 반도체 메모리 장치.
  43. 제40항에 있어서, 상기 복수개의 신호 지연회로들 각각의 제어전압 발생단자 근처에
    상기 외부 전원전압과 상기 제어전압 발생단자사이에 병렬 연결된 소정 개수의 제1캐패시터들; 및
    상기 제어전압 발생단자와 접지전압사이에 병렬 연결된 소정 개수의 제2캐패시터들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  44. 제40항에 있어서, 상기 반전 수단은
    상기 전원전압과 상기 출력단사이에 직렬 연결된 제1저항과 제1풀업 트랜지스터; 및
    상기 출력단과 접지전압사이에 직렬 연결된 제1풀다운 트랜지스터와 제2저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  45. 제40항에 있어서, 상기 제1가변 캐패시터 수단은
    제2노드와 접지전압에 연결된 제3캐패시터; 및
    상기 반전 수단의 출력단과 상기 제2노드사이에 연결되고 상기 제어전압에 응답하여 상기 반전 수단의 출력단의 전압이 소정 레벨이하로 떨어지면 상기 제3캐패시터를 상기 반전 수단의 출력단에 연결하기 위한 제1스위칭 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  46. 제45항에 있어서, 상기 제3캐패시터는
    NMOS캐패시터인 것을 특징으로 하는 반도체 메모리 장치.
  47. 제45항에 있어서, 상기 제1스위칭 트랜지스터는
    제1NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  48. 제40항에 있어서, 상기 제2가변 캐패시터 수단은
    상기 전원전압과 제3노드사이에 연결된 제4캐패시터; 및
    상기 제3노드와 상기 반전 수단의 출력단사이에 연결되고 상기 제어전압에 응답하여 상기 반전 수단의 출력단의 전압이 소정 레벨에 도달할 때까지 상기 제4캐패시터를 상기 반전 수단의 출력단에 연결하기 위한 제2스위칭 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  49. 제48항에 있어서, 상기 제4캐패시터는
    PMOS캐패시터인 것을 특징으로 하는 반도체 메모리 장치.
  50. 제48항에 있어서, 상기 제2스위칭 트랜지스터는
    제2NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
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