KR20020033250A - 교환시스템의 데이터 실시간 처리 장치 및 방법 - Google Patents

교환시스템의 데이터 실시간 처리 장치 및 방법 Download PDF

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Abstract

본 발명은 전전자 교환시스템에서 비주기적인 데이터의 실시간처리시 CPU와 T-스위치간의 실시간 연동상태를 유지하기 위해 공유 램을 사용하는 경우 대용량 다채널의 데이터를 처리할 수 있도록 한 전전자 교환시스템에서 비주기적인 데이터의 실시간 처리장치 및 그 방법을 제공하기 위한 것으로, 이러한 본 발명은, T-스위치와 데이터를 교환하는 CPU와; 송수신 데이터를 저장하는 공유 메모리단과; 수신데이터를 공유 메모리단(30)에 쓰는 Rx 메모리 정합부와; 공유 메모리단의 데이터를 읽어 전송하는 Tx 메모리 정합부와; 공유 메모리단으로 읽기/쓰기 되는 데이터의 입출력 버퍼를 선택하고 각 메모리를 리프레쉬하는 버퍼선택 및 RAS/CAS 재생부와; 일정 주기마다 인터럽트신호를 재생하는 타이머 및 인터럽트 재생부와; 송수신 데이터를 T-스위치와 교환하는 T-스위치 정합부로 이루어진 장치와,
상기 장치에 적용되는 실시간 처리방법을 제공하여,
공유 메모리의 송신데이터 영역과 수신데이터 영역에 Burst Access 기능을 갖춘 DRAM을 사용하고 CPU의 이벤트 처리시간을 충분히 확보함으로써, 다채널의 대용량 데이터를 안정적으로 처리할 수 있게 된다.

Description

교환시스템의 데이터 실시간 처리 장치 및 방법 {Apparatus and Method for real-time processing in exchange system}
본 발명은 전전자 교환시스템에서 비주기적인 데이터의 실시간처리(Realtime Processing)에 관한 것으로, 특히 PCM(Pulse Code Modulation) 데이터의 처리시 CPU와 T-Switch간의 실시간 연동상태를 유지하기 위해 공유 램(Shared RAM)을 사용하는 경우 대용량 다채널의 데이터를 처리할 수 있도록 한 전전자 교환시스템에서 비주기적인 데이터의 실시간 처리장치 및 그 방법에 관한 것이다.
일반적으로 전전자 교환시스템과 같이 실시간처리를 요하는 시스템은 처리대상 데이터의 발생시 지연시간없이 실시간으로 처리하게 된다. 즉, 데이터 발생량과 시간을 정교하게 예측할 수 없는 환경에서 고속 대용량의 프로세서를 이용하여 발생되는 데이터를 즉시 처리하게 된다.
이때 프로세서는 고속의 처리속도를 갖게 되므로 상대적으로 저속인 램을 공유하는 경우가 많다. 다수의 프로세서가 하나 또는 그 이상의 램을 공유할 수 있는데, 이러한 공유 램을 사용하는 경우에는 램에 대한 각 프로세서의 접근을 조정하기 위한 수단이 구비되어야 한다.
이하, 공유 램을 사용하는 전전자 교환시스템의 실시간처리에 대한 종래기술을 설명한다.
먼저, 도1은 종래기술에 의한 전전자 교환시스템의 실시간 처리장치의 블록구성도이고, 도2는 인터럽트를 예시한 신호 타이밍도이다.
상기 도1에 도시된 바와 같이 종래의 장치는, CPU(11)와; 공유램(12)과; Rx 메모리 정합부(13)와; Tx 메모리 정합부(14)와; 타이머 및 인터럽트 재생부(15)와; T-스위치 정합부(16)로 구성된다.
이와 같이 구성되는 장치의 동작을 설명하면 다음과 같다.
실시간 처리의 특징을 살리기 위해서는 타임스위치에 정합되는 송수신 직렬 데이터(Tx/Rx Serial Data)를 얼마의 시간단위로 처리할 것인지를 결정하여야 한다. 상기 처리시간 간격은 일반적으로 수 ms이다.
도2에서 타임스위치의 프레임 동기신호가 125us마다 한번씩 64개의 타임슬롯을 1바이트씩 전송하는 체계로 되어 있는 경우를 예시하여 설명한다. 이처럼 8ms 단위로 8개의 타임슬롯을 처리한다고 하면, 한번 처리시 64개 프레임 분량의 직렬데이터를 처리하는 것을 의미한다.
T-스위치 정합부(16)는 하나의 프레임내 8개의 타임슬롯을 각 타임슬롯별로 TxD와 RxD로 직렬에서 병렬로 변환하거나 직렬에서 병렬로 변환하게 된다.
한편, 공유램(12)은 송신데이터 저장부(Tx0, Tx1)와 수신데이터 저장부(Rx0, Rx1)로 구분되며, 각 저장부(Tx0, Tx1)(Rx0, Rx1)는 8ms 분량의 저장공간을 2개씩 구비하여 각각 Tx0과 Tx1, Rx0과 Rx1로 구분하게 된다. 이때 각 저장공간(Tx0)(Tx1)(Rx0)(Rx1)의 8ms 분량은 512바이트(64바이트*8타임슬롯=512바이트)이다.
이처럼 공유램(12)의 저장공간을 구분하는 것은 8ms 분량의 데이터가 0번 영역에 읽기/쓰기 되어 있는 경우에 신규 발생한 송수신 데이터를 1번 영역에 읽기/쓰기하기 위함이다. 그리고 0번 영역과 1번 영역에 대한 읽기/쓰기 동작은 상기 영역을 순환하면서 이루어진다.
그러면 타이머 및 인터럽트 재생부(15)가 8ms 단위로 CPU(11)에 대한 인터럽트(INT Signal)를 재생하게 된다.
CPU(11)는 내장된 프로그램에 의해 타이머 및 인터럽트 재생부(15)에서 생성되는 8ms 주기의 인터럽트 신호를 수신한 후 타임스위치로부터 수신되는 데이터(RxD)와 타임스위치로 전송할 데이터(TxD)를 공유램(12)으로 읽기/쓰기 한다.
Rx 메모리 정합부(13)는 T-스위치 정합부(16)를 통해 타임스위치로부터 수신되는 데이터를 타임슬롯별로 8ms 분량만큼씩 나누어 공유램(12)의 수신데이터 저장부(Rx0, Rx1)에 즉시 저장하게 된다. 이때 공유램(12)에 저장되는 데이터는 64*8 비트의 Rx 병렬 데이터이다.
그리고 Tx 메모리 정합부(14)는 공유램(12)의 송신데이터 저장부(Tx0, Tx1)에서 8ms 분량(64바이트)만큼씩 읽어 T-스위치 정합부(16)를 통해 타임스위치로 전송하게 된다.
CPU(11)가 공유램(12)에 접근하는 경우 데이터의 처리시간이 8ms 시간이면 충분하므로, CPU(11)는 공유램(12)에 대한 읽기/쓰기 동작시 Burst 모드가 아닌 Single Beat 모드로 동작하게 된다.
이러한 동작으로 PCM 데이터와 같이 실시간 처리를 요하는 데이터의 처리에 있어 공유램(12)은 하나의 메모리에 Tx 영역과 Rx 영역으로 구분 운용되며, 읽기/쓰기 되는 데이터간 충돌을 방지하기 위하여 일반적으로 DPRAM(Dual Port RAM)을 사용한다.
따라서 적은 용량의 DPRAM을 사용하는 경우에도 램에 접근하는 주소가 다르기만 하면 서로 충돌하지 않고 데이터의 송수신이 가능하게 된다.
그러나 상기 설명한 종래기술은, 적은 타임슬롯의 처리에는 적용가능하나 많은 채널을 갖는 데이터의 처리가 어려운 단점이 있었다.
즉, DPRAM의 용량에 한계가 있는 점과 Single Beat 모드로 동작하는 CPU의 경우 다채널의 데이터 처리시 한번에 처리할 데이터의 양이 많기 때문에 8ms의 시간안에 해당 프로세스를 완료할 수 없어 타임슬롯별 PCM 데이터의 손실을 유발시킬 수 있었던 것이다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 전전자 교환시스템에서 PCM(Pulse Code Modulation) 데이터와 같은 비주기적인 데이터의 실시간처리시 CPU와 T-Switch간의 실시간 연동상태를 유지하기 위해 공유 램(Shared RAM)을 사용하는 경우 대용량 다채널의 데이터를 처리할 수 있도록 한 전전자 교환시스템에서 비주기적인 데이터의 실시간 처리장치 및 그 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 전전자 교환시스템에서 비주기적인 데이터의 실시간 처리장치는, 공유 메모리단을 통해 T-스위치와 데이터를 교환하는 CPU와; 상기 CPU와 T-스위치간에 교환되는 송수신 데이터를 저장하는공유 메모리단과; T-스위치 정합부에서 수신되는 데이터를 상기 공유 메모리단(30)에 쓰는 Rx 메모리 정합부와; 상기 공유 메모리단의 데이터를 읽어 T-스위치 정합부로 전송하는 Tx 메모리 정합부와; 상기 공유 메모리단으로 읽기/쓰기되는 데이터의 입출력 버퍼를 선택하고 각 메모리를 리프레쉬하는 버퍼선택 및 RAS/CAS 재생부와; 일정 주기마다 인터럽트신호를 상기 CPU로 출력하는 타이머 및 인터럽트 재생부와; 송수신 데이터를 T-스위치와 교환하는 T-스위치 정합부로 이루어짐을 그 기술적 구성상의 특징으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 전전자 교환시스템에서 비주기적인 데이터의 실시간 처리방법은, T-스위치로부터 데이터가 수신되면 상기 수신 데이터를 저장할 메모리의 버퍼를 선택하고 RAS/CAS 신호를 재생하는 단계와; Rx 메모리 정합부가 상기 RAS/CAS 신호에 따라 수신 데이터를 상기 선택된 버퍼로 전송하는 단계와; Rx 메모리 정합부의 데이터 전송시 일정시간이 경과하여 인터럽트가 재생되면 CPU가 공유 메모리단에 저장된 수신데이터를 Burst 모드로 읽는 단계와; T-스위치로 데이터를 전송하는 경우 CPU가 Burst 모드로 동작하여 공유 메모리단에 데이터를 쓰는 단계와; Tx 메모리 정합부가 공유 메모리단의 송신데이터를 읽어 64개 프레임을 T-스위치 정합부로 전송하면, T-스위치 정합부가 상기 데이터를 직렬로 변환하여 T-스위치로 전송하는 단계를 수행함을 그 기술적 구성상의 특징으로 한다.
도1은 종래기술에 의한 전전자 교환시스템의 실시간 처리장치의 블록구성도이고,
도2는 인터럽트를 예시한 신호 타이밍도이며,
도3은 본 발명의 일실시예에 의한 전전자 교환시스템에서 비주기적인 데이터의 실시간 처리장치 및 그 방법의 블록구성도이고,
도4는 도2에 적용되는 전전자 교환시스템에서 비주기적인 데이터의 실시간 처리방법의 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : CPU 21 : Rx 메모리 정합부 22 : Tx 메모리 정합부
23 : 버퍼선택 및 RAS/CAS 재생부
24 : 타이머 및 인터럽트 재생부
25 : T-스위치 정합부 30 : 공유 메모리단
이하, 상기와 같은 전전자 교환시스템에서 비주기적인 데이터의 실시간 처리장치 및 그 방법의 기술적 사상에 따른 실시예에 의거 본 발명의 구성 및 동작을 상세히 설명한다.
먼저, 도3은 본 발명의 일실시예에 의한 전전자 교환시스템에서 비주기적인 데이터의 실시간 처리장치의 블록구성도이고, 도4는 도2에 적용되는 전전자 교환시스템에서 비주기적인 데이터의 실시간 처리방법의 흐름도이다.
상기 도3에 도시된 바와 같이 본 발명에 의한 장치의 적절한 실시예는, 공유 메모리단(30)을 통해 T-스위치와 데이터를 교환하는 CPU(20)와; 상기 CPU(20)와 T-스위치간에 교환되는 송수신 데이터를 저장하는 공유 메모리단(30)과; T-스위치 정합부(25)에서 수신되는 데이터를 상기 공유 메모리단(30)에 쓰는 Rx 메모리 정합부(21)와; 상기 공유 메모리단(30)의 데이터를 읽어 T-스위치 정합부(25)로 전송하는 Tx 메모리 정합부(22)와; 상기 공유 메모리단(30)으로 읽기/쓰기되는 데이터의 입출력 버퍼를 선택하고 각 메모리를 리프레쉬하는 버퍼선택 및 RAS/CAS 재생부(23)와; 8ms 주기마다 인터럽트신호를 상기 CPU(20)로 출력하는 타이머 및 인터럽트 재생부(24)와; 송수신 데이터를 T-스위치와 교환하는 T-스위치 정합부(25)로 구성된다.
그리고 도4에 도시된 바와 같이 본 발명에 의한 방법의 적절한 실시예는, T-스위치로부터 데이터가 수신되면 상기 수신 데이터를 저장할 메모리의 버퍼를 선택하고 RAS/CAS 신호를 재생하는 단계(ST11~ST12)와; Rx 메모리 정합부가 상기 RAS/CAS 신호에 따라 수신 데이터를 상기 선택된 버퍼로 전송하는 단계(ST13)와;Rx 메모리 정합부의 데이터 전송시간이 8ms를 경과하여 인터럽트가 재생되면 CPU가 공유 메모리단에 저장된 수신데이터를 Burst 모드로 읽는 단계(ST14~ST16)와; T-스위치로 데이터를 전송하는 경우 CPU가 Burst 모드로 동작하여 공유 메모리단에 데이터를 쓰는 단계(ST21~ST22)와; Tx 메모리 정합부가 공유 메모리단의 송신데이터를 읽어 64개 프레임을 T-스위치 정합부로 전송하면, T-스위치 정합부가 상기 데이터를 직렬로 변환하여 T-스위치로 전송하는 단계(ST23~ST24)를 수행한다.
이와 같이 구성되는 본 발명에 의한 장치와 그에 적용되는 방법의 동작을 도2에 도시된 타임스위치의 프레임 동기신호가 125us마다 한번씩 64개의 타임슬롯을 1바이트씩 전송하는 체계의 경우를 예시하여 설명하면 다음과 같다.
본 발명은 대용량의 데이터를 고속처리함으로써 비주기적으로 발생하는 PCM 데이터 등을 CPU(20)와 T-스위치간에 실시간 교환하여 처리할 수 있도록 한다. 그래서 8ms 시간안에 대용량의 데이터를 처리할 수 없었던 종래기술의 문제점을 극복하게 된다.
도3에서 타이머 및 인터럽트 재생부(24)와 T-스위치 정합부(25)는 종래기술과 동일하게 구성되며 그에 따른 동작은 기 설명한 바와 같다. 즉, T-스위치 정합부(25)는 하나의 프레임내 8개의 타임슬롯을 각 타임슬롯별로 TxD와 RxD로 직렬에서 병렬로 변환하거나 병렬에서 직렬로 변환하게 된다. 타이머 및 인터럽트 재생부(24)는 8ms 단위로 CPU(20)에 대한 인터럽트(INT Signal)를 재생하게 된다.
본 발명이 제안하는 장치에서 CPU(20)는 내장된 프로그램에 의해 타이머 및 인터럽트 재생부(24)에서 생성되는 8ms 주기의 인터럽트 신호를 수신한 후 T-스위치로부터 수신되는 데이터(RxD)와 T-스위치로 전송할 데이터(TxD)를 공유 메모리단(30)으로 읽기/쓰기 한다.
이때 CPU(20)는 다채널의 데이터를 한번의 이벤트로 처리하여야 하므로 Single Beat 모드보다는 DMA(Direct Memory Access) 기능이 부가된 형태를 사용하게 된다. 그래서 DMA 기능을 통해 공유 메모리단(30)의 각 메모리에 접근한다.
공유 메모리단(30)의 경우 각 메모리 영역 Rx0/Rx1/Tx0/Tx1에 대하여 별도의 DRAM을 각각 사용한다. 각 메모리 영역마다 구비되는 DRAM은 CPU(20)쪽과 SHW(Sub HighWay)쪽 모두에 어드레스 버퍼(ADD Buff0)(ADD Buff1)와 데이터 버퍼(Data Buff0)(Data Buff1)를 둔다.
상기 공유 메모리단(30)의 각 메모리 영역에 구비된 버퍼(ADD Buff0, ADD Buff1, Data Buff0, Data Buff1)는 버퍼선택 및 RAS/CAS 재생부(23)의 버퍼선택신호(Buf_Sel[0..3])에 따라 동작하여 어느 순간에도 하나의 주체가 DRAM에 접근할 수 있도록 한다.
한편, 공유 메모리단(30)이 DRAM을 구비하고 있으므로, DRAM의 특성상 리프레쉬를 재생하는 기능이 필요하다. 그래서 버퍼선택 및 RAS/CAS 재생부(23)가 DRAM의 리프레쉬를 위한 RAS/CAS 신호를 제공한다.
그리고 버퍼선택 및 RAS/CAS 재생부(23)는 각 메모리 정합부(21)(22)에 대한 리프레쉬(Refresh) 기능을 수행하기 위한 리프레쉬 중재회로를 구비하며 공유 메모리단(30)의 버퍼를 선택하기 위한 버퍼선택회로 및 RAS/CAS 회로기능을 갖는다.
상기 버퍼선택 및 RAS/CAS 재생부(23)는 CPU(20)와 Tx/Rx 메모리정합부(21)(22)가 공유 메모리단(30)의 각 DRAM에 교대로 접근하므로, 다수의 기능부가 접근시 서로 영향을 주지 않도록 DRAM에 일정한 주기의 리프레쉬 신호를 공급한다.
또한, 상기 버퍼선택 및 RAS/CAS 재생부(23)는 버퍼선택신호(Buf_Sel[0..3])를 이용하여 공유 메모리단(30)을 제어함으로써, 8ms 주기마다 공유 메모리단(30)의 DRAM에 교대로 접근할 수 있도록 어드레스 및 데이터 버스(ADD Bus)(Data Bus)를 충돌없이 연결하게 된다.
Rx 메모리 정합부(21)와 Tx 메모리 정합부(22)는 공유 메모리단(30)에 구비되는 DRAM을 엑세스할 수 있는 형태로 구성한다.
Rx 메모리 정합부(21)의 경우 하나의 프레임내 각 타임슬롯별 데이터를 T-스위치 정합부(25)로부터 수신하여 버퍼선택 및 RAS/CAS 재생부(23)가 제공하는 RAS/CAS 신호에 동기시키게 된다.
상기 RAS/CAS 신호에 동기된 데이터는 Single Beat 모드에서 8ms마다 64프레임 분량만큼씩 공유 메모리단(30)의 수신데이터 영역(Rx0, Rx1)에 쓰여진다. 데이터 쓰기가 진행되는 수신데이터 영역은 기 설명한 바와 같이 순환한다.
또한, Tx 메모리 정합부(22)는 8ms 마다 순환하는 송신데이터 영역 Tx0 또는 Tx1의 병렬 데이터를 버퍼선택 및 RAS/CAS 재생부(23)가 제공하는 RAS/CAS 신호에 동기시켜서 1바이트 단위로 DRAM 타이밍에 맞춰 읽어나가게 된다.
Tx 메모리 정합부(22)가 DRAM에서 읽은 데이터는 T-스위치 정합부(25)로 전송되는데, 8ms마다 총 64프레임 분량의 데이터 전송이 이루어진다.
이상 설명한 바와 같은 본 발명에 의한 장치에 적용되는 방법을 설명한다.
우선, T-스위치 정합부(25)는 T-스위치로 데이터를 송수신한다. T-스위치 정합부(25)는 수신되는 데이터를 각 타임슬롯마다 직병렬 변환한 후 Rx 메모리 정합부(21)로 전송한다(ST11).
Rx 메모리 정합부(21)는 병렬의 데이터가 저장될 어드레스(Rx ADD)를 지정하여 RAS/CAS 신호에 따라 공유 메모리단(30)으로 전송하는데(ST12), 이때 병렬의 데이터를 한 바이트씩 전송한다. 이러한 동작을 통해 64타임슬롯으로 구성된 데이터 프레임을 64개 전송한다(ST13).
상기 데이터 전송이 시작되어 8ms의 시간이 경과하면, 타이머 및 인터럽트 재생부(24)는 인터럽트 신호(INT Signal)를 재생하여 CPU(20)으로 전송한다(ST14~ST15).
인터럽트 신호를 수신하는 CPU(20)는 DMA 기능을 활성화하여 4/8/16 바이트 Burst 전송을 옵션(Option)으로 하여 데이터 읽기를 수행한다. 상기 데이터 읽기는 공유 메모리단(30)의 Rx0 또는 Rx1 영역의 DRAM으로부터 고속으로 데이터를 읽는 동작이다(ST16).
그리고 CPU(20)가 데이터를 T-스위치로 전송하는 경우에는 DMA 기능을 활성화(ON)시켜 4/8/16 바이트 Burst 전송을 옵션으로 하여 송신데이터를 공유 메모리단(30)으로 고속전송한다(ST21~ST22). CPU(20)가 전송하는 데이터는 공유 메모리단(30)의 Tx0 또는 Tx1 영역의 DRAM에 쓰여진다.
그러면 Tx 메모리 정합부(22)는 Rx 메모리 정합부(21)와 역으로 동작하여DRAM의 타이밍에 맞춰 타임슬롯0에서 타임슬롯63까지 총 64개 타임슬롯으로 구성된 병렬의 데이터 프레임을 64개 분량만큼 T-스위치 정합부(25)로 전송한다(ST23).
Tx 메모리 정합부(22)로부터 송신 데이터를 수신하는 T-스위치 정합부(25)는 병렬의 송신 데이터를 직렬 데이터로 변환하여 T-스위치로 전송하게 된다(ST24).
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이, 본 발명에 의한 전전자 교환시스템에서 비주기적인 데이터의 실시간 처리장치 및 그 방법은, 공유 메모리의 송신데이터 영역(Tx0, Tx1)과 수신데이터 영역(Rx0, Rx1)에 각각 DRAM을 사용하고 DMA 기능을 통해 CPU의 이벤트 처리시간을 충분히 확보함으로써, 다채널의 대용량 데이터를 안정적으로 처리할 수 있는 효과가 있다.
그리고 다채널의 데이터를 처리하는 경우에도 종래기술과는 달리 데이터의 끊김이나 잡음발생을 방지할 수 있다.
따라서 본 발명은, 다량의 타임슬롯에 비주기적으로 입출력되는 데이터를 전전자 교환기의 T-스위치로 송수신하는 구조에 적용할 수 있게 된다.

Claims (4)

  1. 공유 메모리단을 통해 T-스위치와 데이터를 교환하는 CPU(20)와;
    상기 CPU(20)와 T-스위치간에 교환되는 송수신 데이터를 저장하는 공유 메모리단(30)과;
    T-스위치 정합부(25)에서 수신되는 데이터를 상기 공유 메모리단(30)에 쓰는 Rx 메모리 정합부(21)와;
    상기 공유 메모리단(30)의 데이터를 읽어 T-스위치 정합부(25)로 전송하는 Tx 메모리 정합부(22)와;
    상기 공유 메모리단(30)으로 읽기/쓰기되는 데이터의 입출력 버퍼를 선택하고 각 메모리를 리프레쉬하는 버퍼선택 및 RAS/CAS 재생부(23)와;
    일정 주기마다 인터럽트신호를 상기 CPU(20)로 출력하는 타이머 및 인터럽트 재생부(24)와;
    송수신 데이터를 T-스위치와 교환하는 T-스위치 정합부(25)로 구성된 것을 특징으로 하는 교환시스템의 데이터 실시간 처리장치.
  2. 제 1항에 있어서, 상기 공유 메모리단(30)은,
    상기 CPU(20)와 교환되는 어드레스 및 데이터를 버퍼링하기 위한 복수의 버퍼(31, 32)와;
    상기 Rx 메모리 정합부(21) 또는 Tx 메모리 정합부(22)와 교환되는 어드레스 및 데이터를 버퍼링하기 위한 복수의 버퍼(34, 35)와;
    상기 각 버퍼(31, 32, 34, 35)의 동작에 따라 데이터를 읽거나 쓰며 상기 버퍼선택 및 RAS/CAS 재생부(23)의 제어에 따라 리프레쉬되는 DRAM(33)으로 구성되는 것을 특징으로 하는 교환시스템의 데이터 실시간 처리장치.
  3. 제 1항에 있어서, 상기 버퍼선택 및 RAS/CAS 재생부(23)는,
    버퍼선택신호를 통해 공유 메모리단(30)의 각 DRAM에 접근하는 버퍼의 동작을 제어하고, RAS/CAS 신호를 재생하여 공유 메모리단(30)의 각 DRAM을 리프레쉬하며, 상기 RAS/CAS 신호로 Rx 메모리 정합부(21)와 Tx 메모리 정합부(22)를 제어하여 데이터의 읽기/쓰기 동작을 각 DRAM의 리프레쉬 타이밍에 동기시키는 것을 특징으로 하는 교환시스템의 데이터 실시간 처리장치.
  4. T-스위치로부터 데이터가 수신되면 상기 수신 데이터를 저장할 메모리의 버퍼를 선택하고 RAS/CAS 신호를 재생하는 단계와;
    Rx 메모리 정합부가 상기 RAS/CAS 신호에 따라 수신 데이터를 상기 선택된 버퍼로 전송하는 단계와;
    Rx 메모리 정합부의 데이터 전송시 일정시간이 경과하여 인터럽트가 재생되면 CPU가 공유 메모리단에 저장된 수신데이터를 Burst 모드로 읽는 단계와;
    T-스위치로 데이터를 전송하는 경우 CPU가 Burst 모드로 동작하여 공유 메모리단에 데이터를 쓰는 단계와;
    Tx 메모리 정합부가 공유 메모리단의 송신데이터를 읽어 64개 프레임을 T-스위치 정합부로 전송하면, T-스위치 정합부가 상기 데이터를 직렬로 변환하여 T-스위치로 전송하는 단계를 수행하는 것을 특징으로 하는 교환시스템의 데이터의 데이터 실시간 처리방법.
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