KR100357634B1

KR100357634B1 - 전전자 교환기에서 그룹 채널 스위칭을 위한 버퍼메모리장치

Info

Publication number: KR100357634B1
Application number: KR1020000023808A
Authority: KR
Inventors: 오준하
Original assignee: 삼성전자 주식회사
Priority date: 2000-05-03
Filing date: 2000-05-03
Publication date: 2002-10-25
Also published as: KR20010100571A

Abstract

본 발명은 전 전자 교환기의 통화로 경로에 있어서 채널 스위칭을 위한 버퍼 메모리장치에 관한 것으로, 통화로를 거치는 데이터에 대해 순차적인 데이터 전송을 할 수 있도록 한다. 이를 위한 본 발명은 입력되는 1프레임의 서브하이웨이들의 채널들을 다중화하여 서브하이웨이 번호 순서로 순차로 돌아가면서 채널번호 순서에 따라 출력하는 다중화기와, 입력되는 채널들을 스위칭에 의해 교환하는 통화로 스위치와, 입력되는 채널들을 다중화기와 역으로 역다중화하여 출력하는 역다중화기를 구비한 전 전자 교환기의 통화로 경로에 있어서, 제1,제2버퍼 메모리와, 제1,제2이중 버퍼 메모리와, 메모리 제어부를 구비한다. 제1버퍼 메모리는 1프레임의 채널들에 대한 저장영역을 가지며 다중화기로부터 출력되는 채널들의 데이터를 순차로 저장하여 버퍼링한다. 제1이중 버퍼 메모리는 각각 1프레임의 채널들에 대한 저장영역을 가지는 상,하위 메모리로 구성되고, 상,하위 메모리중 하나의 메모리에 제1버퍼 메모리로부터 출력되는 채널들의 데이터를 순차로 저장함과 동시에 나머지 메모리에 저장된 이전 프레임의 채널들을 서브하이웨이 단위로 건너뛰면서 채널번호 순서로 통화로 스위치로 출력한다. 제2버퍼 메모리는 1프레임의 채널들에 대한 저장영역을 가지며 통화로 스위치로부터 출력되는 채널들의 데이터를 순차로 저장하여 버퍼링한다. 제2이중 버퍼 메모리는 각각 1프레임의 채널들에 대한 저장영역을 가지는 상,하위 메모리로 구성되고, 상,하위 메모리중 하나의 메모리에 제2버퍼 메모리로부터 출력되는 채널들의 데이터를 서브하이웨이 단위로 건너뛰면서 채널번호 순서로 저장함과 동시에 나머지 메모리에 저장된 이전 프레임의 채널들의 데이터를 순차로 역다중화기로 출력한다. 메모리 제어부는 제1,제2이중 버퍼 메모리에 대한 라이트 및 리드 어드레스를 발생하여 제공한다. 이렇게 함으로써 데이터의 안정성을 보장하며 그룹 채널을 구현할 수 있게 된다.

Description

전 전자 교환기에서 그룹 채널 스위칭을 위한 버퍼 메모리장치{BUFFER MEMORY DEVICE FOR SWITCHING GROUP CHANNEL IN ELECTRONICS EXCHANGE}

본 발명은 전 전자 교환기에 관한 것으로, 특히 통화로 경로(path)에 있어서 채널 스위칭을 위한 버퍼 메모리장치에 관한 것이다.

통상적으로 전 전자 교환기에 있어서 통화로는 보이스(voice) 데이터의 전송에 목적을 두고 설계해 왔다. 이에따라 1채널의 64kbps 데이터가 발신 가입자부터 시작하여 착신 가입자까지의 경로를 각종 제어신호에 의해 이미 부여된 번호를 찾아가는 것을 최종 목표(target)로 삼았었다.

그러나 이제는 2채널 이상, 즉 128Kbps 이상의 좀 더 빠른 데이터 전송이 요구되는 ISDN(Integrated Services Digital Network) 가입자나 화상 데이터의 빠른 전송이 요구되는 PRI(Primary Rate Interface) 가입자의 경우 그 데이터의 순서적인 보장이 전 전자 교환기내에서 요구되어졌다. 여기서 데이터의 순서적 보장이라함은 2채널 이상의 데이터를 전송하는 경우 채널간의 순서가 엉키는 현상없이 일정하게 유지되도록 보장하는 것을 의미한다.

상기한 바와 같은 데이터의 순서적 보장은 전 전자 교환기내에서 화상 데이터나 2채널 이상의 데이터를 전송하기 위해 각종의 통화로 디바이스들이 서브하이웨이(subhighway)를 이용하여 통화로 경로상에서 다중화(multiplexing) 또는 역다중화(demultiplexing)가 이루어지는 부분뿐만아니라 모든 통화로 경로에서 필요하다. 통화로 디바이스로서는 아날로그 가입자 보드, 디지털 가입자 보드, 트렁크 보드 등이 있다.

도 1은 전 전자 교환기에서 상기한 바와 같이 통화로 경로상에서 다중화 및역다중화가 이루어지는 부분의 예로서 가입자 집선 블록의 블록구성도를 보인 것으로, 다중화기(100)와 제1버퍼 메모리(102)와 통화로 스위치(104)와 제2버퍼 메모리(106)와 역다중화기(108)로 구성된다.

상기 다중화기(100)는 통화로 디바이스들(도시하지 않았음)로부터 입력되는 1프레임(frame)의 서브하이웨이들 SHW0∼SHW31의 채널들 CH0∼CH31을 다중화하여 서브하이웨이 번호 순서로 순차로 돌아가면서 채널번호 순서에 따라 출력한다. 이러한 다중화기(100)로부터 출력되는 채널들의 데이터는 제1버퍼 메모리(102)에 라이트된다. 상기 제1버퍼 메모리(102)는 1프레임의 채널들에 대한 저장영역을 가지며 다중화기(100)로부터 출력되는 채널들의 데이터를 순차로 저장하여 버퍼링한다. 즉, 가입자 채널들이 서브하이웨이라는 일정한 포맷(format)으로 다중화기(100)에 입력되어 다중화 출력되는 데이터가 제1버퍼 메모리(102)에 라이트된다. 통화로 스위치(104)는 제1버퍼 메모리(102)로부터 입력되는 채널들을 스위칭하여 교환한다. 제2버퍼 메모리(106)는 통화로 스위치(104)로부터 출력되는 채널들을 순차로 저장하여 버퍼링한다. 역다중화기(108)는 제2버퍼 메모리(106)에서 출력되는 채널들을 다중화기(100)와 역으로 역다중화하여 서브하이웨이들 SHW0∼SHW31을 출력한다.

여기서 서브하이웨이들 SHW0∼SHW31의 포맷의 예를 들면, E1라인인 경우에는 도 2에 보인 바와 같이 32개의 채널들 CH0∼CH31로 이루어진다. 그러므로 32개의 서브하이웨이들 SHW0∼SHW31로 이루어지는 1프레임은 1024개의 채널이 된다. 이와 달리 T1라인인 경우라면 서브하이웨이들 SHW0∼SHW31은 24개 채널로 이루어진다.

서브하이웨이 단위로 가입자가 선정되는 PRI의 가입자의 예를 들어 설명하면, 다중화기(100)의 출력은 제1버퍼 메모리(102)의 메모리 맵(memory map)을 보인 도 3과 같이 서브하이웨이 SHW0의 채널 CH0가 나온 후 다음에 서브하이웨이 SHW1 채널 CH0이 존재하게 된다. 도 3을 보면 다중화기(100)에서 서브하이웨이 SHW0의 채널 CH0 →서브하이웨이 SHW1의 채널 CH0 →···서브하이웨이 SHW31의 채널 CH0 →서브하이웨이 SHW0의 채널 CH1 →···의 순서, 즉 서브하이웨이 번호 순서로 순차로 돌아가면서 채널번호 순서에 따라 출력되어 제1버퍼 메모리(102)에 저장됨을 알 수 있다. 이는 입력되는 각 서브하이웨이의 동일 시점을 래치(latch)하여 순서적으로 출력을 내어주어야만 하는 다중화기(100) 칩을 사용함에 따라 그의 입력 조건에 대한 제약사항이 존재하기 때문이다. 따라서 서브하이웨이 단위의 32개 또는 24개의 채널이 순서적으로 보장받기 위해서는 제1버퍼 메모리(102)에 도 3과 달리 순차적으로 라이트되어야만 한다. 즉, 서브하이웨이 SHW0의 채널 CH0 →서브하이웨이 SHW0의 채널 CH1 →···서브하이웨이 SHW0의 채널 CH31 →서브하이웨이 SHW1의 채널 CH0 →···의 순서로 제1버퍼 메모리(102)에 라이트되어야만 한다.

그러나 만일 하드웨어 디버깅(debugging)의 편리성을 위해서 또는 소프트웨어 알고리즘(algorithm)의 단순화 및 제어의 편리성을 위해 제1버퍼 메모리(102)의 출력을 도 4와 같이 각각 채널 CH0∼CH31씩의 서브하이웨이 단위의 포맷으로 변환한다면, 제1버퍼 메모리(102)에 대한 리드 어드레스를 32개씩 증가시켜 출력을 재배열하여야만 한다. 상기한 서브하이웨이 단위처럼 여러 채널을 묶고 이 채널들에 대한 채널 순서를 보장하기 위한 단위 채널을 본 명세서에서는 "그룹 채널"이라 칭한다. 예를 들어 PRI 가입자가 30개의 채널을 1가입자로 인정하여 화상 데이터를전송하게 된다면, 이 30개 채널에 대한 순서적인 보장을 하는 채널을 그룹 채널이라 하는 것이다.

그러나 이러한 경우 제1버퍼 메모리(102)의 입력 데이터가 프레임을 기준으로 모두 라이트되기 이전의 데이터가 출력되는 경우가 발생하게 되기 때문에 동일 프레임내의 서브하이웨이의 채널들이 서로 다른 프레임상에 존재하게 된다. 즉, 도 5(a)에 보인 바와 같이 예를 들어 a부터 h까지 8개 채널이 제1버퍼 메모리(102)에 입력되었다고 가정하면, g,h채널의 데이터 대신에 도 5(b)에 "X"로 표시한 이전 프레임의 데이터가 출력됨으로써 데이터가 프레임간에 엉키는 현상이 발생한다.

상기한 바와 같은 현상은 다중화기(100) 및 제1버퍼 메모리(102)와 역으로 동작하는 제2버퍼 메모리(106)와 역다중화기(108)에서도 마찬가지로 발생한다.

또한 포맷을 변환하지 않는다면 서브하이웨이의 채널의 순서를 보장하기 위한 하드웨어상의 애로점이 발생하게 되며, 소프트웨어상의 알고리즘도 복잡하게 될 것이다.

상술한 바와 같이 입력되는 각각의 서브하이웨이의 동일 시점을 래치하여 순서적으로 출력을 내어주어야만 하는 다중화기 칩을 사용함에 따른 문제점으로 인하여 만일 PRI 가입자가 30개의 채널을 1가입자로 인정하여 화상 데이터를 전송하게 된다면 데이터의 엉킴 현상을 초래하게 될 것이며, 이로 인해 안정성을 보장할 수 없으며 원할한 전송을 유지할 수 없게 된다.

따라서 본 발명의 목적은 통화로를 거치는 데이터에 대해 순차적인 데이터 전송을 할 수 있는 버퍼 메모리장치를 제공함에 있다.

본 발명의 다른 목적은 그룹 채널을 구현하여 데이터의 엉킴 현상을 방지할 수 있는 버퍼 메모리장치를 제공함에 있다.

도 1은 종래의 전 전자 교환기의 가입자 집선 블록의 블록구성도,

도 2는 서브하이웨이의 채널 포맷도,

도 3은 도 1의 제1버퍼 메모리의 메모리 맵도,

도 4는 그룹 채널 포맷 예시도,

도 5는 그룹 채널을 적용할 경우의 도 1의 제1버퍼 메모리의 입력 채널과 출력 채널 예시도,

도 6은 본 발명의 실시예에 따른 버퍼 메모리장치를 구비한 전 전자 교환기의 가입자 집선 블록의 블록구성도,

도 7은 본 발명의 실시예에 따른 제1이중 버퍼 메모리의 메모리 맵도,

도 8은 본 발명의 실시예에 따른 제1이중 버퍼 메모리에 대한 리드 어드레스 및 라이트 어드레스 예시도.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 6은 본 발명의 실시예에 따른 버퍼 메모리장치를 구비한 전 전자 교환기의 가입자 집선 블록의 블록구성도를 보인 것으로, 전술한 도 1에서 제1,제2이중 버퍼 메모리(110,116)와 이에 대한 제어를 위한 메모리 제어부(122)를 새로이 추가하여 제1,제2버퍼 메모리(102,106)와 함께 버퍼 메모리장치를 구성한 것이다. 그러므로 제1,제2이중 버퍼 메모리(110,116)와 이에 대한 제어를 위한 메모리 제어부(122)를 제외한 나머지 구성요소들은 동일하며, 그에따라 전술한 도 1에서와 동일한 도면부호를 부여하였다.

상기한 제1이중 버퍼 메모리(110)는 각각 1프레임의 채널들에 대한 저장영역을 가지는 상,하위 메모리(112,114)로 구성되며, 제2이중 버퍼 메모리(116)도 각각 1프레임의 채널들에 대한 저장영역을 가지는 상,하위 메모리(118,120)로 구성된다. 그러므로 제1,제2이중 버퍼 메모리(110,116)는 전술한 도 1의 제1,제2버퍼메모리(102,106)의 메모리 용량에 비해 2배의 용량을 갖는다. 예를 들어 1K 어드레스 8비트 메모리가 필요하다면, 제1,제2이중 버퍼 메모리(110,116)는 2K 어드레스 8비트 메모리가 필요하다.

예를 들어 PRI 가입자일 경우 서브하이웨이 단위로 가입자가 결정된다고 가정할때 제1버퍼 메모리(102)는 다중화기(100)에서 출력되는 데이터의 순서적인 임시 저장을 위한 것이며, 다음단의 제1이중 버퍼 메모리(110)를 사용하여 프레임을 기준으로 하여 배열하기 위함이다. 이는 하드웨어적으로 디버깅을 쉽게 접근할 수 있도록 함이 목적이며, 또한 이로 인해 순서적인 재배열을 이룰 수 있다는 것은 통화로 디바이스 서로 간의 데이터 전송시 여러 제약사항을 없앨 수 있으므로 보드의 설계를 자유롭게 할 수 있다. 상기한 제1이중 버퍼 메모리(110)는 상,하위 메모리(112,114)중 하나의 메모리에 제1버퍼 메모리(102)로부터 출력되는 채널들의 데이터를 순차로 저장함과 동시에 나머지 메모리에 저장된 이전 프레임의 채널들을 서브하이웨이 단위로 건너뛰면서 채널번호 순서로 통화로 스위치(104)로 출력한다.

그리고 제2버퍼 메모리(106)도 제1버퍼 메모리(102)와 마찬가지 이유로 사용되는 것으로, 1프레임의 채널들에 대한 저장영역을 가지며 통화로 스위치(104)로부터 출력되는 채널들의 데이터를 순차로 저장하여 버퍼링한다. 제2이중 버퍼 메모리(116)도 제1이중 버퍼 메모리(110)와 마찬가지로 상,하위 메모리(118,120)중 하나의 메모리에 제2버퍼 메모리(106)로부터 출력되는 채널들의 데이터를 서브하이웨이 단위로 건너뛰면서 채널번호 순서로 저장함과 동시에 나머지 메모리에 저장된 이전 프레임의 채널들의 데이터를 순차로 역다중화기로 출력한다. 메모리제어부(122)는 제1,제2이중 버퍼 메모리(110,116)에 대한 라이트 및 리드 어드레스를 발생하여 제공한다. 이때 메모리 제어부(122)는 제1이중 버퍼 메모리(110)에 대한 리드 어드레스 A0∼A10중에 MSB(Most Significant Bit)인 A10은 반전시켜 라이트 어드레스 A0∼A10중 MSB인 A10으로 사용하며, 제2이중 버퍼 메모리(116)에 대해서도 마찬가지이다.

한편 상기한 제1버퍼 메모리(102)에 라이트되는 채널들의 데이터는 전술한 바와 같이 도 3과 같은데, 이에 대한 출력 어드레스인 리드 어드레스를 A0∼A4와 A5∼A9간에 교차시킨다면 어드레스가 32씩 증가하게 되므로 제1버퍼 메모리(102)의 출력은 도 4와 같이 서브하이웨이 단위로 포맷이 변환된다. 그러나 종래의 문제점에서도 지적하였듯이 그렇게 되면, 도 5(b)처럼 이전 프레임의 데이터 "X"와 공존하게 됨으로써 데이터의 엉킴 현상이 발생된다. 이에따라 본 발명은 이중 버퍼 메모리를 사용하여 이를 해결한다.

이제 상기한 제1이중 버퍼 메모리(110)의 메모리 맵을 보인 도 7을 참조하여 설명하면 다음과 같다. 제1이중 버퍼 메모리(110)에 데이터를 라이트할때는 채널의 위치에 맞게 어드레스를 조정하면 된다. 만일 프레임을 기준으로 955번째 채널인 서브하이웨이 SHW28 채널 CH26의 데이터를 제1버퍼 메모리(102)에서 리드시키면 이를 그대로 제1이중 버퍼 메모리(110)의 어드레스 955에 라이트하면 된다. 필요하다면 1번 래치(latch)하여 어드레스 954에 라이트할 수도 있다.

상기한 제1이중 버퍼 메모리(110)의 상위 메모리(112)에 데이터를 라이트할때 하위 메모리(114)는 리드하게 된다. 이때 전술한 도 4와 같은 포맷으로 변환하기 위해서는 상,하위 메모리(112,114)중 하나의 메모리에 제1버퍼 메모리(102)로부터 출력되는 채널들의 데이터를 순차로 저장함과 동시에 나머지 메모리에 저장된 이전 프레임의 채널들을 서브하이웨이 단위로 건너뛰면서 채널번호 순서로 통화로 스위치(104)로 출력한다. 이를 위해 프레임을 기준으로 상위 메모리(112)에 대한 어드레스 A0∼A9와 하위 메모리(114)에 대한 어드레스 A0∼A9에 동일하게 카운트 기준값을 주어야 한다. 예를 들면 상위 메모리(112)의 어드레스가 프레임을 기준으로 955번째 채널부터 1씩 증가된다면 하위 메모리(114)는 955+1024=1979번째 채널부터 32씩 증가시킨다. 이와 같이 어드레스를 제공하는 예를 도 8로서 보였다. 상위 메모리(112)에 인가하는 리드 어드레스는 도 8(a)와 같이 1씩 증가하게 되고, 라이트 어드레스는 도 8(b)와 같이 32씩 증가하게 된다. 이와 같이 함으로써 상위 메모리(112)에 라이트하면서 하위 메모리(114)로부터 리드하고, 다음 프레임에 대하여는 하위 메모리(114)에 라이트하면서 상위 메모리(112)로부터 리드함에 따라 전술한 도 5(b)와 같은 데이터 엉킴 현상이 발생하지 않게 된다.

이때 MSB 어드레스인 A10은 상,하위 메모리(112,114)중에 어느 메모리를 기준으로 하여도 상관이 없다. 즉, 어드레스 A10을 0으로 하거나 1024로 하든지 상관이 없다. 왜냐하면 이를 기준으로 상,하위 메모리(112,114)는 상대적으로 라이트/리드되기 때문이다 즉, 프레임의 기준이 상,하위 메모리(112,114)가 동일하게 되므로 채널 순서는 변함이 없게 된다.

하지만 운영자가 데이터를 파악하기 쉽게 관리하기 위해 도 7에 보인 바와 같이 상위 메모리(112)의 어드레스 0번에 서브하이웨이 SHW0 채널 CH0를 라이트하도록 어드레스 A10을 설정하는 것이 디버깅하기에 편리하다.

한편 제2버퍼 메모리(106)와 제2이중 버퍼 메모리(116)의 경우는 상기한 제1버퍼 메모리(102)와 제1이중 버퍼 메모리(110)와 역순으로 동작한다. 그러므로 이에 대한 상세한 설명은 생략한다.

따라서 프레임을 기준으로 상위 메모리가 라이트할때 하위 메모리는 리드함으로 데이터의 엉킴을 방지할 수 있으며, 리드 및 라이트 어드레스의 충돌을 방지할 수 있으므로, 그룹 채널을 구현하게 된다.

한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 특히 통화로의 모든 디바이스에 본 발명에 따른 이중 버퍼링 기법을 적용한다면 각 디바이스는 서로의 데이터를 주고 받을 때 고려해야하는 여러 제약 사항이 없어지게 되므로, 용이하게 자유로운 설계를 할 수 있다. 따라서 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 이 특허청구범위의 균등한 것에 의해 정하여져야 한다

상술한 바와 같이 본 발명은 전 전자 교환기내에서 통화로의 순서적인 데이터의 흐름을 하드웨어적으로 구현함으로써 서브하이웨이 단위의 PRI 가입자 및 2채널 이상의 화상 데이터의 전송시 데이터의 엉킴 현상을 방지함으로써 데이터의 안정성을 보장하며 그룹 채널을 구현할 수 있다.

Claims

입력되는 1프레임의 서브하이웨이들의 채널들을 다중화하여 상기 서브하이웨이 번호 순서로 순차로 돌아가면서 채널번호 순서에 따라 출력하는 다중화기와, 입력되는 채널들을 스위칭에 의해 교환하는 통화로 스위치와, 입력되는 채널들을 상기 다중화기와 역으로 역다중화하여 출력하는 역다중화기를 구비한 전 전자 교환기의 통화로 경로에 있어서,

상기 1프레임의 채널들에 대한 저장영역을 가지며 상기 다중화기로부터 출력되는 채널들의 데이터를 순차로 저장하여 버퍼링하는 제1버퍼 메모리와,

각각 상기 1프레임의 채널들에 대한 저장영역을 가지는 상,하위 메모리로 구성되고, 상기 상,하위 메모리중 하나의 메모리에 상기 제1버퍼 메모리로부터 출력되는 채널들의 데이터를 순차로 저장함과 동시에 나머지 메모리에 저장된 이전 프레임의 채널들의 데이터를 상기 서브하이웨이 단위로 건너뛰면서 상기 채널번호 순서로 상기 통화로 스위치로 출력하는 제1이중 버퍼 메모리와,

상기 1프레임의 채널들에 대한 저장영역을 가지며 상기 통화로 스위치로부터 출력되는 채널들의 데이터를 순차로 저장하여 버퍼링하는 제2버퍼 메모리와,

각각 상기 1프레임의 채널들에 대한 저장영역을 가지는 상,하위 메모리로 구성되고, 상기 상,하위 메모리중 하나의 메모리에 상기 제2버퍼 메모리로부터 출력되는 채널들의 데이터를 상기 서브하이웨이 단위로 건너뛰면서 채널번호 순서로 저장함과 동시에 나머지 메모리에 저장된 이전 프레임의 채널들의 데이터를 순차로상기 역다중화기로 출력하는 제2이중 버퍼 메모리와,

상기 제1,제2이중 버퍼 메모리에 대한 라이트 및 리드 어드레스를 발생하여 제공하는 메모리 제어부를 구비함을 특징으로 하는 그룹 채널 스위칭을 위한 버퍼 메모리장치.
제1항에 있어서, 상기 제1,제2이중 버퍼 메모리의 상기 상,하위 메모리가, 상기 프레임단위로 교호적으로 라이트 및 리드됨을 특징으로 하는 그룹 채널 스위칭을 위한 버퍼 메모리장치.