KR20020018938A - 반도체 패키지 - Google Patents

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KR20020018938A
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die pad
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semiconductor package
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타카타야스키
호리베히로시
미치이카즈나리
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

본 발명의 반도체 패키지는, 반도체 칩과, 다이패드와, 다이본드 재료와, 금속 세선과, LOC형 내부 리드와, 표준형 내부 리드를 봉지수지로 봉지하고 있다. LOC형 내부 리드와 표준형 내부 리드는 동일 평면상에 설치됨과 동시에, 반도체 칩의 적어도 1변을 따라서 혼재하여 배치되어 있다. LOC형 및 표준형 내부 리드와 다이패드와의 간격은, 반도체 칩의 두께와 다이본드 재료의 두께의 합보다도 크게 되어 있다. 이 때문에, 상면에 전극 패드가 분산 배치되어 있는 반도체 칩을 적용하는 것이 가능하고, 반도체 패키지의 단면 계수를 크게 하는 것이 가능하다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 특히 LOC형 내부 리드와 표준형 내부 리드를 구비한 반도체 패키지에 관한 것이다.
도 16은, 예를 들면 일본국 특개평 10-242373호 공보에 개시된, 종래의 반도체 패키지를 나타낸 평면도이다. 도 16에서, 반도체 패키지의 수지봉지는 2점 쇄선으로 도시되어 있다. 도 17은 도 16의 ⅩⅦ-ⅩⅦ 단면도이고, 도 18은 도 16의 ⅩⅧ-ⅩⅧ 단면도이다. 도 16에서, 반도체 칩(1)의 표면 중앙에 중앙전극 패드(7a)가 배열되고, 반도체 칩(1)의 상면에 LOC형 내부 리드(3a)가 확대되어 있다. 각 중앙전극 패드(7a)는, 각각 LOC형 내부 리드(3a)와 금선(4)으로 전기적으로 접속된다. 또한, 반도체 칩(1)의 상면의 주변에 주변전극 패드(7b)가 형성되고, 반도체 칩(1)의 주변보다도 외측으로 표준형 내부 리드(6a)가 배열된다. 각 주변전극 패드(7b)는, 각각 표준형 내부 리드(6a)와 금선(4)으로 전기적으로 접속된다. 반도체 칩의 상면까지 확대된 내부 리드를 LOC(Lead on Chip)형 내부 리드라고 하고, 반도체 칩의 외주보다도 외측으로 배열되어 상면까지 확대되어 있지 않은 내부 리드를 표준형 내부 리드라고 한다.
종래의 반도체 패키지에서는, 도 17에 도시한 것처럼, LOC형 리드(3)는 구부려져 상방향으로 S만큼 변위되고, 접착 테이프 또는 접착제(2)를 통해서 반도체 칩(1)이 고정되어 있다.
한편, 도 18에 도시한 것처럼, 표준형 내부 리드(6a)가 반도체 칩(1)의 외주보다도 외측, 또 LOC형 내부 리드(3a)가 형성된 평면보다도 절곡부 S만큼 낮은 평면상에 설치되어 있다. 각 표준형 내부 리드(6a)는, 금선(4)에 의해 반도체 칩(1)의 상면에 배치된 전극 패드(7b)와 전기적으로 접속된다. 반도체 칩(1), 접착제(2), LOC형 내부 리드(3a), 표준형 내부 리드(6a) 및 금선(4)은,봉지수지(5)로 봉지되어 있다.
이상과 같이 구성된 종래의 패키지는, 반도체 칩(1)을 접착제(2)를 통해서 LOC형 리드(3)로 지지되어 있기 때문에, 반도체 칩(1)과 봉지수지(5)의 체적비를 향상할 수 있다. 즉, 사이즈가 큰 반도체 칩을 작은 체적의 봉지수지로 봉지하는 일이 생긴다. 그 반면, 도 17 및 도 18에 도시한 각 단면은, 반도체 칩과 봉지수지만의 구성이 된다. 따라서, 조합 빔(Beam)으로서의 반도체 패키지의 단면 계수는 작아져, 외부 하중에 따라서 생기는 응력이 커진다.
수지에 의한 봉지는 금형을 이용하여 행하여, 반도체 패키지는 이젝트 핀(eject pin)에 의해 금형으로부터 추출된다. 도 16에 도시한 봉지수지의 이젝트 핀 수용부(8)를 이젝트 핀으로 밀어올려서 금형으로부터 반도체 패키지를 제거할 때에, 상술한 단면 계수가 작으면, 반도체 칩에 발생하는 응력이 커진다. 또한, 반도체 칩의 사이즈는 해마다 작아지고 있어, 단면 계수가 점점 작아져, 반도체 칩에 발생하는 응력은 점점 커진다.
또한, 종래의 반도체 패키지는, 반도체 칩(1)을 접착제(2)를 통해 LOC형 리드(3)로 지지하기 위해, 반도체 칩(1)의 상표면에 접착제(2)의 도포 영역이 필요하고, 이 접착제 도포 영역에는 전극 패드(7)를 배치할 수 없다. 그 때문에, 전극 패드(7)의 배치 영역은, 중앙영역(중앙전극 패드(7a))과 표준형 리드(6)가 배치된 반도체 칩(1)의 짧은 변을 따른 주변 영역(주변전극 패드(7b))으로 한정된다. 그러므로, 반도체 칩의 상면에서의 전극 패드(7)의 배치 영역이, I형의 좁은 영역으로 제한된다고 하는 결점이 있었다.
또한, LOC형 리드(3)와 표준형 리드(6)는 가공 한계까지 작게 가공되어 있어 두께 방향과 폭 방향의 단면 계수가 작고, 또한 굽힘 강성이 작다. 게다가, LOC형 리드(3)의 선단과 표준형 리드(6)의 선단은 다른 평면상에 있기 때문에, 어셈블리 공정에서의 운송 또는 검사시 등에서, 운송 창고(magazine)로부터 추출하거나, 수납할 때에 변형하기 쉽다.
도 16에 도시한 종래의 반도체 패키지에서, LOC형 리드(3)를 S만큼 구부리는 부위는, 봉지수지로부터 인출된 외부 리드(3b)의 근방에서 리드(3)가 직선적으로 평행하게 배치되어 있는 영역으로 한정된다. 만약 LOC형 리드(3)가 비스듬히 형성되어 있는 부분에서 S만큼 구부러져 있다면, LOC형 내부 리드(3a)의 선단부끼리의 간격에 격차가 생겨, 인접한 LOC형 내부 리드의 선단이 접촉하기도 하고, 필요한 간격을 취할 수 없게도 한다. 도 16에 도시한 종래의 반도체 패키지에서는, 네 구석의 리드 6에는 절곡부가 없고, 그 밖의 리드 3은 구부러져 있기 때문에, 리드 6과 리드 3은 동일 평면상에 구성되어 있지 않다. 따라서, 절곡하기 위한 가공비가 높고, 또한 변형을 피하기 위해 리드를 소중하게 취급할 필요가 있다고 한 결점이 있었다.
상기와 같은 종래의 반도체 패키지는, 범용 DRAM 칩 또는 범용 SRAM 칩 등의 표준적인 칩을 내장한 단순한 기능의 반도체 패키지를 구성하는데 적합하다. 그러나, 상기와 같은 종래의 구성에서는, 예를 들면 DRAM 셀과 SRAM 셀과 주변 회로 기능 셀을 하나에 집적한 반도체 칩과 같이, 고기능화해 큰 치수화 되어, 전극 패드가 반도체 칩의 상면 전체로 뻗어서 산재하게 배치되어 있는 반도체 칩을 반도체 패키지로서 구성할 수 없었다.
본 발명은, 상술한 것과 같은 과제를 해결하기 위해 주어진 것으로, 예를 들면 DRAM 셀과 SRAM 셀과 주변 회로 기능 셀이 일체화된 반도체 칩과 같이, 고기능화하여 전극 패드가 전면으로 뻗어서 산재하게 배치되어 있는 반도체 칩을 내장한 반도체 패키지를 제공하는 것을 목적으로 한다.
또한, 본 발명은, LOC형 내부 리드와 표준형 내부 리드가 동일 평면상에 형성되고, 각 내부 리드가 금속 세선을 통해서 대응하는 전극 패드에 전기적으로 접속되어 있는, 값싸고 품질이 좋은 반도체 패키지를 얻는 것을 목적으로 한다.
또한, 메모리 용량의 증가와 기능의 추가에 따라서 반도체 칩이 크게 되면, 봉지수지의 외형 치수도 커진다. 그에 따라, 금형으로부터 제거시에 반도체 패키지의 중앙부에 생기는 굽힘 모멘트도 크게 된다. 본 발명은, 특히, 봉지 공정 직후의 수지가 고온일 때에, 이 큰 모멘트에 견디는 강성이 큰 반도체 패키지를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 평면도,
도 2는 도 1에서의 Ⅱ-Ⅱ 단면을 나타낸 도면,
도 3은 도 1에서의 Ⅲ-Ⅲ 단면을 나타낸 도면,
도 4는 도 1에서의 Ⅳ-Ⅳ 단면을 나타낸 도면,
도 5는 도 1에서의 Ⅴ-Ⅴ 단면을 나타낸 도면,
도 6은 본 발명의 실시예 1에 따른 반도체 패키지의 상면도,
도 7은 도 6에서의 화살표 Ⅶ-Ⅶ를 나타낸 도면,
도 8은 도 6에서의 화살표 Ⅷ-Ⅷ를 나타낸 도면,
도 9는 본 발명에서의 다이패드 프레임을 나타낸 평면도,
도 10은 도 9에서의 화살표 Ⅹ-Ⅹ를 나타낸 도면,
도 11은 본 발명에서의 리드 프레임을 나타낸 평면도,
도 12는 본 발명의 실시예 2에 따른 반도체 패키지의 평면도,
도 13은 본 발명의 실시예 3에 따른 반도체 패키지의 평면도,
도 14는 본 발명의 반도체 패키지에 이용하는 리드 프레임의 내부 리드를 나타낸 평면도,
도 15는 본 발명의 실시예 5에 따른 반도체 패키지의 평면도,
도 16은 종래의 반도체 패키지를 나타낸 평면도,
도 17은 도 16에서의 ⅩⅦ-ⅩⅦ 단면을 나타낸 도면,
도 18은 도 16에서의 ⅩⅧ-ⅩⅧ 단면을 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
11, 31, 32 : 반도체 칩 12 : 다이본드 재료
13 : 리드 프레임 13a, 33a : 내부 리드 선단부(내부 리드)
13b, 33b : 외부 리드부(외부 리드)
14 : 금속 세선 15 : 봉지수지
16 : 다이패드 16a : 다이패드의 지지단부
17 : 전극 패드 17a : 중앙전극 패드
17b : 주변전극 패드 17c : 직교 주변 패드
17d : 직교 중앙전극 패드 17e : 분산전극 패드
20 : 다이패드 프레임 33 : 리드 프레임
상기의 목적을 달성하기 위해서, 본 발명은, 반도체 칩과, 다이패드와, 반도체 칩과 다이패드를 고정하는 다이본드 재료와, 선단이 반도체 칩의 상면까지 확대된 LOC형 내부 리드와, LOC형 내부 리드의 선단과 반도체 칩 상의 전극 패드를 접속하는 금속 세선을 봉지수지로 봉지하여, LOC형 내부 리드와 접속하여 형성된 외부 리드가 봉지수지보다도 외측으로 돌출한 반도체 패키지를 제공한다.
또한, 선단이 반도체 칩의 주위보다도 외측으로 배치된 표준형 내부 리드와, 표준형 내부 리드의 선단과 반도체 칩상의 전극 패드를 접속하는 금속 세선이 봉지수지에 봉지되고, 표준형 내부 리드와 연속하여 형성된 외부 리드가 봉지수지보다도 외측으로 돌출한 반도체 패키지에 있어서, 상기 LOC형 내부 리드와 상기 표준형 내부 리드가 동일 평면상에 구성된 반도체 패키지를 제공한다.
상기 LOC형 내부 리드와 상기 다이패드의 사이의 틈이, 상기 반도체 칩의 두께와 상기 다이본드 재료의 두께의 합보다도 크게 되어 있는 반도체 패키지를 제공한다.
또한, 상기 반도체 칩의 적어도 1변을 따라서, 상기 LOC형 내부 리드와 상기 표준형 내부 리드가 혼재하게 배치되어 있는 반도체 패키지를 제공한다.
또는, 상기 반도체 칩의 1변을 따라서, 상기 LOC형 내부 리드가 배치되고, 상기 반도체 칩의 다른 1변을 따라서, 상기 표준형 내부 리드가 배치되어 있는 반도체 패키지를 제공한다.
본 발명의 반도체 패키지는, 상기 외부 리드의 상측 표면으로부터 상기 봉지수지의 상표면까지의 치수와, 상기 외부 리드의 하측 표면에서 상기 봉지수지의 하표면까지의 치수가 다르고, 상기 봉지수지의 대향하는 외주측면 또한 사익 외부 리드가 인출된 면과 평행한 면상에 상기 다이패드의 단부가 노출되어 있다.
또한, 적어도, 반도체 칩과, 금속 세선과, 선단이 반도체 칩의 상면까지 확대된 LOC형 내부 리드와, 선단이 반도체 칩의 주위보다도 외측으로 배치된 표준형 내부 리드를 봉지수지로 봉지한 반도체 패키지에 있어서, 상기 반도체 칩은 그 상표면에, 상기 반도체 칩의 중앙영역에 직선형으로 연속되게 배치된 복수의 중앙 전극 패드와, 상기 반도체 칩의 각 변을 따라서 배치된 복수의 주변 전극 패드와, 상기 반도체 칩의 상표면에 산재하게 배치된 그 밖의 분산 전극 패드를 구비하고, 상기 LOC형 내부 리드와 상기 표준형 내부 리드가 동일 평면상에 설치됨과 동시에, 상기 반도체 칩의 적어도 1변을 따라서 혼재하게 배치된 반도체 패키지를 제공한다.
또한, 본 발명에 따른 반도체 패키지는, 다이패드와 다이패드를 둘러싸는 프레임부로 이루어진 다이패드 프레임을 형성하는 공정과, 다이패드와 프레임부가 평행한 다른 2평면상에 위치하도록 다이패드를 변위시키는 공정과, 다이패드상에 반도체 칩을 다이본드 재료로 고정하는 공정과, 내부 리드와 내부 리드를 둘러싸는 프레임부가 일 평면상에 형성된 리드 프레임을 상기 다이패드 프레임에 포개고, 상기 반도체 칩이 상기 다이패드와 상기 내부 리드와의 사이에 위치한 상태에서, 다이패드 프레임의 프레임부와 리드 프레임의 프레임부를 용접하는 공정과, 상기 다이패드와 상기 반도체 칩과 상기 내부 리드를 봉지수지로 봉지하는 공정과, 상기 다이패드 프레임의 프레임부 및 상기 리드 프레임의 프레임부를 제거하는 공정으로 이루어진 제조방법에 따라 제조된다.
또한, 상기 다이패드의 변위량이, 상기 반도체 칩의 두께와 상기 다이본드 재료의 두께의 합보다도 크게 되어 있는 것을 특징으로 한다.
본 발명의 다른 목적과 효과, 신규한 점은, 이하의 발명의 상세한 설명에 의해서 명백하게 될 것이다. 또한, 이하의 기재를 검토하는 것에 의해, 또는 본 발명의 실시예에 관해서 고찰하는 것에 의해, 당업자에 의해서 명백해질 것이다. 본 발명의 목적 및 효과는, 첨부한 청구범위에 기재한 구성 및 그 조합에 의해 이해할 수 있고, 또한 실현될 것이다.
(실시예 1)
도 1은 본 발명의 실시예 1인 반도체 패키지의 평면도이다. 도 1에서는, 봉지수지는 2점 쇄선으로 도시하고 있다. 도 2는 도 1에서의 Ⅱ-Ⅱ 단면도이고, 도 3은 도 1에서의 Ⅲ-Ⅲ 단면도이다. 도 4는 도 1에서의 Ⅳ-Ⅳ 단면도이고, 도 5는 도 1에서의 Ⅴ-Ⅴ 단면도이다. 도 6은 본 실시예 1에 따른 반도체 패키지의 평면도이다. 도 7은 도 6에서의 화살표 Ⅶ-Ⅶ 방향에서 본 측면도를 나타낸다. 도 8은 도 6의 화살표 Ⅷ-Ⅷ 방향에서 본 측면도이다. 도 9는 실시예 1에 따른 반도체 패키지에 이용하는 다이패드(다이패드 프레임)의 평면도이다. 도 10은 도 9에서의 Ⅹ-Ⅹ 단면도이다.
도 2에 도시한 것처럼, 반도체 칩(11)은 다이패드(19)에 접착제 또는 양면 점착 테이프 등의 다이본드 재료(12)로 접착된다. 반도체 칩(11)의 상면에 설치된 전극 패드(17b)와 반도체 칩(11)의 외측에 배치된 내부 리드(표준형 내부 리드)의 선단부(16a)란, 금선 또는 알루미늄선 또는 동선 등의 금속 세선(14)에 의해 전기적으로 접속된다. 반도체 칩(11)과 다이본드 재료(12)와 다이패드(19)와 금속세선(14)은 봉지수지(15)로 봉지된다. 봉지수지(15)의 측면으로부터는, 내부 리드(13a, 16a)와 연속하여 형성된 외부 리드(13b, 16b)가 돌출하고, 외부 리드(13b, 16b)는 갈매기 날개(gull wing)형으로 형성된다.
다음으로, 본 실시예 1의 반도체 패키지의 제조방법에 관해서 이하 상세히 설명한다. 우선, 도 9에 도시한 다이패드(19)를 형성한 다이패드 프레임(20)을 준비한다. 이 다이패드(19)는, 도 10에 도시한 것처럼 다이패드 프레임(20)의 프레임부보다도 D만큼 낮게 잠겨서 평면형으로 구성된다. 이 D치수(이하 다이패드 액침 D라고 말함)는, 도 2에 도시한 반도체 칩(11)의 두께 치수와 접착제(12)의 두께 치수의 합보다도 크게 되어 있다.
다음으로, 도 1에 도시한 전면에 전극 패드가 산재하여 배치된 반도체 칩(11)을 도 2에 도시한 다이본드 재료(12)로 다이패드(19)에 접착한다. 이 실시예 1에 이용되는 반도체 칩(11)은, 도 1에 도시한 것처럼, 반도체 칩(11)의 중앙영역에 직선형으로 연속하여 배치된 복수의 전극 패드(17a)(이하, 중앙전극 패드라 함)와, 반도체 칩(11)의 상표면에 산재하여 배치된 그 밖의 전극 패드(17c)(이하, 분산전극 패드라 함)를 구비한다. 전극패드(17)를 제어한 반도체 칩(11)의 최상표면은, 예를 들어, 두께 8.5㎛의 폴리이미드 코팅으로 보호하고 있다. 단, 도 2 내지 도 5에는 전극패드(17)를 강조하기 위해서, 본 폴리이미드 코팅 보호막을 생략하여 도시하지 않는다.
다음으로, 도 11에 도시한 리드 프레임(50)을 준비한다. 리드 프레임(50)은, 프레임부(사이드 레일부), 타이 바아(tie bar)부, 섹션 바아부, 위치결정 구멍, 운송 구멍, 방향 결정 구멍, 내부 리드, 및 외부 리드를 구비한다. 내부 리드(33a)와 외부 리드(33b)는 연속하여 동일 평면상에 형성되고, 내부 리드(33a)와 외부 리드(33b)의 경계부는 타이 바아(51)에 의해 접속되고, 또 외부 리드(33b)의 단부는 프레임부에 접속된다. 도 11에서의 내부 리드(33a) 및 외부 리드(33b)는 각각, 도 1에서의 내부 리드(13a, 16a) 및 외부 리드(13b, 16b)에 대응한다. 필요에 따라, 일부의 내부 리드(33a)의 선단은 절단되어, 도 1의 내부 리드(16a)로 된다.
본 발명은, 내부 리드(13a, 16a)의 구성에 특징이 있고, 그 일 실시예를 도 1에 도시하고 있다(리드 프레임의 내부 리드의 구성 이외에 관해서는 설명을 생략한다). 도 1에 도시한 것처럼, 본 실시예에서의 리드 프레임은, 반도체 칩(11)의 적어도 일변을 따라서, 반도체 칩(11)의 상표면을 덮도록 확대된 내부 리드(13a)(LOC형 내부 리드)와 반도체 칩(11)의 주위보다도 외측에 배치한 내부 리드(16a)(표준형 내부 리드)가 혼재하여 배치된다. 이 리드 프레임(50)을 다이패드 프레임(20)에 위치를 맞추어서 포개고, 프레임부의 용접부 SW에서 용접하여 일체로 고정한다.
그 후, 금속 세선(14)을 이용하여 전극패드(17)와 내부 리드(13a, 16a)를 와이어 본딩법으로 전기적으로 접속한다. 와이어 본딩법에 의한 열 에너지와 압력(기계 에너지)과 초음파 진동 에너지의 부여에 의한 접합에 관해서는, 일반적으로 알려져 있는 방법이 있기 때문에 설명을 생략한다. 도 1에 도시한 반도체 칩(11)의 주변전극 패드(17b)는, 표준형 내부 리드(16a)와 금속 세선(14)으로 접속된다.
반도체 칩(11)의 중앙영역에 직선형으로 배치된 복수의 전극패드(17a)와 반도체 칩(11)의 상표면에 산재하여 배치된 복수의 전극패드(17c)는, 반도체 칩(11)의 상면을 덮도록 확대된 내부 리드(13a)(LOC형 내부 리드)와 금속 세선(14)으로 접속된다. 접속은, LOC형 내부 리드(13a)의 선단을 지그(jig)(미도시됨)로 누르고, LOC형 내부 리드(13a)의 선단의 하면과 반도체 칩 상면의 폴리이미드 코팅 보호막을 밀착시킨 상태에서 한다. 접속 후 지그를 제거하면, 내부 리드의 탄성에 의해, 도 5에 도시한 간격 치수 G가 확보된다.
그 후, 일체로 고정된 다이패드 프레임(20)과 외부 리드(33b)부를 상(上) 금형과 하(下) 금형으로 끼워 넣어져 고정하고, 용융한 봉지수지를 고온 및 고압으로 금형간에 형성된 캐비티에 주입하여, 반도체 칩(11)과 다이본드 재료(12)와 다이패드(19)와 내부 리드(13a, 16a)와 금속 세선(14)을 봉지한다. 봉지수지가 금형 내부에서 고형화하면, 도 6에 점선으로 도시한 이젝트 핀 수용부(18)의 부분을 상하 금형의 어느 한쪽에 설치된 이젝트 핀(미도시됨)으로 밀어올려서, 반도체 패키지를 금형으로부터 제거한다.
그 후, 다이패드 프레임(20)의 다이패드 단부(19a) 부분을 절단함과 동시에, 리드 프레임의 타이 바아부 및 리드 프레임의 프레임부와 외부 리드(33b)의 단부를 절단한다. 그 후, 외부 리드(13b, 16b)를 도 2에 도시한 것처럼, 갈매기 날개형으로 정형하여 도 6, 도 7, 도 8에 도시한 반도체 패키지를 완성한다. 다이패드 프레임(20)의 다이패드 단부(19a) 부분의 절단부는, 도 8에 도시한 것처럼 봉지수지의 측면에 그 절단면을 노출하고 있다. 또한, 외부 리드(13b)의 타이 바아부의 절단부는 갈매기 날개형으로 절곡된 부분에 그 절단면을 노출하여(미도시됨), 리드 프레임의 프레임부에서의 절단부는 외부 리드(13b)의 갈매기 날개형으로 정형된 외부 리드 선단의 단부에 노출되어 있다.
이상과 같이 하여서, 도 7에 도시한 외부 리드의 상면으로부터 봉지수지의 상표면까지의 A치수와, 외부 리드의 하면으로부터 봉지수지의 하표면까지의 B치수가 달라, 봉지수지(15)의 대향하는 외주측면, 또한, 도 8에 도시한 외부 리드의 인출선 Lo와 평행한 직선 Ld 위에 다이패드의 지지단부(19a)의 절단면이 노출한 반도체 패키지를 얻을 수 있다.
이와 같이 구성된 반도체 패키지에서는, 내부 리드(13a)와 다이패드(19)의 사이에 평행한 간격 D가 정확히 확보된다. 따라서, 반도체 칩(11)을 접착제(12)를 통해서 다이패드(19)에 고정하고, 리드 프레임을 다이패드 프레임(20)의 위에 포갰을 때에, 반도체 칩의 상표면에 확대된 LOC형 내부 리드(13a)의 하면과 그에 대향하는 반도체 칩의 상표면의 사이에, 도 5에 도시한 것처럼 정확한 간격 G를 확보할 수 있다. 이 때문에, 고기능화된 반도체 칩의 상표면 전면에 뻗어서 전극패드가 아무리 분산되어 배치되더라도 용이하게 또 값싸게 반도체 패키지를 제조할 수 있다.
또한, 봉지 후, 도 6에 도시한 이젝트 핀 수용부(18)를 이젝트 핀으로 밀어올려서, 금형과 봉지수지를 잡아뗄 때의 모멘트는, 2개의 이젝트 핀 수용부(18)의 사이의 거리가 L[mm]에서, 봉지수지와 금형 표면의 단위면적 당 박리에 요하는 힘을 P[kgf/mm2]로 하고, 반도체 패키지의 봉지수지 외형 폭을 W[mm]로 하면, 지점간에 등분포 하중=W×P[kgf/mm]이 걸리는 빔(beam) 모델로서 계산할 수 있다. 이 때,반도체 패키지의 중앙부에 생기는 최대 굽힘 모멘트는, Mmax=W×P×L2/8[kgf·mm]에서, 반도체 칩(11)이 LOC 내부 리드(13a)와 다이패드(19)에 끼워져 구성되어 있으므로, 실시예 1의 반도체 칩에 생기는 응력은, 도 16에 도시한 반도체 칩이 봉지수지만으로 봉지되어 있는 종래의 반도체 칩과 비교하여 대폭으로 저감 가능하다.
상술한 모멘트가 부가되었을 때에, 봉지수지로 봉지된 반도체 칩(11), 접착제(12), 다이패드(19)의 각각에 발생된 일그러짐(strain) 값은, 상측 봉지수지(15)의 상표면에 생기는 최대 인장 일그러짐이 순차로 감소하여 반도체 패키지의 단면에서의 중립축에서 일그러짐이 제로로 되고, 그것보다도 하측으로 되면 압축 일그러짐이 순차로 증가하여, 봉지수지(15)의 하면 표면에 최대 압축 일그러짐을 생기도록 일그러짐은 인장으로부터 압축으로 선형으로 변화하여 생긴다.
반도체 패키지의 중앙 단면에서 구성부재에 생기는 응력은, 상술한 일그러짐 ε과 그 구성부재의 종탄성 계수 E와의 곱으로 생긴다. 도 3에서, 반도체 칩(11)의 단면적을 S11에서 두께 T11, 종탄성 계수를 E11로 한다. 다이본드 재료(12)의 단면적을 S12에서 두께 T12, 종탄성 계수를 E12로 한다. 봉지수지(15)의 단면적을 S15에서 두께 T15, 종탄성 계수를 E15로 한다. 다이패드(19)의 단면적을 S19에서 두께 T19, 종탄성 계수를 E19로 한다. 또한, 중립축으로부터 각 부재의 중심까지의 거리를 도 3에 도시한 것처럼, Y11, Y12, Y15, Y19로 하여, 단면 이차 모멘트 I를 반도체 칩(11)의 물성값(탄성계수 E11)으로 환산하여 구하면 이하의 수학식 1로 구해진다.
(수학식 1)
I=(S11×Y112+S11×T112/12)+(E12/E11)×(S12×Y122+S12×T122/12)+(E15/E11)×(S15×Y152+S15×T152/12)+(E19/E11)×(S19×Y192+S19×T192/12)
수학식 1에서 반도체 칩(11)과 다이패드(19)와 봉지수지(15)가 차지하는 단면 이차 모멘트 값은, Y11=Y19=0, Y15=0.24mm이고, T11:T19:T15=0.3:0.125:1.0이고, S11:S19:S15=3:1:6으로서, E11=17000[kgf/mm2], E19=12000[kgf/mm2], 상온시의 E15=2000[kgf/mm2]로 하고, 고온시의 E15=500[kgf/mm2]로 하여 계산하면, 상온시에서는, 반도체 칩부 : 다이패드부 : 봉지수지부=1:1.85:2.61로, 고온시에서는 반도체 칩부 : 다이패드부 : 봉지수지부=1:1.85:0.65로 된다.
도 17에 도시된 종래의 반도체 패키지의 중앙부의 단면 이차 모멘트 I2는, 수학식 1과 마찬가지로 반도체 칩(1)의 탄성계수로 환산하여, 이하의 수학식 2로 구해진다. S1, T1 및 E1은, 반도체 칩(1)의 단면적, 두께 및 종탄성 계수를 각각 나타낸다. S5, T5 및 E5는, 봉지수지(5)의 단면적, 두께 및 종탄성 계수를 각각 나타낸다. Y1 및 Y5는, 단면의 중립축과 칩(1) 및 봉지수지(5)의 중심과의 거리를 나타낸다. 도 17에 도시한 단면에 대응하는 수학식 2에서는, 수학식 1 요컨대 도 3에서의 다이패드 및 다이본드 재료를 봉지수지로 치환한 것으로 하고, 수학식 2와 수학식 1이 동일 항 수가 되도록 한다.
(수학식 2)
I2=(S1×Y12+S1×T12/12)+(E5/E1)×(S12×Y122+S12×T122/12)+(E5/E1)×(S5×Y52+S5×T52/12)+(E5/E1)×(S19×Y192+S19×T192/12)
수학식 2의 단면 이차 모멘트에 차지하는 반도체 칩(1)과 봉지수지(5)의 비율을, 수학식 1과 마찬가지로 구하면, 상온시에는, 반도체 칩부 : 봉지수지부=1:2.9가, 고온시에는, 반도체 칩부 : 봉지수지부=1:0.73이 된다.
수학식 1에서의 (E19/E11)×(S19×Y192+S19×T192/12)은, 수학식 2에서의 (E5/E1)×(S19×Y192+S19×T192/12)과 비교하여, 봉지수지의 종탄성 계수가 E5=2000[kgf/mm2]인 것에 대하여, 구리 프레임의 다이패드에서는, E19=12000[kgf/mm2]이니까, 6배 크게 할 수 있다. 또한, 다이패드를 42 합금으로 하면, E19=14800[kgf/mm2]가 되고, 7.4배 크게 할 수 있다. 또한, 유기재료인 봉지수지의 종탄성 계수 E5와 E15는, 고온시에는, 상온시와 비교하여 매우 작은 값이 된다. 예를 들면, 수지에 의한 봉지 후의 반도체 패키지를 이젝트 핀으로 금형으로부터 잡아뗄 때의 온도가 170℃의 고온으로 하면, 종탄성 계수는 E5=E15=500[kgf/mm2]로 작아져, 상온시와 비교하여 1/4로 저하한다.
그러므로, 이미 계산한 것처럼, 종래의 반도체 패키지를 고온도의 상태에서 금형으로부터 제거할 때, 반도체 칩과 봉지수지 사이의 굽힘 모멘트의 분담 비율은 1:0.73이 되고, 반도체 칩에 걸리는 하중이 봉지수지에 걸리는 하중보다도 크게 되어 악영향이 생각된다. 봉지수지로 덮혀진 반도체 칩에 손상이 생기면, X선 검사나초음파 검사 등 능률이 나쁜 검출방법에서의 검사가 필요하다. 그래서, 본 발명에 따른 반도체 패키지는, 봉지수지의 강성을 기대할 수 없는 고온하에서도 강성의 저하가 없는 금속 다이패드를 설치하고, 하중의 분담이 예를 들면 반도체 칩부 : 다이패드부 : 봉지수지부=1:1.85:0.65가 되도록 하여, 다이패드부에서 하중을 가장 많이 담당하는 반도체 칩에 걸리는 하중을 저감한다.
(실시예 2)
또한, 실시예 1에서는, 반도체 칩(11)의 각 4변으로 뻗어서 LOC형 내부 리드와 표준형 내부 리드가 혼재하여 배치된 반도체 패키지를 설명하였다. 이 실시예 2에서는, 실시예 1과 동일 리드 프레임과, 동일 다이패드 프레임(20)과, 실시예 1에서 이용한 반도체 칩과 전극 패드의 배치가 거의 동일하고 치수가 축소된 반도체 칩(쉬링크 칩(shrink chip)이라 함)(21)으로 구성된 반도체 패키지를 도 12를 이용하여 설명한다.
반도체 칩(21)에 배치된 복수의 주변 전극 패드(17b)는, 표준형 내부 리드(16a)에 금선(14)을 이용하여 접속한다. 반도체 칩(21)의 중앙 전극패드(17a)와 분산 전극 패드(17c)는, LOC형 내부 리드(13a)에 금선(14)을 이용하여 접속한다. 도 12에 도시한 것처럼, 본 실시예에서는, 반도체 칩의 상표면에 구성된 전극 패드의 배치상태에 따라서, 반도체 칩의 대향하는 2변에 LOC형 내부 리드와 표준형 내부 리드가 혼재하여 배치되고, 다른 2변에는 표준형 내부 리드만큼이 배치되어 있다. 이와 같이, 반도체 칩의 적어도 한 변에 LOC형 내부 리드와 표준형 내부 리드가 혼재하여 배치된 반도체 패키지이면, 실시예 1과 동일한 효과를 얻는다.
(실시예 3)
실시예 1 및 실시예 2에서는, 반도체 칩의 상표면에, 4변 외주를 따라서 배치된 주변 전극 패드와, 중앙에 배치된 중앙 전극 패드와, 산재하여 배치된 분산 전극 패드가 혼재하는 반도체 칩을 이용하여 반도체 패키지를 구성하는 예를 설명하였다. 그러나, LOC형 내부 리드와 반도체 칩의 상표면의 사이에 소정의 간격 G가 확보되도록, 다이패드 액침 D를 반도체 칩의 두께와 다이본드 재료의 두께보다도 크게 되도록만 하면, 반도체 칩 표면상의 전극 패드의 배치가 어떠한 것이라도, 값싸고 품질 좋은 반도체 패키지를 제공할 수 있다.
도 14에 실시예 3에서의 반도체 패키지에 이용되는 내부 리드의 평면도를 나타낸다. 도 13은, 실시예 1에 이용된 다이패드 프레임의 다이패드에, 다이본드 재료를 이용하여 반도체 칩을 고정한 후, 와이어 본딩법으로 전극 패드와 내부 리드를 전기적으로 접속한 상태의 평면도를 나타낸다.
도 13에서, 반도체 칩(31)의 상표면에는, 중앙전극 패드(17a)와, 분산전극 패드(17c)가 배치되어 있다. 도 14에 도시한 내부 리드를 반도체 칩(31)에 적용하면, 도 13에 도시한 것과 같은 반도체 칩(31)의 2변에 LOC형 내부 리드(13a)가 대향하고, 다른 2변에 표준형 내부 리드(16a)가 대향한 구성을 얻을 수 있다.
상술한 구성은, 중앙전극 패드(17a)가 배치된 방향의 치수가 작은 반도체 칩(31)을 다이패드 프레임과 리드 프레임에 탑재한 경우이다. 반도체 칩, 예를 들면 메모리 칩은 해마다 소형화가 진행하고, 제 1 세대로부터 순서로 세대가 진행할 때마다 치수가 축소(쉬링크)되어 작게 되어 있다. 본 발명에 의하면, 도 13에 일점 쇄선으로 도시한 이전 세대의 큰 반도체 칩(32)에서도, 또한 실선으로 도시한 새로운 소형의 반도체 칩(31)이라도, 반도체 칩의 전극 패드의 배치가 닮은 꼴이면, 다이패드 프레임과 리드 프레임은 변경하는 일 없이 동일한 것을 이용하여, 매우 동일한 제조공정과 제조장치를 이용하여 마찬가지의 효과를 얻는 반도체 패키지가 값싸게 얻어진다.
종래의 반도체 패키지에서는, 치수나 전극 패드의 배치가 다른 여러 가지의 반도체 칩에 대응하여, 내부 리드의 배치가 다른 다종다양한 리드 프레임을 준비해야 했다. 본 발명에 의하면, 상술한 것처럼, 내부 리드(33a), 즉 리드 프레임과, 다이패드(19), 즉 다이패드 프레임을 표준화할 수 있어, 각각 한 종류로 통일하는 경우도 가능하다. 따라서, 다이패드 프레임과 리드 프레임을 펀칭(punching)(또는 blanking)으로 값싸게 제조할 수 있다.
(실시예 4)
실시예 1 내지 실시예 3으로써 이용한 각 리드 프레임은, 각각 도 1과 도 12와 도 13에 도시한 것처럼, 적어도 내부 리드의 형상이 다르다. 그리고, 도 14에 도시한 리드 프레임을 기본 리드 프레임으로 하고, 일부의 내부 리드(33a)를 X 표시부(34)로 부분적으로 제거하여 도 1 또는 도 12에 도시한 내부 리드로 한다. 도 1, 도 12 및 도 13의 리드 프레임을 포함하는 여러 가지의 리드 프레임을, 도 14에도시한 표준의 리드 프레임으로부터 용이하게 제조하여, 반도체 패키지의 제조 비용을 저감하는 것이 가능해진다.
이 도 14의 리드 프레임에서는, LOC형 내부 리드의 선단이 직선상 또한 반도체 칩의 한 변에 평행하게 배치되고, 표준형 내부 리드의 선단은 반도체 칩의 한 변에 대해 각도를 갖는 직선상에 배치된다. 그러나, 예를 들면 표준형 내부 리드의 선단을 반도체 칩의 변에 평행한 직선상에 배치하는 등, 내부 리드 선단의 배치가 어떠한 것이어도, 본 발명의 반도체 패키지에서 얻어지는 효과에 변함은 없다.
(실시예 5)
실시예 1 내지 실시예 4에서는, 다이패드 프레임과, LOC형 내부 리드와 표준형 내부 리드를 동일 평면상에 형성한 리드 프레임과, 전극패드가 상표면에 산재하여 설치된 반도체 칩으로 이루어진 반도체 패키지에 관해서 설명하였다.
본 발명에서는, 다이패드 액침 D를 구비한 다이패드에 접착제를 이용하여 반도체 칩을 고정한다. 따라서, LOC형 내부 리드나 표준형 내부 리드도 반도체 칩과 접하는 일은 없다. 또한, 반도체 칩상의 전극패드의 배치는, 본 발명의 반도체 패키지에 의한 강성의 향상 효과를 좌우하는 것은 없다.
따라서, 실시예 1 내지 4에 서술한 구성의 반도체 패키지이면, 반도체 칩의 전극 배치의 설계에 있어서의 제약이 없다. 예를 들면, 중앙 전극 패드(17a)와 주변 전극 패드(17b) 분산전극 패드(17c)가 긴 변에 평행하게 배치된 반도체 칩(41)에서도, 도 15에 도시한 내부 리드에 의해, 강성이 높은 반도체 패키지를 용이하게또 값싸게 형성할 수 있다.
상술한 실시예에서는, 도 9에 도시한 것처럼, 다이패드(19)가 다이패드 프레임(20)에 대해 기울어지는 것을 방지하기 위해, 다이패드(19)와 다이패드 프레임(20)을 접속하는 다이패드 단부(19a)를 4개 설치하였다. 그러나, 다이패드 단부(19 a)는 2개 설치하거나 그것보다 많이 설치하여도 된다. 또한, 다이패드 단부(19a)는, 도 9에 도시된 방향과 직각방향으로 설치하는 경우도 가능하다. 또한, 다이패드에는 동그라미형의 관통 구멍을 복수 설치하여 도시하였지만, 반도체 패키지의 강성을 확보할 수 있으면 관통 구멍의 개수 및 형상은 변경 가능하다.
또한, 상기에서는, 전극 패드가 상표면 전면으로 뻗어서 분산하여 설치된 반도체 칩, LOC형 내부 리드와 표준형 내부 리드를 반도체 칩의 각 변을 따라서 혼재하여 배치한 리드 프레임, 각 전극 패드와 내부 리드를 접속하는 금속 배선, 및 다이패드를 봉지수지로 봉지한 반도체 패키지에 관해서 설명하였다.
그러나, 도 15에 도시한 전극 패드의 배치이면, LOC형 리드의 근방에 전극 패드가 배치되어 있지 않다. 그리고, LOC형 리드를 접착제나 적당하게 분할한 점착 테이프를 이용하여 반도체 칩의 상표면에 접착하여 반도체 칩을 지지하면, 도 3에 도시된 다이패드(19)를 생략할 수 있다. 그 경우, 반도체 칩의 상표면과 LOC 리드(13a)의 하표면 사이의 간격을 접착재로 채울 필요가 있다.
이 다이패드(19)를 생략한 구조를 채용할 수 있는지 없는지는, 반도체 패키지의 단면 이차 모멘트에 있어서, 반도체 칩이 차지하는 단면 이차 모멘트와 봉지수지가 차지하는 단면 이차 모멘트의 비 R로 결정된다. 반도체 패키지의 중앙부 단면에서 단면 이차 모멘트는 수학식 1 또는 수학식 2로 나타내어지므로, 비 R은 다음의 수학식 3으로 표시된다.
(수학식 3)
R={S11×E11×(Y112+T112/12)}/{S15×E15×(Y152+T152/12)}
수학식 3에서, 종탄성 계수 등의 물성값은 수학식 1 및 수학식 2에서 이용한 것을 사용하여, 고온시의 R을 구하면, R=(90×S11)/(41.6×S15)을 얻을 수 있다. 이 R이 1보다 큰 경우는, 반도체 칩이 봉지수지보다도 많이 하중을 담당하고, R이 1보다 작은 때에는, 봉지수지가 반도체 칩보다 많이 하중을 담당한다. 따라서, S11/S15≤0.46을 만족하는 경우에는, 보강할 필요가 없어 다이패드를 생략할 수 있다. 상기한 값은, 설명을 위해 봉지수지의 고온 물성 그 외를 가정하여 구한 것으로, 이것에 한정된 것은 아니다. 표면에 분산 배치된 전극 패드를 갖는 반도체 칩과, 일 평면상에 LOC형 및 표준형 내부 리드를 형성한 리드 프레임을 이용한 반도체 패키지는, 반도체 패키지의 중앙 단면에서의 반도체 칩과 봉지수지의 단면적 비에 따라서는, 다이패드를 생략할 수 있어, 보다 값싼 반도체 패키지를 얻을 수 있다.
본 발명은, 이상 설명한 것처럼 구성되어 있으므로, 이하에 나타낸 것과 같은 효과를 얻는다.
LOC형 내부 리드와 표준형 내부 리드를 동일 평면에 설치하고, 또 반도체 칩의 상표면 사이에 소정의 간격을 설치했으므로, 전극 패드가 표면상에 넓게 분산하여 설치한 반도체 칩을 적용할 수 있어, 용이하게 금속 세선으로 전기적인 접속을 할 수 있다. 또한, 반도체 칩과 접착제와 다이패드를 봉지수지로 봉지하고 있으므로, 반도체 패키지의 단면 계수를 다이패드에서 필요한 만큼 보강할 수 있다. 이 때문에, 특히 고온시에 반도체 칩에 생기는 응력을 저감할 수 있다.
또한, LOC형 내부 리드를 반도체 칩의 적어도 1변에 설치하고, 표준형 내부 리드를 반도체 칩의 직교하는 다른 1변에 설치하고, 이들 LOC형 내부 리드와 표준형 내부 리드를 반도체 칩의 상표면에 이간한 동일 평면에 설치했으므로, 중앙전극 패드와 주변전극 패드가 설치된 반도체 칩에서도 마찬가지로, 용이하게, 금속 세선으로 전기적인 접속을 할 수 있다. 또한, 반도체 칩과 접착재와 다이패드가 봉지수지로 봉지되어 있으므로, 반도체 패키지의 단면 계수를 다이패드에서 필요한 만큼 보강하여, 고온시에 있어서 반도체 칩에 생기는 응력을 저감할 수 있다.
또한, 외부 리드의 봉지수지로부터의 인출이 위치하는 평면과, 봉지수지로부터 노출하는 다이패드의 단부가 위치하는 평면을 다이패드 액침 D의 치수로 이간하여 설치하고, 반도체 칩을 리드 프레임과 다이패드에서 끼우도록 구성하여, 다이패드가 설치된 영역에 이젝트 핀으로의 밀어 올림부를 설치했으므로, 고온시에 반도체 칩에 생기는 응력을 저감할 수 있다.
또한, 중앙전극 패드와 주변전극 패드의 적어도 어느 하나와 분산전극 패드를 구비한 반도체 칩과, LOC형 내부 리드와 표준형 내부 리드가 반도체 칩의 일 변을 따라서 혼재하고 또한 동일 평면에 설치된 내부 리드를 구비한 반도체 패키지에있어서, LOC형 내부 리드와 반도체 칩의 전극 패드가 배치되어 있지 않은 영역을 접착제로 고정하여, 봉지수지로 봉지함으로써, 고온시의 강도를 향상한 값싼 반도체 패키지를 얻을 수 있다.

Claims (3)

  1. 반도체 칩과, 다이패드와, 반도체 칩과 다이패드를 고정하는 다이본딩 재료와, 선단이 반도체 칩의 상면까지 확대된 LOC형 내부 리드와, LOC형 내부 리드의 선단과 반도체 칩상의 전극 패드를 접속하는 금속 세선을 봉지수지로 봉지하고 있고, 상기 LOC형 내부 리드와 상기 다이패드 사이의 틈이, 상기 반도체 칩의 두께와 상기 다이본드 재료의 두께의 합보다도 크게 하고, 상기 LOC형 내부 리드와 접속하여 형성된 외부 리드가 봉지수지보다도 외측으로 돌출하고 있는 반도체 패키지.
  2. 제 1 항에 있어서,
    선단이 반도체 칩의 주위보다도 외측으로 배치된 표준형 내부 리드와, 표준형 내부 리드의 선단과 반도체 칩상의 전극패드를 접속하는 금속 세선이 봉지수지에 봉지되고, 표준형 내부 리드와 연속하여 형성된 외부 리드가 봉지수지보다도 외측으로 돌출하고 있는 반도체 패키지에 있어서, 상기 LOC형 내부 리드와 상기 표준형 내부 리드가 동일 평면상에 더 구성된 것을 특징으로 하는 반도체 패키지.
  3. 적어도 반도체 칩과, 금속 세선과, 선단이 반도체 칩의 상면까지 확대된 LOC형 내부 리드와, 선단이 반도체 칩의 주위보다도 외측으로 배치된 표준형 내부 리드를 봉지수지로 봉지한 반도체 패키지에 있어서,
    상기 반도체 칩은 그 상표면에, 적어도 상기 반도체 칩의 중앙영역에 직선형으로 연속하여 배치된 복수의 중앙전극 패드와 상기 반도체 칩의 각 변을 따라서 배치된 복수의 주변전극 패드의 한쪽을, 상기 반도체 칩의 상표면에 산재하여 배치된 그 밖의 분산 전극 패드를 구비하고,
    상기 LOC형 내부 리드와 상기 표준형 내부 리드가 동일 평면상에 설치됨과 동시에, 상기 반도체 칩의 적어도 1변을 따라서 혼재하여 배치되어 있는 반도체 패키지.
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